JP2528737B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関
し、特に、トランジスタとキャパシタとからなる複数の
メモリセルが形成される少なくとも１つのメモリセルア
レイ領域と、複数の周辺回路用トランジスタが形成され
る周辺回路領域とを有する半導体基板上に形成される半
導体記憶装置およびその製造方法に関する。
し、特に、トランジスタとキャパシタとからなる複数の
メモリセルが形成される少なくとも１つのメモリセルア
レイ領域と、複数の周辺回路用トランジスタが形成され
る周辺回路領域とを有する半導体基板上に形成される半
導体記憶装置およびその製造方法に関する。
［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機
器の目覚しい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴っ
て、半導体記憶装置の高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。
器の目覚しい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴っ
て、半導体記憶装置の高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものとして、DRA（Dynamic Random Access
Memory）が知られている。一般に、DRAMは、多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイ部と、
外部との入出力に必要な周辺回路部とから構成されてい
る。第４図は、一般的なDRAMの構成を示すブロック図で
ある。第４図を参照して、DRAM50は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ51と、単位記憶
回路を構成するメモリセルを選択するためのアドレス信
号を外部から受けるためのロウアンドカラムアドレスバ
ッファ52と、そのアドレス信号を解読することによって
メモリセルを指定するためのロウデコーダ53およびカラ
ムデコーダ54と、指定されたメモリセルに蓄積された信
号を増幅して読出すためのセンスリフレッシュアンプ55
と、データ入出力のためのデータインバッファ56および
データアウトバッファ57と、クロック信号を発生するた
めのクロックジェネレーション58とを含む。
が可能なものとして、DRA（Dynamic Random Access
Memory）が知られている。一般に、DRAMは、多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイ部と、
外部との入出力に必要な周辺回路部とから構成されてい
る。第４図は、一般的なDRAMの構成を示すブロック図で
ある。第４図を参照して、DRAM50は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ51と、単位記憶
回路を構成するメモリセルを選択するためのアドレス信
号を外部から受けるためのロウアンドカラムアドレスバ
ッファ52と、そのアドレス信号を解読することによって
メモリセルを指定するためのロウデコーダ53およびカラ
ムデコーダ54と、指定されたメモリセルに蓄積された信
号を増幅して読出すためのセンスリフレッシュアンプ55
と、データ入出力のためのデータインバッファ56および
データアウトバッファ57と、クロック信号を発生するた
めのクロックジェネレーション58とを含む。
半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配置されて形成されている。すな
わち、通常、メモリセルは、１個のMOSトランジスタ
と、これに接続された１個のキャパシタとから構成され
るいわゆる１トランジスタ１キャパシタ型のメモリセル
が知られている。このような構成を有するメモリセル
は、構造が簡単なため、メモリセルアレイの集積度を向
上させることが容易であり、大容量のDRAMに広く用いら
れている。
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配置されて形成されている。すな
わち、通常、メモリセルは、１個のMOSトランジスタ
と、これに接続された１個のキャパシタとから構成され
るいわゆる１トランジスタ１キャパシタ型のメモリセル
が知られている。このような構成を有するメモリセル
は、構造が簡単なため、メモリセルアレイの集積度を向
上させることが容易であり、大容量のDRAMに広く用いら
れている。
また、DRAMのメモリセルは、キャパシタの構造によっ
ていくつかのタイプに分けることができる。この中で、
スタックトタイプキャパシタは、キャパシタの主要部を
ゲート電極やフィールド分離膜の上部にまで延在させる
ことにより、キャパシタの電極間の対向面積を増大させ
キャパシタ容量を増加させることができる。スタックト
タイプキャパシタは、このような特徴点を有するので、
半導体装置の集積化に伴い素子が微細化された場合にも
キャパシタ容量を確保することができる。この結果、半
導体装置の集積化に伴ってスタックトタイプのキャパシ
タが多く用いられるようになった。また、半導体装置の
集積化は、さらに進められており、これに対応して、ス
タックトタイプキャパシタの開発も進められている。
ていくつかのタイプに分けることができる。この中で、
スタックトタイプキャパシタは、キャパシタの主要部を
ゲート電極やフィールド分離膜の上部にまで延在させる
ことにより、キャパシタの電極間の対向面積を増大させ
キャパシタ容量を増加させることができる。スタックト
タイプキャパシタは、このような特徴点を有するので、
半導体装置の集積化に伴い素子が微細化された場合にも
キャパシタ容量を確保することができる。この結果、半
導体装置の集積化に伴ってスタックトタイプのキャパシ
タが多く用いられるようになった。また、半導体装置の
集積化は、さらに進められており、これに対応して、ス
タックトタイプキャパシタの開発も進められている。
第５図は第４図に示したDRAMの各構成部分の配置図で
ある。第５図を参照して、メモリセルアレイ51の横方向
には、カラムデコーダ54およびセンスリフレッシュアン
プ55が隣接して配置されている。メモリセルアレイ51の
縦方向には、ロウデコーダ53が隣接して配置されてい
る。このように縦方向および横方向に、それぞれローデ
コーダ53およびカラムデコーダ54,センスリフレッシュ
アンプ55が配置されたメモリセルアレイ51が、複数個配
置されている。メモリセルアレイ51には、記憶容量に対
応した複数のメモリセル（図示せず）が配置されてい
る。DRAM50の中央部には、ロウアンドカラムアドレスバ
ッファ52が縦方向に延びて配置されている。アドレス入
力A0〜A9に対応する入力部が、複数のメモリセルアレイ
51を囲むように配置されている。また、データアウトバ
ッファ57やVSSなどの外部と接続される部分は、DRAM50
の両側端に縦方向に配置されている。
ある。第５図を参照して、メモリセルアレイ51の横方向
には、カラムデコーダ54およびセンスリフレッシュアン
プ55が隣接して配置されている。メモリセルアレイ51の
縦方向には、ロウデコーダ53が隣接して配置されてい
る。このように縦方向および横方向に、それぞれローデ
コーダ53およびカラムデコーダ54,センスリフレッシュ
アンプ55が配置されたメモリセルアレイ51が、複数個配
置されている。メモリセルアレイ51には、記憶容量に対
応した複数のメモリセル（図示せず）が配置されてい
る。DRAM50の中央部には、ロウアンドカラムアドレスバ
ッファ52が縦方向に延びて配置されている。アドレス入
力A0〜A9に対応する入力部が、複数のメモリセルアレイ
51を囲むように配置されている。また、データアウトバ
ッファ57やVSSなどの外部と接続される部分は、DRAM50
の両側端に縦方向に配置されている。
第６図は第５図に示したDRAMのＸ−Ｘ断面での配線パ
ターンを示した平面図であり、第７図は第６図に示した
DRAMの断面構造図である。まず、第６図を参照して、従
来のDRAMでは、周辺回路部（VCC電源部，カラムデコー
ダ）とメモリセル部とでは、形成される配線パターン密
度が異なる。すなわち、メモリセル部では、配線パター
ンが密に形成されているのに対し、周辺回路部では、配
線パターンが疎に形成されている。これは、メモリセル
部では、記憶容量の増大化の要求に伴って、記憶部であ
るメモリセルの集積化がさらに進むのに対し、周辺回路
部では、メモリセル部に比べてそれほど集積化する必要
がないからである。第６図および第７図を参照して、メ
モリセル部には、１つのメモリセルを構成するトランス
ファーゲートトランジスタ20のゲート電極6aが、所定の
間隔を隔てて複数本配列されている。周辺回路部のうち
カラムデコーダが形成される領域には、トランスファー
ゲートトランジスタ21のゲート電極106bが、メモリセル
部のゲート電極6aより広い間隔で配列されている。ま
た、周辺回路部のうちVCC電源部には、配線層106cが、
メモリセル部のゲート電極6aより広い間隔で配列されて
いる。
ターンを示した平面図であり、第７図は第６図に示した
DRAMの断面構造図である。まず、第６図を参照して、従
来のDRAMでは、周辺回路部（VCC電源部，カラムデコー
ダ）とメモリセル部とでは、形成される配線パターン密
度が異なる。すなわち、メモリセル部では、配線パター
ンが密に形成されているのに対し、周辺回路部では、配
線パターンが疎に形成されている。これは、メモリセル
部では、記憶容量の増大化の要求に伴って、記憶部であ
るメモリセルの集積化がさらに進むのに対し、周辺回路
部では、メモリセル部に比べてそれほど集積化する必要
がないからである。第６図および第７図を参照して、メ
モリセル部には、１つのメモリセルを構成するトランス
ファーゲートトランジスタ20のゲート電極6aが、所定の
間隔を隔てて複数本配列されている。周辺回路部のうち
カラムデコーダが形成される領域には、トランスファー
ゲートトランジスタ21のゲート電極106bが、メモリセル
部のゲート電極6aより広い間隔で配列されている。ま
た、周辺回路部のうちVCC電源部には、配線層106cが、
メモリセル部のゲート電極6aより広い間隔で配列されて
いる。
次に、第７図を参照して、従来のDRAMの構成について
説明する。まず、DRAMは、メモリセル部と周辺回路部と
を備えている。メモリセル部は、１つのトランスファー
ゲートトランジスタ20および１つのキャパシタ30からな
るメモリセルと、メモリセルのキャパシタ30に蓄えられ
る電荷を伝達するためのビット線12とを含んでいる。
説明する。まず、DRAMは、メモリセル部と周辺回路部と
を備えている。メモリセル部は、１つのトランスファー
ゲートトランジスタ20および１つのキャパシタ30からな
るメモリセルと、メモリセルのキャパシタ30に蓄えられ
る電荷を伝達するためのビット線12とを含んでいる。
メモリセルを構成するトランスファーゲートトランジ
スタ20は、半導体基板１の上の酸化膜５上に形成される
前述したゲート電極6aと、ゲート電極6aの両側方の半導
体基板１上に形成された不純物領域3,4とを備えてい
る。
スタ20は、半導体基板１の上の酸化膜５上に形成される
前述したゲート電極6aと、ゲート電極6aの両側方の半導
体基板１上に形成された不純物領域3,4とを備えてい
る。
キャパシタ30は、トランスファーゲートトランジスタ
20の一方の不純物領域３に電気的に接続されたストレー
ジノード８と、ストレージノード８上に誘電膜９を介し
て形成されたセルプレート10とを備えている。ビット線
12は、トランスファーゲートトランジスタ20の他方の不
純物領域４に電気的に接続されている。半導体基板１上
には、さらに、隣接する素子間を分離するためのフィー
ルド絶縁膜２が形成されている。フィールド絶縁膜２上
にも、酸化膜５を介してゲート電極6aが、所定の間隔を
隔てて形成されている。キャパシタ30のセルプレート10
とビット線12との間には、層間絶縁膜11が形成されてい
る。ストレージノード８とゲート電極6aとの間には層間
絶縁膜７が形成されている。ビット線12上には、層間絶
縁膜13が形成されている。層間絶縁膜13上には、ゲート
電極6aに対応してアルミ配線層14が、所定の間隔を隔て
て形成されている。
20の一方の不純物領域３に電気的に接続されたストレー
ジノード８と、ストレージノード８上に誘電膜９を介し
て形成されたセルプレート10とを備えている。ビット線
12は、トランスファーゲートトランジスタ20の他方の不
純物領域４に電気的に接続されている。半導体基板１上
には、さらに、隣接する素子間を分離するためのフィー
ルド絶縁膜２が形成されている。フィールド絶縁膜２上
にも、酸化膜５を介してゲート電極6aが、所定の間隔を
隔てて形成されている。キャパシタ30のセルプレート10
とビット線12との間には、層間絶縁膜11が形成されてい
る。ストレージノード８とゲート電極6aとの間には層間
絶縁膜７が形成されている。ビット線12上には、層間絶
縁膜13が形成されている。層間絶縁膜13上には、ゲート
電極6aに対応してアルミ配線層14が、所定の間隔を隔て
て形成されている。
周辺回路部のうちカラムデコーダは、２つのトランス
ファーゲートトランジスタ21を含んでいる。トランスフ
ァーゲートトランジスタ21は、半導体基板１上の酸化膜
５上に形成されたゲート電極106bと、ゲート電極106bの
両側方の半導体基板１上にそれぞれ形成された不純物領
域3,4とから構成されている。トランスファーゲートト
ランジスタ21上には、層間絶縁膜11が形成されており、
層間絶縁膜11上には、ゲート電極106bに対応するアルミ
配線14が形成されている。
ファーゲートトランジスタ21を含んでいる。トランスフ
ァーゲートトランジスタ21は、半導体基板１上の酸化膜
５上に形成されたゲート電極106bと、ゲート電極106bの
両側方の半導体基板１上にそれぞれ形成された不純物領
域3,4とから構成されている。トランスファーゲートト
ランジスタ21上には、層間絶縁膜11が形成されており、
層間絶縁膜11上には、ゲート電極106bに対応するアルミ
配線14が形成されている。
周辺回路部のうちVCC電源部は、VCC電源に接続される
配線層106cを備えている。配線層106cは、半導体基板１
上の酸化膜５上に、隣接する配線層106cと所定の間隔を
隔てて形成されている。配線層106c上には、層間絶縁膜
11が形成されており、層間絶縁膜11上には、配線層106c
に対応してアルミ配線14が形成されている。
配線層106cを備えている。配線層106cは、半導体基板１
上の酸化膜５上に、隣接する配線層106cと所定の間隔を
隔てて形成されている。配線層106c上には、層間絶縁膜
11が形成されており、層間絶縁膜11上には、配線層106c
に対応してアルミ配線14が形成されている。
このような構成を有する従来のDRAMの書込動作として
は、まず、周辺回路部のカラムデコーダなどによってメ
モリセルが指定される。そして、その指定されたメモリ
セルに、ビット線12を介して信号電荷が伝達される。ビ
ット線12により伝達される信号電荷は、ゲート電極6aに
所定の電荷を印加することにより、キャパシタ30のスト
レージノード８に伝達される。ストレージノード８に伝
達された信号電荷がキャパシタ30に蓄えられる。一方、
読出動作としては、ゲート電極6aに所定の電圧を印加す
ることにより、ビット線12に信号電荷が伝達される。ビ
ット線12に伝達された信号電荷はカラムデコーダ（第４
図参照）などを介して外部に読出される。
は、まず、周辺回路部のカラムデコーダなどによってメ
モリセルが指定される。そして、その指定されたメモリ
セルに、ビット線12を介して信号電荷が伝達される。ビ
ット線12により伝達される信号電荷は、ゲート電極6aに
所定の電荷を印加することにより、キャパシタ30のスト
レージノード８に伝達される。ストレージノード８に伝
達された信号電荷がキャパシタ30に蓄えられる。一方、
読出動作としては、ゲート電極6aに所定の電圧を印加す
ることにより、ビット線12に信号電荷が伝達される。ビ
ット線12に伝達された信号電荷はカラムデコーダ（第４
図参照）などを介して外部に読出される。
このような構成および動作を有する従来のDRAMでは、
上記のように、メモリセル部に形成される配線パターン
の密度は、周辺回路部に形成される配線パターンの密度
より高くなっている。第８図Ａ図ないし第8D図は第６図
に示したDRAMの配線パターンの形成プロセスを説明する
ための断面図である。第8A図ないし第8D図を参照して、
配線パターンの形成プロセスについて説明する。まず、
第8A図を参照して、半導体基板１上に、フィールド絶縁
膜２を形成する。半導体基板１上およびフィールド絶縁
膜２上に酸化膜５を形成する。酸化膜５上にポリシリコ
ン層６を形成し、ポリシリコン層６上にレジスト140を
塗布する。予め配線パターンに対応して形成されたフォ
トマスク141を用いて、露光を行なう。その後、現像処
理を行なうことにより、配線パターンが形成されない領
域のレジスト140が除去される。第8B図を参照して、残
されたレジスト140をマスクとして、エッチングを行な
う。これによって、第8C図に示すような、配線パターン
が形成される。第8D図に示すように、レジスト140を除
去することにより、所定の配線パターンを得ることがで
きる。このような工程の後、通常の工程を経て、第７図
に示したようなDRAMが完成される。
上記のように、メモリセル部に形成される配線パターン
の密度は、周辺回路部に形成される配線パターンの密度
より高くなっている。第８図Ａ図ないし第8D図は第６図
に示したDRAMの配線パターンの形成プロセスを説明する
ための断面図である。第8A図ないし第8D図を参照して、
配線パターンの形成プロセスについて説明する。まず、
第8A図を参照して、半導体基板１上に、フィールド絶縁
膜２を形成する。半導体基板１上およびフィールド絶縁
膜２上に酸化膜５を形成する。酸化膜５上にポリシリコ
ン層６を形成し、ポリシリコン層６上にレジスト140を
塗布する。予め配線パターンに対応して形成されたフォ
トマスク141を用いて、露光を行なう。その後、現像処
理を行なうことにより、配線パターンが形成されない領
域のレジスト140が除去される。第8B図を参照して、残
されたレジスト140をマスクとして、エッチングを行な
う。これによって、第8C図に示すような、配線パターン
が形成される。第8D図に示すように、レジスト140を除
去することにより、所定の配線パターンを得ることがで
きる。このような工程の後、通常の工程を経て、第７図
に示したようなDRAMが完成される。
［発明が解決しようとする課題］ 前述のように、従来のDRAMでは、メモリセル部に形成
される配線パターンの密度が、周辺回路部に形成される
配線パターンの密度より高くなっている。すなわち、第
６図に示したように、メモリセル部に形成されるゲート
電極6a間の間隔は、周辺回路部に形成されるゲート電極
106b間の間隔より狭くなっている。このようにゲート電
極間の間隔が異なる場合には、製造プロセス上以下のよ
うな問題点が生じる。
される配線パターンの密度が、周辺回路部に形成される
配線パターンの密度より高くなっている。すなわち、第
６図に示したように、メモリセル部に形成されるゲート
電極6a間の間隔は、周辺回路部に形成されるゲート電極
106b間の間隔より狭くなっている。このようにゲート電
極間の間隔が異なる場合には、製造プロセス上以下のよ
うな問題点が生じる。
すなわち、配線間隔が広い周辺回路部では、レジスト
140を露光して現像する際に、メモリセル部に比べてそ
の現像量が多くなる。現像量が多い場合には、少ない場
合に比べて、最終的に形成されるレジスト幅が太くなっ
てしまうという不都合がある。これは、レジストの単位
面積当りの現像量が多いと、現像密度が小さくなるなど
の理由によるものである。これと同様の理由で、配線間
隔の広い周辺回路部では、配線パターン形成時のエッチ
ング量も多くなることから、最終的に得られる配線パタ
ーンの幅が太くなるという問題点があった。これらの現
像はローディング効果と呼ばれている。これらは、たと
えば、SOLID−STATE SCIENCE AND TECHNOLOGY Augu
st 1977−THE Loading Effect in Plasma Etchin
gに開示されている。
140を露光して現像する際に、メモリセル部に比べてそ
の現像量が多くなる。現像量が多い場合には、少ない場
合に比べて、最終的に形成されるレジスト幅が太くなっ
てしまうという不都合がある。これは、レジストの単位
面積当りの現像量が多いと、現像密度が小さくなるなど
の理由によるものである。これと同様の理由で、配線間
隔の広い周辺回路部では、配線パターン形成時のエッチ
ング量も多くなることから、最終的に得られる配線パタ
ーンの幅が太くなるという問題点があった。これらの現
像はローディング効果と呼ばれている。これらは、たと
えば、SOLID−STATE SCIENCE AND TECHNOLOGY Augu
st 1977−THE Loading Effect in Plasma Etchin
gに開示されている。
つまり、従来のDRAMでは、周辺回路部の配線パターン
を形成する際に、メモリセル部に比べて、単位面積当り
のレジストの現像量およびポリシリコン層のエッチング
量が多くなるので、最終的に得られる配線パターンは、
予め設計された寸法より太くなってしまうという問題点
があった。このように、設計どおりの寸法が得られない
と、その配線パターンが、たとえば第７図に示した周辺
回路部のトランスファーゲートトランジスタ２を構成す
るゲート電極106bである場合には、トランジスタ特性を
悪化させてしまうという問題点があった。周辺回路部の
トランスファーゲートトランジスタ21のトランジスタ特
性が悪化すると、これがひいてはメモリ特性の悪化につ
ながることになる。すなわち、前述のようにDRAMの読出
し，書込み動作は周辺回路のトランスファーゲートトラ
ンジスタ21を用いて行なわれる。したがって、このトラ
ンスファーゲートトランジスタ21の特性が悪化すると、
DRAMの読出し，書込み動作が良好に行なわれなくなる。
この結果、DRAMのメモリ特性が悪化してしまうという不
都合が生じる。
を形成する際に、メモリセル部に比べて、単位面積当り
のレジストの現像量およびポリシリコン層のエッチング
量が多くなるので、最終的に得られる配線パターンは、
予め設計された寸法より太くなってしまうという問題点
があった。このように、設計どおりの寸法が得られない
と、その配線パターンが、たとえば第７図に示した周辺
回路部のトランスファーゲートトランジスタ２を構成す
るゲート電極106bである場合には、トランジスタ特性を
悪化させてしまうという問題点があった。周辺回路部の
トランスファーゲートトランジスタ21のトランジスタ特
性が悪化すると、これがひいてはメモリ特性の悪化につ
ながることになる。すなわち、前述のようにDRAMの読出
し，書込み動作は周辺回路のトランスファーゲートトラ
ンジスタ21を用いて行なわれる。したがって、このトラ
ンスファーゲートトランジスタ21の特性が悪化すると、
DRAMの読出し，書込み動作が良好に行なわれなくなる。
この結果、DRAMのメモリ特性が悪化してしまうという不
都合が生じる。
この発明は、上記のような課題を解決するためになさ
れたもので、メモリセルアレイ領域と周辺回路領域とに
形成されるゲート電極層の配線密度が相違する場合に
も、周辺回路用トランジスタのトランジスタ特性を悪化
させることなく良好なメモリ特性を得ることが可能な半
導体記憶装置およびその製造方法を提供することを目的
とする。
れたもので、メモリセルアレイ領域と周辺回路領域とに
形成されるゲート電極層の配線密度が相違する場合に
も、周辺回路用トランジスタのトランジスタ特性を悪化
させることなく良好なメモリ特性を得ることが可能な半
導体記憶装置およびその製造方法を提供することを目的
とする。
［課題を解決するための手段］ この発明における半導体記憶装置は、トランジスタと
キャパシタとからなる複数のメモリセルが形成される少
なくとも１つのメモリセルアレイ領域と、複数のカラム
デコーダ用トランジスタが形成されるカラムデコーダ領
域とを有する半導体基板上に形成される。その半導体記
憶装置は、メモリセルアレイ領域に形成される１組のゲ
ート電極層と、カラムデコーダ領域に形成されるゲート
電極層およびダミー配線層とを備えている。メモリセル
アレイ領域に形成される１組のゲート電極層は、所定の
間隔を隔てて平行に配置されており、それぞれがメモリ
セルのトランジスタを構成する。カラムデコーダ領域の
ゲート電極層およびダミー配線層は、それぞれが所定の
間隔を隔てて平行に配置されており、ゲート電極層はカ
ラムデコーダ用トランジスタを構成する。メモリセルア
レイ領域に形成される１組のゲート電極層の間隔と、カ
ラムデコーダ領域に形成されるゲート電極層およびダミ
ー配線層の間隔とをほぼ等しくなるように形成する。
キャパシタとからなる複数のメモリセルが形成される少
なくとも１つのメモリセルアレイ領域と、複数のカラム
デコーダ用トランジスタが形成されるカラムデコーダ領
域とを有する半導体基板上に形成される。その半導体記
憶装置は、メモリセルアレイ領域に形成される１組のゲ
ート電極層と、カラムデコーダ領域に形成されるゲート
電極層およびダミー配線層とを備えている。メモリセル
アレイ領域に形成される１組のゲート電極層は、所定の
間隔を隔てて平行に配置されており、それぞれがメモリ
セルのトランジスタを構成する。カラムデコーダ領域の
ゲート電極層およびダミー配線層は、それぞれが所定の
間隔を隔てて平行に配置されており、ゲート電極層はカ
ラムデコーダ用トランジスタを構成する。メモリセルア
レイ領域に形成される１組のゲート電極層の間隔と、カ
ラムデコーダ領域に形成されるゲート電極層およびダミ
ー配線層の間隔とをほぼ等しくなるように形成する。
請求項２における半導体記憶装置の製造方法では、ト
ランジスタとキャパシタとからなる複数のメモリセルが
形成される少なくとも１つのメモリセルアレイ領域と、
複数の周辺回路用トランジスタが形成される周辺回路領
域とを有する半導体基板上に形成される半導体記憶装置
の製造方法であり、以下のステップを含む。
ランジスタとキャパシタとからなる複数のメモリセルが
形成される少なくとも１つのメモリセルアレイ領域と、
複数の周辺回路用トランジスタが形成される周辺回路領
域とを有する半導体基板上に形成される半導体記憶装置
の製造方法であり、以下のステップを含む。
（ａ） 半導体基板上に導電層およびその導電層上にレ
ジストを形成するステップ。
ジストを形成するステップ。
（ｂ） トランジスタおよび周辺回路用トランジスタを
構成するゲート電極層となる導電層上のレジストが残
り、周辺回路領域にゲート電極層と所定の間隔を隔てて
形成するダミー配線層となる導電層上のレジストが残る
ように、他の領域のレジストを除去するステップ。
構成するゲート電極層となる導電層上のレジストが残
り、周辺回路領域にゲート電極層と所定の間隔を隔てて
形成するダミー配線層となる導電層上のレジストが残る
ように、他の領域のレジストを除去するステップ。
（ｃ） 残されたレジストをマスクとして導電層をエッ
チングしてパターニングするステップ。
チングしてパターニングするステップ。
（ｄ） 残されたレジストを除去するステップ。
［作用］ 請求項１に係る半導体記憶装置では、メモリセルアレ
イ領域に形成される１組のゲート電極層の間隔と、カラ
ムデコーダ領域に形成されるゲート電極層およびダミー
配線層との間隔がほぼ等しくなるように形成されるの
で、メモリセルアレイ領域とカラムデコーダ領域とのゲ
ート電極層を形成するときにメモリセルアレイ領域とカ
ラムデコーダ領域とにおける単位面積あたりのレジスト
の現像量およびエッチング量が均一化され、この結果、
メモリセルアレイ領域とカラムデコーダ領域とに形成さ
れるゲート電極層の寸法精度が均一化されるとともにカ
ラムデコーダ領域でのゲート電極層の寸法精度が従来に
比べて向上される。これにより、メモリセルを指定する
役割を果たすカラムデコーダ用トランジスタの動作を安
定的に行なうことができ、その結果書込，読出動作を安
定的に行なうことができる。
イ領域に形成される１組のゲート電極層の間隔と、カラ
ムデコーダ領域に形成されるゲート電極層およびダミー
配線層との間隔がほぼ等しくなるように形成されるの
で、メモリセルアレイ領域とカラムデコーダ領域とのゲ
ート電極層を形成するときにメモリセルアレイ領域とカ
ラムデコーダ領域とにおける単位面積あたりのレジスト
の現像量およびエッチング量が均一化され、この結果、
メモリセルアレイ領域とカラムデコーダ領域とに形成さ
れるゲート電極層の寸法精度が均一化されるとともにカ
ラムデコーダ領域でのゲート電極層の寸法精度が従来に
比べて向上される。これにより、メモリセルを指定する
役割を果たすカラムデコーダ用トランジスタの動作を安
定的に行なうことができ、その結果書込，読出動作を安
定的に行なうことができる。
請求項２に係る半導体記憶装置の製造方法では、トラ
ンジスタおよび周辺回路用トランジスタを構成するゲー
ト電極層となる導電層上のレジストが残り、周辺回路領
域にゲート電極層と所定の間隔を隔てて形成されるダミ
ー配線層となる導電層上のレジストが残るように、他の
領域のレジストが除去されるので、メモリセルアレイ領
域と周辺回路領域とのゲート電極層を形成するとき、メ
モリセルアレイ領域と周辺回路領域とにおけるレジスト
の現像量およびエッチング量が均一化され、これによ
り、メモリセルアレイ領域と周辺回路領域とのゲート電
極層が同一条件下で形成されるとともに、周辺回路領域
のゲート電極層が従来に比べて高い寸法精度で形成され
る。
ンジスタおよび周辺回路用トランジスタを構成するゲー
ト電極層となる導電層上のレジストが残り、周辺回路領
域にゲート電極層と所定の間隔を隔てて形成されるダミ
ー配線層となる導電層上のレジストが残るように、他の
領域のレジストが除去されるので、メモリセルアレイ領
域と周辺回路領域とのゲート電極層を形成するとき、メ
モリセルアレイ領域と周辺回路領域とにおけるレジスト
の現像量およびエッチング量が均一化され、これによ
り、メモリセルアレイ領域と周辺回路領域とのゲート電
極層が同一条件下で形成されるとともに、周辺回路領域
のゲート電極層が従来に比べて高い寸法精度で形成され
る。
［発明の実施例］ 以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例によるDRAMの配線パターン
を示した平面図であり、第２図は第１図に示したDRAMの
断面構造図である。第１図および第２図を参照して、本
実施例のDRAMは、従来と同様にメモリセル部と周辺回路
部とを含んでいる。メモリセル部は、第７図に示した従
来のメモリセル部と同様のものであるので、説明の省略
する。
を示した平面図であり、第２図は第１図に示したDRAMの
断面構造図である。第１図および第２図を参照して、本
実施例のDRAMは、従来と同様にメモリセル部と周辺回路
部とを含んでいる。メモリセル部は、第７図に示した従
来のメモリセル部と同様のものであるので、説明の省略
する。
周辺回路部のうちカラムデコーダは、半導体基板１上
に所定の間隔を隔てて形成されたトランスファーゲート
トランジスタ21を含んでいる。トランスファーゲートト
ランジスタ21は、半導体基板１上の酸化膜５上に形成さ
れたゲート電極6bと、ゲート電極6bの両側方の半導体基
板１上に形成された不純物領域3,4とを備えている。ま
た、カラムデコーダは、２つのゲート電極6b間に、その
それぞれのゲート電極6bと所定の間隔を隔てて形成され
たダミーパターン6dと、トランスファーゲートトランジ
スタ21およびダミーパターン6d上に形成された層間絶縁
膜11と、層間絶縁膜11上に形成され、ゲート電極6bに対
応するアルミ配線14とをさらに含んでいる。
に所定の間隔を隔てて形成されたトランスファーゲート
トランジスタ21を含んでいる。トランスファーゲートト
ランジスタ21は、半導体基板１上の酸化膜５上に形成さ
れたゲート電極6bと、ゲート電極6bの両側方の半導体基
板１上に形成された不純物領域3,4とを備えている。ま
た、カラムデコーダは、２つのゲート電極6b間に、その
それぞれのゲート電極6bと所定の間隔を隔てて形成され
たダミーパターン6dと、トランスファーゲートトランジ
スタ21およびダミーパターン6d上に形成された層間絶縁
膜11と、層間絶縁膜11上に形成され、ゲート電極6bに対
応するアルミ配線14とをさらに含んでいる。
周辺回路部のうちVCC電源部は、VCC電源と接続される
配線層6cを含んでいる。配線層6cは、半導体基板１上の
酸化膜５上に形成されており、所定の間隔を隔てて配置
されている。VCC電源部は、配線層6c間に、そのそれぞ
れの配線層6cと所定の間隔を隔てて形成された２つのダ
ミーパターン6dと、配線層6cとダミーパターン6d上に形
成された層間絶縁膜11と、層間絶縁膜11上に形成された
配線層6cに対応するアルミ配線14とをさらに含んでい
る。ここで、カラムデコーダのゲート電極6bとダミーパ
ターン6dとの間隔S2はメモリセル部のゲート電極6a間の
間隔S1とほぼ同一になるように形成されている。また、
VCC電源部の配線層6cとダミーパターン6dとの間隔S
3も、メモリセル部のゲート電極6a間の間隔S1とほぼ同
一になるように形成されている。
配線層6cを含んでいる。配線層6cは、半導体基板１上の
酸化膜５上に形成されており、所定の間隔を隔てて配置
されている。VCC電源部は、配線層6c間に、そのそれぞ
れの配線層6cと所定の間隔を隔てて形成された２つのダ
ミーパターン6dと、配線層6cとダミーパターン6d上に形
成された層間絶縁膜11と、層間絶縁膜11上に形成された
配線層6cに対応するアルミ配線14とをさらに含んでい
る。ここで、カラムデコーダのゲート電極6bとダミーパ
ターン6dとの間隔S2はメモリセル部のゲート電極6a間の
間隔S1とほぼ同一になるように形成されている。また、
VCC電源部の配線層6cとダミーパターン6dとの間隔S
3も、メモリセル部のゲート電極6a間の間隔S1とほぼ同
一になるように形成されている。
このように、本実施例においては、周辺回路部の配線
パターン間隔の広い部分に、ダミーパターン6dを形成す
ることにより、周辺回路部での配線パターンの密度（間
隔）をメモリセル部の配線密度（間隔）とほぼ同一にし
ている。この結果、従来問題であった写真製版時やエッ
チング時のローディング効果によって設計寸法が同じ箇
所でも違った寸法に仕上ってしまうという問題点が解決
される。また、周辺回路部での寸法精度が向上するの
で、設計寸法値に近い寸法を有するゲート電極6bを得る
ことができ、従来のように、トランジスタ特性を悪化さ
せることもない。この結果、従来に比べて良好なメモリ
特性を得ることができる。また、メモリセル部と周辺回
路部とで寸法精度が均一にされるので、DRAM全体として
寸法制御性が向上する。
パターン間隔の広い部分に、ダミーパターン6dを形成す
ることにより、周辺回路部での配線パターンの密度（間
隔）をメモリセル部の配線密度（間隔）とほぼ同一にし
ている。この結果、従来問題であった写真製版時やエッ
チング時のローディング効果によって設計寸法が同じ箇
所でも違った寸法に仕上ってしまうという問題点が解決
される。また、周辺回路部での寸法精度が向上するの
で、設計寸法値に近い寸法を有するゲート電極6bを得る
ことができ、従来のように、トランジスタ特性を悪化さ
せることもない。この結果、従来に比べて良好なメモリ
特性を得ることができる。また、メモリセル部と周辺回
路部とで寸法精度が均一にされるので、DRAM全体として
寸法制御性が向上する。
第3A図ないし第3D図は、第１図に示したDRAMの配線パ
ターンの形成プロセスを説明するための断面図である。
第3A図ないし第3D図を参照して、配線パターンの形成プ
ロセスについて説明する。まず、第3A図を参照して、半
導体基板１上に素子分離のためのフィールド絶縁膜２を
形成する。フィールド絶縁膜２および半導体基板１上に
酸化膜５を形成し、酸化膜５上にポリシリコン層６を形
成する。ポリシリコン層６上にレジスト40を塗布する。
予めダミーパターンを形成するように設計されたフォト
マスク41を用いて、レジスト40を露光する。そして第3B
図に示すように、レジストの現像処理を行ない、レジス
ト40をパターニングする。即ち、メモリセル部のレジス
ト40間の間隔S1と、周辺回路分のレジスト40間の間隔
S2,S3とがほぼ等しくなるようにレジスト40をパターニ
ングする。レジスト40をマスクとして、エッチングを行
なう。これによって、第3C図に示すような配線パターン
形状が得られる。その後、第3D図に示すように、レジス
ト40を除去して所定のパターンを得ることができる。こ
のように、本実施例の配線パターンの形成プロセスで
は、従来と同様の形成プロセスで、工程数を増やすこと
なくダミーパターン6dを形成することができる。したが
って、ダミーパターン6dを新たに追加することによって
製造工程が複雑化することがない。また、このようにダ
ミーパターン6dを形成することにより、ゲート電極6bお
よび配線層6cの寸法精度が従来に比べて向上する。この
結果、メモリセル部および周辺回路分の双方で、設計寸
法値どおりの配線パターンを得ることができ、精度の高
い品質の安定したDRAMを得ることができる。
ターンの形成プロセスを説明するための断面図である。
第3A図ないし第3D図を参照して、配線パターンの形成プ
ロセスについて説明する。まず、第3A図を参照して、半
導体基板１上に素子分離のためのフィールド絶縁膜２を
形成する。フィールド絶縁膜２および半導体基板１上に
酸化膜５を形成し、酸化膜５上にポリシリコン層６を形
成する。ポリシリコン層６上にレジスト40を塗布する。
予めダミーパターンを形成するように設計されたフォト
マスク41を用いて、レジスト40を露光する。そして第3B
図に示すように、レジストの現像処理を行ない、レジス
ト40をパターニングする。即ち、メモリセル部のレジス
ト40間の間隔S1と、周辺回路分のレジスト40間の間隔
S2,S3とがほぼ等しくなるようにレジスト40をパターニ
ングする。レジスト40をマスクとして、エッチングを行
なう。これによって、第3C図に示すような配線パターン
形状が得られる。その後、第3D図に示すように、レジス
ト40を除去して所定のパターンを得ることができる。こ
のように、本実施例の配線パターンの形成プロセスで
は、従来と同様の形成プロセスで、工程数を増やすこと
なくダミーパターン6dを形成することができる。したが
って、ダミーパターン6dを新たに追加することによって
製造工程が複雑化することがない。また、このようにダ
ミーパターン6dを形成することにより、ゲート電極6bお
よび配線層6cの寸法精度が従来に比べて向上する。この
結果、メモリセル部および周辺回路分の双方で、設計寸
法値どおりの配線パターンを得ることができ、精度の高
い品質の安定したDRAMを得ることができる。
［発明の効果］ 請求項１に記載の半導体記憶装置によれば、メモリセ
ルアレイ領域に形成される１組のゲート電極層の間隔
と、カラムデコーダ領域に形成されるゲート電極層およ
びダミー配線層の間隔とをほぼ等しくなるように形成す
ることにより、メモリセルアレイ領域とカラムデコーダ
領域とのゲート電極層を形成するときに、メモリセルア
レイ領域とカラムデコーダ領域とにおける単位面積あた
りのレジストの現像量およびエッチング量が均一化さ
れ、これにより、メモリセルアレイ領域とカラムデコー
ダ領域とに形成されるゲート電極層の寸法精度が均一化
されるとともに、カラムデコーダ領域でのゲート電極層
の寸法精度が従来に比べて向上されるので、メモリセル
アレイ領域とカラムデコーダ領域とに形成されるゲート
電極層の配線密度が相違する場合にも、カラムデコーダ
用トランジスタのトランジスタ特性を悪化させることが
なく、メモリセルの指定動作を安定的に行なうことがで
き、それにより、書込，読出動作を安定的に行なうこと
ができる。
ルアレイ領域に形成される１組のゲート電極層の間隔
と、カラムデコーダ領域に形成されるゲート電極層およ
びダミー配線層の間隔とをほぼ等しくなるように形成す
ることにより、メモリセルアレイ領域とカラムデコーダ
領域とのゲート電極層を形成するときに、メモリセルア
レイ領域とカラムデコーダ領域とにおける単位面積あた
りのレジストの現像量およびエッチング量が均一化さ
れ、これにより、メモリセルアレイ領域とカラムデコー
ダ領域とに形成されるゲート電極層の寸法精度が均一化
されるとともに、カラムデコーダ領域でのゲート電極層
の寸法精度が従来に比べて向上されるので、メモリセル
アレイ領域とカラムデコーダ領域とに形成されるゲート
電極層の配線密度が相違する場合にも、カラムデコーダ
用トランジスタのトランジスタ特性を悪化させることが
なく、メモリセルの指定動作を安定的に行なうことがで
き、それにより、書込，読出動作を安定的に行なうこと
ができる。
請求項２に記載の半導体記憶装置の製造方法によれ
ば、トランジスタおよび周辺回路用トランジスタを構成
するゲート電極層となる導電層上にレジストが残り、周
辺回路領域にゲート電極層と所定の間隔を隔てて形成さ
れるダミー配線層となる導電層上のレジストが残るよう
に、他の領域のレジストを除去することにより、メモリ
セルアレイ領域と周辺回路領域とのゲート電極層を形成
するときに、メモリセルアレイ領域と周辺回路領域とに
おけるレジストの現像量およびエッチング量は均一化さ
れる。この結果、メモリセルアレイ領域と周辺回路領域
とのゲート電極層が同一条件下で形成されるとともに、
周辺回路領域のゲート電極層が従来に比べて高い寸法精
度で形成される。したがって、メモリセルアレイ領域と
周辺回路領域とに形成されるゲート電極層の密度が相違
する場合にも、周辺回路用トランジスタのトランジスタ
特性を悪化させることなく良好なメモリ特性を得ること
ができる。また、従来と比べて製造工程を複雑化させる
ことなく、寸法精度の高い半導体記憶装置を形成するこ
とができる。
ば、トランジスタおよび周辺回路用トランジスタを構成
するゲート電極層となる導電層上にレジストが残り、周
辺回路領域にゲート電極層と所定の間隔を隔てて形成さ
れるダミー配線層となる導電層上のレジストが残るよう
に、他の領域のレジストを除去することにより、メモリ
セルアレイ領域と周辺回路領域とのゲート電極層を形成
するときに、メモリセルアレイ領域と周辺回路領域とに
おけるレジストの現像量およびエッチング量は均一化さ
れる。この結果、メモリセルアレイ領域と周辺回路領域
とのゲート電極層が同一条件下で形成されるとともに、
周辺回路領域のゲート電極層が従来に比べて高い寸法精
度で形成される。したがって、メモリセルアレイ領域と
周辺回路領域とに形成されるゲート電極層の密度が相違
する場合にも、周辺回路用トランジスタのトランジスタ
特性を悪化させることなく良好なメモリ特性を得ること
ができる。また、従来と比べて製造工程を複雑化させる
ことなく、寸法精度の高い半導体記憶装置を形成するこ
とができる。
第１図は本発明の一実施例によるDRAMの配線パターンを
示した平面図、第２図は第１図に示したDRAMの断面構造
図、第3A図ないし第3D図は第１図に示したDRAMの配線パ
ターンの形成プロセスを説明するための断面図、第４図
は従来の一般的なDRAMの構成を示したブロック図、第５
図は第４図に示したDRAMの各構成部分の配置図、第６図
は第５図に示したDRAMのＸ−Ｘ断面での配線パターンを
示した平面図、第７図は第６図に示したDRAMの断面構造
図、第8A図ないし第8D図は第６図に示したDRAMの配線パ
ターンの形成プロセスを説明するための断面図である。 図において、１は半導体基板、6a,6bはゲート電極、6c
は配線層、6dはダミーパターン、８はストレージノー
ド、９は誘電膜、10はセルプレート、12はビット線、14
はアルミ配線、20,21はトランスファーゲートトランジ
スタ、30はキャパシタである。 なお、各図中、同一符号は、同一または相当部分を示
す。
示した平面図、第２図は第１図に示したDRAMの断面構造
図、第3A図ないし第3D図は第１図に示したDRAMの配線パ
ターンの形成プロセスを説明するための断面図、第４図
は従来の一般的なDRAMの構成を示したブロック図、第５
図は第４図に示したDRAMの各構成部分の配置図、第６図
は第５図に示したDRAMのＸ−Ｘ断面での配線パターンを
示した平面図、第７図は第６図に示したDRAMの断面構造
図、第8A図ないし第8D図は第６図に示したDRAMの配線パ
ターンの形成プロセスを説明するための断面図である。 図において、１は半導体基板、6a,6bはゲート電極、6c
は配線層、6dはダミーパターン、８はストレージノー
ド、９は誘電膜、10はセルプレート、12はビット線、14
はアルミ配線、20,21はトランスファーゲートトランジ
スタ、30はキャパシタである。 なお、各図中、同一符号は、同一または相当部分を示
す。
Claims (2)
- 【請求項１】トランジスタとキャパシタとからなる複数
のメモリセルが形成される少なくとも１つのメモリセル
アレイ領域と、複数のカラムデコーダ用トランジスタが
形成されるカラムデコーダ領域とを有する半導体基板上
に形成される半導体記憶装置であって、 前記メモリセルアレイ領域に所定の間隔を隔てて平行に
配置され、それぞれが前記メモリセルのトランジスタを
構成する１組のゲート電極層と、 それぞれが前記カラムデコーダ領域に所定の間隔を隔て
て平行に配置され、前記カラムデコーダ用トランジスタ
を構成するゲート電極層およびダミー配線層とを含み、 前記メモリセルアレイ領域に形成される１組のゲート電
極層の間隔と、前記カラムデコーダ領域に形成されるゲ
ート電極層およびダミー配線層の間隔とをほぼ等しくな
るように形成したことを特徴とする、半導体記憶装置。 - 【請求項２】トランジスタとキャパシタとからなる複数
のメモリセルが形成される少なくとも１つのメモリセル
アレイ領域と、複数の周辺回路用トランジスタが形成さ
れる周辺回路領域とを有する半導体基板上に形成される
半導体記憶装置の製造方法であって、 前記半導体基板上に導電層および該導電層上にレジスト
を形成するステップと、 前記トランジスタおよび前記周辺回路用トランジスタを
構成するゲート電極層となる導電層上のレジストが残
り、前記周辺回路領域に前記ゲート電極層と所定の間隔
を隔てて形成するダミー配線層となる導電層上のレジス
トが残るように、他の領域のレジストを除去するステッ
プと、 前記残されたレジストをマスクとして前記導電層をエッ
チングしてパターニングするステップと、 前記残されたレジストを除去するステップとを含む、半
導体記憶装置の製造方法。
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