JPH1117025A - ３トランジスタ型ダイナミックｒａｍメモリセル - Google Patents
３トランジスタ型ダイナミックｒａｍメモリセルInfo
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- JPH1117025A JPH1117025A JP9168895A JP16889597A JPH1117025A JP H1117025 A JPH1117025 A JP H1117025A JP 9168895 A JP9168895 A JP 9168895A JP 16889597 A JP16889597 A JP 16889597A JP H1117025 A JPH1117025 A JP H1117025A
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- mos transistor
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Abstract
(57)【要約】
【課題】 電流駆動能力及びキャパシタの容量値の低下
を招くことなく、高集積化を実現することができる３ト
ランジスタ型ＤＲＡＭメモリセルを提供する。 【解決手段】 第１のワード線の電位をゲートに入力す
る第１のＭＯＳトランジスタと、第２のワード線の電位
をゲートに入力する第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタを介して第１のデータ線とゲ
ートが接続されると共に、第２のデータ線と接地電位と
の間に前記第２のＭＯＳトランジスタと直列接続される
第３のＭＯＳトランジスタとを有する３トランジスタ型
ＤＲＡＭメモリセルにおいて、前記第３のＭＯＳトラン
ジスタのチャネル長をそのゲート領域の幅よりも短くな
るように構成する。
を招くことなく、高集積化を実現することができる３ト
ランジスタ型ＤＲＡＭメモリセルを提供する。 【解決手段】 第１のワード線の電位をゲートに入力す
る第１のＭＯＳトランジスタと、第２のワード線の電位
をゲートに入力する第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタを介して第１のデータ線とゲ
ートが接続されると共に、第２のデータ線と接地電位と
の間に前記第２のＭＯＳトランジスタと直列接続される
第３のＭＯＳトランジスタとを有する３トランジスタ型
ＤＲＡＭメモリセルにおいて、前記第３のＭＯＳトラン
ジスタのチャネル長をそのゲート領域の幅よりも短くな
るように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍメモリセルに関し、特に、高集積化、高速化の実現に
適した３トランジスタ型ダイナミックＲＡＭメモリセル
に関する。
Ｍメモリセルに関し、特に、高集積化、高速化の実現に
適した３トランジスタ型ダイナミックＲＡＭメモリセル
に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭ（Dynamic Random A
ccess Memory；ＤＲＡＭ）は高速に書き込み読み出しが
可能であり、ＲＡＭ（Random Access Memory）の中で
は、最も容量が大きく、そして、ビット当りのコストが
安いメモリである。そのため、一般に、大容量を必要と
する場合や、低コストに重点を置く場合などに利用され
ている。
ccess Memory；ＤＲＡＭ）は高速に書き込み読み出しが
可能であり、ＲＡＭ（Random Access Memory）の中で
は、最も容量が大きく、そして、ビット当りのコストが
安いメモリである。そのため、一般に、大容量を必要と
する場合や、低コストに重点を置く場合などに利用され
ている。
【０００３】上記ＤＲＡＭのメモリセルは、素子数が少
ないため、小さなメモリセル面積で済み、高い記憶密度
が可能となる訳であるが、基本的にはスイッチの役割を
するＭＯＳトランジスタと電荷を蓄積するキャパシタと
から構成される。かかるメモリセルの代表的なものとし
ては、図６に示すような１トランジスタセルと、図７に
示すような３トランジスタセルが挙げられる。
ないため、小さなメモリセル面積で済み、高い記憶密度
が可能となる訳であるが、基本的にはスイッチの役割を
するＭＯＳトランジスタと電荷を蓄積するキャパシタと
から構成される。かかるメモリセルの代表的なものとし
ては、図６に示すような１トランジスタセルと、図７に
示すような３トランジスタセルが挙げられる。
【０００４】１トランジスタセルは、現在の汎用ＤＲＡ
Ｍにおける主流のメモリセルであり、１６kbits ＤＲＡ
Ｍからそれ以降でこの構成が採用されている。図６に示
すように、この１トランジスタセル１０１は、電荷を蓄
積するキャパシタ１０３と、スイッチング用ＭＯＳトラ
ンジスタ（通常、ｎ型ＭＯＳトランジスタ）１０５のみ
で構成され、キャパシタ１０３に電荷があるか否かでデ
ータを記憶するものである。この１トランジスタセル１
０１では記憶の保持をキャパシタ１０３で行うため、セ
ル面積を増やさずに、キャパシタ１０３の容量値を増や
すプロセス的工夫がなされている。その構造的な工夫と
しては、一つには、トレンチキャパシタと呼ばれるもの
であり、シリコン基板表面に溝（トレンチ）をほり、そ
の壁や底面に薄い絶縁膜を形成し、内部にポリシリコン
などを埋め込み、シリコン基板とポリシリコン間にキャ
パシタを形成するものである。もう一つは、スタックキ
ャパシタと呼ばれるものであり、シリコン基板よりも上
に多層のポリシリコンを用いて積層構造を作り、実効的
なキャパシタ面積を増大させるものである。また、その
材料的な工夫としては、キャパシタ用の絶縁膜に高誘電
体材料を用いることで容量値を増やすものがある。
Ｍにおける主流のメモリセルであり、１６kbits ＤＲＡ
Ｍからそれ以降でこの構成が採用されている。図６に示
すように、この１トランジスタセル１０１は、電荷を蓄
積するキャパシタ１０３と、スイッチング用ＭＯＳトラ
ンジスタ（通常、ｎ型ＭＯＳトランジスタ）１０５のみ
で構成され、キャパシタ１０３に電荷があるか否かでデ
ータを記憶するものである。この１トランジスタセル１
０１では記憶の保持をキャパシタ１０３で行うため、セ
ル面積を増やさずに、キャパシタ１０３の容量値を増や
すプロセス的工夫がなされている。その構造的な工夫と
しては、一つには、トレンチキャパシタと呼ばれるもの
であり、シリコン基板表面に溝（トレンチ）をほり、そ
の壁や底面に薄い絶縁膜を形成し、内部にポリシリコン
などを埋め込み、シリコン基板とポリシリコン間にキャ
パシタを形成するものである。もう一つは、スタックキ
ャパシタと呼ばれるものであり、シリコン基板よりも上
に多層のポリシリコンを用いて積層構造を作り、実効的
なキャパシタ面積を増大させるものである。また、その
材料的な工夫としては、キャパシタ用の絶縁膜に高誘電
体材料を用いることで容量値を増やすものがある。
【０００５】一方、３トランジスタセルは、１〜４kbit
s ＤＲＡＭにおいて広く用いられていたメモリセルであ
る。図７に示すように、３トランジスタセル１１１は、
３つのＭＯＳトランジスタ（通常、ｎ型ＭＯＳトランジ
スタ）１１３、１１５及び１１７で構成される。データ
の記憶は上記１トランジスタセルと同様、キャパシタに
蓄積された電荷によって行われるが、そのキャパシタと
しては主としてＭＯＳトランジスタ１１７のゲート入力
容量１１９がその役割を担っている。この３トランジス
タセルは、上記１トランジスタセルのような複雑なデバ
イス構造を持たないので、その製造プロセスは１トラン
ジスタセルと比べて非常に簡単なものであり、特殊なプ
ロセス技術を必要とはしないものである。
s ＤＲＡＭにおいて広く用いられていたメモリセルであ
る。図７に示すように、３トランジスタセル１１１は、
３つのＭＯＳトランジスタ（通常、ｎ型ＭＯＳトランジ
スタ）１１３、１１５及び１１７で構成される。データ
の記憶は上記１トランジスタセルと同様、キャパシタに
蓄積された電荷によって行われるが、そのキャパシタと
しては主としてＭＯＳトランジスタ１１７のゲート入力
容量１１９がその役割を担っている。この３トランジス
タセルは、上記１トランジスタセルのような複雑なデバ
イス構造を持たないので、その製造プロセスは１トラン
ジスタセルと比べて非常に簡単なものであり、特殊なプ
ロセス技術を必要とはしないものである。
【０００６】ところで、近年、上記ＤＲＡＭを搭載した
ＡＳＩＣ（Application Specific Integrated Circuit
）の要求が高まってきており、そのＤＲＡＭのメモリ
セルとして、１〜４kbits までの汎用ＤＲＡＭに用いら
れていた上記３トランジスタセルの採用が提案されてい
る。というのは、上記ＤＲＡＭをＡＳＩＣに搭載する場
合、１トランジスタセルであれば、最も高集積度のＤＲ
ＡＭを得ることは可能ではあるが、上記トレンチキャパ
シタ等によりそのデバイス構造が複雑であるため、全体
の製造工程数は非常に多いものとなってしまう。このこ
とは、現在ＡＳＩＣにおける重要テーマの一つである新
製品開発のＴＡＴ（Turn Arround Time ）を長くするこ
とになる。一方、３トランジスタセルを採用すれば、そ
の製造プロセスはロジック用プロセスとまったく同一と
なり、１トランジスタセルに比べてＴＡＴを大幅に短く
することができるからである。
ＡＳＩＣ（Application Specific Integrated Circuit
）の要求が高まってきており、そのＤＲＡＭのメモリ
セルとして、１〜４kbits までの汎用ＤＲＡＭに用いら
れていた上記３トランジスタセルの採用が提案されてい
る。というのは、上記ＤＲＡＭをＡＳＩＣに搭載する場
合、１トランジスタセルであれば、最も高集積度のＤＲ
ＡＭを得ることは可能ではあるが、上記トレンチキャパ
シタ等によりそのデバイス構造が複雑であるため、全体
の製造工程数は非常に多いものとなってしまう。このこ
とは、現在ＡＳＩＣにおける重要テーマの一つである新
製品開発のＴＡＴ（Turn Arround Time ）を長くするこ
とになる。一方、３トランジスタセルを採用すれば、そ
の製造プロセスはロジック用プロセスとまったく同一と
なり、１トランジスタセルに比べてＴＡＴを大幅に短く
することができるからである。
【０００７】しかしながら、メモリセル面積の点から言
えば、明らかに、３トランジスタセルは１トランジスタ
セルに比べて不利である。従って、さらなるメモリセル
面積の縮小がＡＳＩＣ全体のチップ面積の縮小、ひいて
は製造コスト削減のために必要である。この際、電荷を
蓄えるキャパシタの容量値をいかに確保するかが重要な
事柄となる。
えば、明らかに、３トランジスタセルは１トランジスタ
セルに比べて不利である。従って、さらなるメモリセル
面積の縮小がＡＳＩＣ全体のチップ面積の縮小、ひいて
は製造コスト削減のために必要である。この際、電荷を
蓄えるキャパシタの容量値をいかに確保するかが重要な
事柄となる。
【０００８】上述したように、図７に示す３トランジス
タセル１１１においては、データの記憶はキャパシタ１
１９に電荷を蓄積することにより行われる。ところが、
スイッチの役割をするＭＯＳトランジスタ１１３のＰＮ
接合部には漏洩電流が存在するので、最初に十分な電荷
量をキャパシタに与えても、電荷は徐々に減り、最後に
は消失してしまう、すなわちデータが破壊されてしま
う。このため、データが破壊されてしまう前にそのデー
タを読み出し、その読み出したデータをもとにして初期
の十分な電荷量を再び与えるリフレッシュ（再書き込
み）動作が必要となる。このリフレッシュを周期的に繰
り返せば記憶は確保されるが、上記キャパシタの容量値
が小さいと、短い周期でリフレッシュを繰り返す、すな
わちリフレッシュ回数を多くする必要があるが、そのこ
とは、逆に消費電流の増大を招いてしまうのである。ま
た、パッケージ材料やチップ内の配線材料などに、自然
界と同程度にウランなどの放射性元素が極微量ではある
が含まれている。これら元素から出るアルファ線がメモ
リセルに入射すると、キャパシタのデータが一時的に破
壊される、いわゆるソフトエラー現象が生じる。これに
対する耐性を高めるためにもできるだけ大きい容量値の
確保が必要である。
タセル１１１においては、データの記憶はキャパシタ１
１９に電荷を蓄積することにより行われる。ところが、
スイッチの役割をするＭＯＳトランジスタ１１３のＰＮ
接合部には漏洩電流が存在するので、最初に十分な電荷
量をキャパシタに与えても、電荷は徐々に減り、最後に
は消失してしまう、すなわちデータが破壊されてしま
う。このため、データが破壊されてしまう前にそのデー
タを読み出し、その読み出したデータをもとにして初期
の十分な電荷量を再び与えるリフレッシュ（再書き込
み）動作が必要となる。このリフレッシュを周期的に繰
り返せば記憶は確保されるが、上記キャパシタの容量値
が小さいと、短い周期でリフレッシュを繰り返す、すな
わちリフレッシュ回数を多くする必要があるが、そのこ
とは、逆に消費電流の増大を招いてしまうのである。ま
た、パッケージ材料やチップ内の配線材料などに、自然
界と同程度にウランなどの放射性元素が極微量ではある
が含まれている。これら元素から出るアルファ線がメモ
リセルに入射すると、キャパシタのデータが一時的に破
壊される、いわゆるソフトエラー現象が生じる。これに
対する耐性を高めるためにもできるだけ大きい容量値の
確保が必要である。
【０００９】３トランジスタセルにおける電荷蓄積のた
めのキャパシタは、上述したように、図７に示すＭＯＳ
トランジスタ１１７のゲート入力容量１１９がその役割
を担っている。例えば、図８は、図７に示すＭＯＳトラ
ンジスタ１１７のセルパターンの一例を示す図であり、
シリコン基板上に形成されたトランジスタ領域１２９上
に酸化膜等の絶縁膜を介してゲートポリシリコン１３１
が配置されている。このＭＯＳトランジスタがｎ型ＭＯ
Ｓトランジスタであるとすれば、ゲートポリシリコン１
３１に所定の高電圧が印加されると、図８中斜線で示
す、トランジスタ領域１２９とゲートポリシリコン１３
１との重なり部分１３３（以下、「ゲート領域」と呼
ぶ）にチャネルが形成され、そのチャネルを通って電子
がソース領域１３５（または１３７）からドレイン領域
１３７（１３５）へ流れることになる。
めのキャパシタは、上述したように、図７に示すＭＯＳ
トランジスタ１１７のゲート入力容量１１９がその役割
を担っている。例えば、図８は、図７に示すＭＯＳトラ
ンジスタ１１７のセルパターンの一例を示す図であり、
シリコン基板上に形成されたトランジスタ領域１２９上
に酸化膜等の絶縁膜を介してゲートポリシリコン１３１
が配置されている。このＭＯＳトランジスタがｎ型ＭＯ
Ｓトランジスタであるとすれば、ゲートポリシリコン１
３１に所定の高電圧が印加されると、図８中斜線で示
す、トランジスタ領域１２９とゲートポリシリコン１３
１との重なり部分１３３（以下、「ゲート領域」と呼
ぶ）にチャネルが形成され、そのチャネルを通って電子
がソース領域１３５（または１３７）からドレイン領域
１３７（１３５）へ流れることになる。
【００１０】このＭＯＳトランジスタ１１７では、上記
ゲート入力容量は、主として、ゲート領域１３３の面積
によりその値が決定される。従って、キャパシタ（ゲー
ト入力容量）１１９の容量値を大きくするには、単純に
は、その面積を大きくすれば良い。図８では、図中Ｌで
示すチャネル長、Ｗで示すチャネル幅を共に大きくすれ
ば良いことになる。
ゲート入力容量は、主として、ゲート領域１３３の面積
によりその値が決定される。従って、キャパシタ（ゲー
ト入力容量）１１９の容量値を大きくするには、単純に
は、その面積を大きくすれば良い。図８では、図中Ｌで
示すチャネル長、Ｗで示すチャネル幅を共に大きくすれ
ば良いことになる。
【００１１】しかし、チャネル長Ｌを大きくすること
は、そのトランジスタの電流駆動能力を小さくする、つ
まり動作速度を遅くすることを意味し、その結果ＡＳＩ
Ｃの高速化を妨げることとなる。
は、そのトランジスタの電流駆動能力を小さくする、つ
まり動作速度を遅くすることを意味し、その結果ＡＳＩ
Ｃの高速化を妨げることとなる。
【００１２】一方、図９に示すセルパターンを採用すれ
ば、電流駆動能力の低下を防ぐことは可能である。図９
は、図７に示すＭＯＳトランジスタ１１７のセルパター
ンの他の例を示す図であり、図８と同様、シリコン基板
上に形成されたトランジスタ領域１２９ａ上に酸化膜等
の絶縁膜を介してゲートポリシリコン１３１ａが配置さ
れている。このセルパターンでは、上記図７では１：１
であったチャネル長Ｌ：チャネル幅Ｗの比を、チャネル
長Ｌ：チャネル幅Ｗ＝１：２としたものである。このセ
ルパターンによれば、ゲート領域１３３ａの面積を図７
のものと同じだけ確保しつつ、チャネル長Ｌは短くする
ことができるので、電流駆動能力の低下を防ぐことはで
きる。
ば、電流駆動能力の低下を防ぐことは可能である。図９
は、図７に示すＭＯＳトランジスタ１１７のセルパター
ンの他の例を示す図であり、図８と同様、シリコン基板
上に形成されたトランジスタ領域１２９ａ上に酸化膜等
の絶縁膜を介してゲートポリシリコン１３１ａが配置さ
れている。このセルパターンでは、上記図７では１：１
であったチャネル長Ｌ：チャネル幅Ｗの比を、チャネル
長Ｌ：チャネル幅Ｗ＝１：２としたものである。このセ
ルパターンによれば、ゲート領域１３３ａの面積を図７
のものと同じだけ確保しつつ、チャネル長Ｌは短くする
ことができるので、電流駆動能力の低下を防ぐことはで
きる。
【００１３】しかし、チャネル長Ｌを短くした分だけチ
ャネル幅Ｗは長くなってしまうので、ソース領域１３５
ａ（または１３７ａ）、ドレイン領域１３７ａ（または
１３５ａ）などを含めたトランジスタ全体の面積は図８
に比べて逆に増大してしまう。そのため、図８と同じト
ランジスタ面積にしようとすれば、必然的にゲート領域
１３３ａの面積は図８より小さくなり、その結果キャパ
シタの容量値が小さくなってしまう。
ャネル幅Ｗは長くなってしまうので、ソース領域１３５
ａ（または１３７ａ）、ドレイン領域１３７ａ（または
１３５ａ）などを含めたトランジスタ全体の面積は図８
に比べて逆に増大してしまう。そのため、図８と同じト
ランジスタ面積にしようとすれば、必然的にゲート領域
１３３ａの面積は図８より小さくなり、その結果キャパ
シタの容量値が小さくなってしまう。
【００１４】
【発明が解決しようとする課題】上述したように、従来
の３トランジスタ型ＤＲＡＭメモリセルでは、そのメモ
リセル面積を縮小する場合、上記電流駆動能力とキャパ
シタの容量値とはトレードオフの関係にあり、どちらも
共に向上させることは不可能であった。
の３トランジスタ型ＤＲＡＭメモリセルでは、そのメモ
リセル面積を縮小する場合、上記電流駆動能力とキャパ
シタの容量値とはトレードオフの関係にあり、どちらも
共に向上させることは不可能であった。
【００１５】そのため、メモリセル面積の縮小を行う場
合には、電流駆動能力、キャパシタの容量値のうちどち
ら一方の特性劣化は避けられなかった。
合には、電流駆動能力、キャパシタの容量値のうちどち
ら一方の特性劣化は避けられなかった。
【００１６】一方、電流駆動能力、キャパシタの容量値
共に一定の値を確保しようとすると、メモリセル面積を
大幅に削減することはできなかった。
共に一定の値を確保しようとすると、メモリセル面積を
大幅に削減することはできなかった。
【００１７】本発明は上記事情に鑑みて成されたもので
あり、その目的は、電流駆動能力及びキャパシタの容量
値の低下を招くことなく、メモリセル面積の縮小を図
り、それにより、高集積化を実現することができる３ト
ランジスタ型ＤＲＡＭメモリセルを提供することにあ
る。
あり、その目的は、電流駆動能力及びキャパシタの容量
値の低下を招くことなく、メモリセル面積の縮小を図
り、それにより、高集積化を実現することができる３ト
ランジスタ型ＤＲＡＭメモリセルを提供することにあ
る。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、図７に示すような、第１のワード線（書
き込み用ワード線）１２１の電位をゲートに入力する第
１のＭＯＳトランジスタ（スイッチ用ＭＯＳトランジス
タ）１１３と、第２のワード線（読み出し用ワード線）
１２５の電位をゲートに入力する第２のＭＯＳトランジ
スタ（スイッチ用ＭＯＳトランジスタ）１１５と、スイ
ッチ用ＭＯＳトランジスタ）１１３を介して第１のデー
タ線（書き込み用データ線）１２３とゲートが接続され
ると共に、第２のデータ線（読み出し用データ線）１２
７と接地電位１３９との間でスイッチ用ＭＯＳトランジ
スタ１１５と直列接続される第３のＭＯＳトランジスタ
（電荷蓄積及び読み出しデータ線駆動用ＭＯＳトランジ
スタ）１１７とを有する３トランジスタ型ＤＲＡＭメモ
リセルにおいて、図１に示すように、電荷蓄積及び読み
出しデータ線駆動用ＭＯＳトランジスタ１１７のチャネ
ル長が、ゲート（ゲートポリシリコン）３とトランジス
タ領域１との重なり部分（ゲート領域）９の幅ｗよりも
短くなるように、そのセルパターンを規定することを特
徴とするものである。
めに本発明は、図７に示すような、第１のワード線（書
き込み用ワード線）１２１の電位をゲートに入力する第
１のＭＯＳトランジスタ（スイッチ用ＭＯＳトランジス
タ）１１３と、第２のワード線（読み出し用ワード線）
１２５の電位をゲートに入力する第２のＭＯＳトランジ
スタ（スイッチ用ＭＯＳトランジスタ）１１５と、スイ
ッチ用ＭＯＳトランジスタ）１１３を介して第１のデー
タ線（書き込み用データ線）１２３とゲートが接続され
ると共に、第２のデータ線（読み出し用データ線）１２
７と接地電位１３９との間でスイッチ用ＭＯＳトランジ
スタ１１５と直列接続される第３のＭＯＳトランジスタ
（電荷蓄積及び読み出しデータ線駆動用ＭＯＳトランジ
スタ）１１７とを有する３トランジスタ型ＤＲＡＭメモ
リセルにおいて、図１に示すように、電荷蓄積及び読み
出しデータ線駆動用ＭＯＳトランジスタ１１７のチャネ
ル長が、ゲート（ゲートポリシリコン）３とトランジス
タ領域１との重なり部分（ゲート領域）９の幅ｗよりも
短くなるように、そのセルパターンを規定することを特
徴とするものである。
【００１９】本発明の特徴によれば、電荷蓄積及び読み
出しデータ線駆動用ＭＯＳトランジスタのチャネル長が
ゲート領域の幅よりも寸法的に短くなるように構成され
ているので、実際にＭＯＳトランジスタの動作に関与す
るチャネル長は短くしつつ、ゲート領域の面積から決定
されるゲート入力容量の容量値、すなわち電荷蓄積用の
キャパシタの容量値を十分に確保することが可能とな
る。それにより、従来問題となっていた電流駆動能力と
キャパシタの容量値とのトレードオフの関係を回避する
ことができる。従って、電流駆動能力とキャパシタの容
量値を共に一定値に保ちつつ、メモリセル面積を大幅に
縮小することができる。
出しデータ線駆動用ＭＯＳトランジスタのチャネル長が
ゲート領域の幅よりも寸法的に短くなるように構成され
ているので、実際にＭＯＳトランジスタの動作に関与す
るチャネル長は短くしつつ、ゲート領域の面積から決定
されるゲート入力容量の容量値、すなわち電荷蓄積用の
キャパシタの容量値を十分に確保することが可能とな
る。それにより、従来問題となっていた電流駆動能力と
キャパシタの容量値とのトレードオフの関係を回避する
ことができる。従って、電流駆動能力とキャパシタの容
量値を共に一定値に保ちつつ、メモリセル面積を大幅に
縮小することができる。
【００２０】ここで、具体的には、上記セルパターン
は、ゲート、トランジスタ領域それぞれのパターンを電
子ビーム露光等によりレチクル上に描画して、そのレチ
クルパターンをステッパー（光縮小投影露光装置）によ
り縮小投影して、半導体基板上に塗布されたフォトレジ
ストに転写し、そのレジストパターンをマスクとしてエ
ッチングなどを行うことにより形成することができる。
その際、そのレチクル上には、電荷蓄積及び読み出しデ
ータ線駆動用ＭＯＳトランジスタのゲートが少なくとも
８個以上の頂点を有する形状であり、そのトランジスタ
領域が少なくとも４個以上の頂点を有する形状であり、
そのゲート領域が少なくとも８個以上の頂点を有する形
状で、かつ、そのチャネル長がそのゲート領域の幅より
も短くなるように構成されているように描画すればよ
い。
は、ゲート、トランジスタ領域それぞれのパターンを電
子ビーム露光等によりレチクル上に描画して、そのレチ
クルパターンをステッパー（光縮小投影露光装置）によ
り縮小投影して、半導体基板上に塗布されたフォトレジ
ストに転写し、そのレジストパターンをマスクとしてエ
ッチングなどを行うことにより形成することができる。
その際、そのレチクル上には、電荷蓄積及び読み出しデ
ータ線駆動用ＭＯＳトランジスタのゲートが少なくとも
８個以上の頂点を有する形状であり、そのトランジスタ
領域が少なくとも４個以上の頂点を有する形状であり、
そのゲート領域が少なくとも８個以上の頂点を有する形
状で、かつ、そのチャネル長がそのゲート領域の幅より
も短くなるように構成されているように描画すればよ
い。
【００２１】また、トランジスタ領域のコンタクトは、
ゲート領域の一部に設けられた凹部内に配置されるよう
に、そのセルパターンを形成すればよい。
ゲート領域の一部に設けられた凹部内に配置されるよう
に、そのセルパターンを形成すればよい。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００２３】まず、本発明の実施の形態を説明する前
に、一般的な３トランジスタ型ＤＲＡＭメモリセルの動
作について図７を用いて説明する。なお、本実施の形態
に係る３トランジスタ型ＤＲＡＭメモリセルの動作はこ
れから述べる一般的な３トランジスタ型ＤＲＡＭメモリ
セルの動作と同様である。
に、一般的な３トランジスタ型ＤＲＡＭメモリセルの動
作について図７を用いて説明する。なお、本実施の形態
に係る３トランジスタ型ＤＲＡＭメモリセルの動作はこ
れから述べる一般的な３トランジスタ型ＤＲＡＭメモリ
セルの動作と同様である。
【００２４】図７において、上述したように、３トラン
ジスタ型ＤＲＡＭメモリセル１１１は、スイッチ用ＭＯ
Ｓトランジスタ１１３と、スイッチ用ＭＯＳトランジス
タ１１５と、読み出しデータ線駆動用ＭＯＳトランジス
タ１１７と、書き込みワード線１２１と、書き込みデー
タ線１２３と、読み出しワード線１２５と、読み出しデ
ータ線１２７とから構成される。
ジスタ型ＤＲＡＭメモリセル１１１は、スイッチ用ＭＯ
Ｓトランジスタ１１３と、スイッチ用ＭＯＳトランジス
タ１１５と、読み出しデータ線駆動用ＭＯＳトランジス
タ１１７と、書き込みワード線１２１と、書き込みデー
タ線１２３と、読み出しワード線１２５と、読み出しデ
ータ線１２７とから構成される。
【００２５】また、電荷を蓄積するキャパシタ１１９は
ＭＯＳトランジスタ１１７のゲート入力容量が主として
その役割を果たしている。ここでは、このＭＯＳトラン
ジスタ１１７を「電荷蓄積及び読み出しデータ線駆動用
ＭＯＳトランジスタ」と呼ぶ。
ＭＯＳトランジスタ１１７のゲート入力容量が主として
その役割を果たしている。ここでは、このＭＯＳトラン
ジスタ１１７を「電荷蓄積及び読み出しデータ線駆動用
ＭＯＳトランジスタ」と呼ぶ。
【００２６】なお、通常、すべてのＭＯＳトランジスタ
はその動作速度の点からｎ型ＭＯＳトランジスタで構成
される。
はその動作速度の点からｎ型ＭＯＳトランジスタで構成
される。
【００２７】書き込み動作は、書き込みワード線１２１
をＨレベルにしてＭＯＳトランジスタ１１３を導通さ
せ、書き込みデータ線１２３を経由してキャパシタ１１
９にＨレベルを書き込むことにより行われる。一方、書
き込みワード線１２１がＬレベルの場合には、ＭＯＳト
ランジスタ１１３は非導通状態となるので、先に書き込
まれたデータがそのままキャパシタ１１９に保持され
る。
をＨレベルにしてＭＯＳトランジスタ１１３を導通さ
せ、書き込みデータ線１２３を経由してキャパシタ１１
９にＨレベルを書き込むことにより行われる。一方、書
き込みワード線１２１がＬレベルの場合には、ＭＯＳト
ランジスタ１１３は非導通状態となるので、先に書き込
まれたデータがそのままキャパシタ１１９に保持され
る。
【００２８】読み出し動作は、まず、読み出しデータ線
をＨレベルに設定（プルアップ）した後、読み出しワー
ド線１２５をＨレベルにしてＭＯＳトランジスタ１１５
を導通させる。ここで、キャパシタ１１９にＨレベルが
記憶されていれば、ＭＯＳトランジスタ１１７は導通状
態となり、Ｌレベルが記憶されていれば、非導通状態と
なる。従って、ＭＯＳトランジスタ１１５を導通状態と
した場合、ＭＯＳトランジスタ１１７が導通状態であれ
ば、読み出しデータ線１２７はＭＯＳトランジスタ１１
５、ＭＯＳトランジスタ１１７を介して接地電位１３９
に接続され、Ｌレベルに引き込まれる。一方、ＭＯＳト
ランジスタ１１７が非導通状態であれば、読み出しデー
タ線１２７はＨレベルを保持することとなる。読み出し
は、この読み出しデータ線１２７の電位の変化をセンス
アンプにより検知することにより行われる。
をＨレベルに設定（プルアップ）した後、読み出しワー
ド線１２５をＨレベルにしてＭＯＳトランジスタ１１５
を導通させる。ここで、キャパシタ１１９にＨレベルが
記憶されていれば、ＭＯＳトランジスタ１１７は導通状
態となり、Ｌレベルが記憶されていれば、非導通状態と
なる。従って、ＭＯＳトランジスタ１１５を導通状態と
した場合、ＭＯＳトランジスタ１１７が導通状態であれ
ば、読み出しデータ線１２７はＭＯＳトランジスタ１１
５、ＭＯＳトランジスタ１１７を介して接地電位１３９
に接続され、Ｌレベルに引き込まれる。一方、ＭＯＳト
ランジスタ１１７が非導通状態であれば、読み出しデー
タ線１２７はＨレベルを保持することとなる。読み出し
は、この読み出しデータ線１２７の電位の変化をセンス
アンプにより検知することにより行われる。
【００２９】上述したように、本実施の形態に係る３ト
ランジスタ型ＤＲＡＭセルの動作は一般的な動作と同様
であるが、上記電荷蓄積及び読み出しデータ線駆動用Ｍ
ＯＳトランジスタ１１７のゲートポリシリコン形状及び
トランジスタ領域形状が従来とは異なり、それが本発明
の特徴部分である。
ランジスタ型ＤＲＡＭセルの動作は一般的な動作と同様
であるが、上記電荷蓄積及び読み出しデータ線駆動用Ｍ
ＯＳトランジスタ１１７のゲートポリシリコン形状及び
トランジスタ領域形状が従来とは異なり、それが本発明
の特徴部分である。
【００３０】以下、本実施の形態に係る３トランジスタ
型ＤＲＡＭセルの電荷蓄積用及び読み出しデータ線駆動
用ＭＯＳトランジスタのゲートポリシリコン形状及びト
ランジスタ領域形状について図面を用いて説明する。
型ＤＲＡＭセルの電荷蓄積用及び読み出しデータ線駆動
用ＭＯＳトランジスタのゲートポリシリコン形状及びト
ランジスタ領域形状について図面を用いて説明する。
【００３１】図１は、本発明の実施の形態に係る電荷蓄
積用及び読み出しデータ線駆動用ＭＯＳトランジスタの
セルパターンを示す図であり、シリコン基板上に形成さ
れたトランジスタ領域１上に酸化膜等の絶縁膜を介して
ゲートポリシリコン３が配置されている。このＭＯＳト
ランジスタがｎ型ＭＯＳトランジスタであれば、ゲート
ポリシリコン３に所定の高電圧が印加されると、チャネ
ルが形成され、そのチャネルを通って電子がソース領域
５（または７）からドレイン領域７（または５）に流
れ、導通状態となる。
積用及び読み出しデータ線駆動用ＭＯＳトランジスタの
セルパターンを示す図であり、シリコン基板上に形成さ
れたトランジスタ領域１上に酸化膜等の絶縁膜を介して
ゲートポリシリコン３が配置されている。このＭＯＳト
ランジスタがｎ型ＭＯＳトランジスタであれば、ゲート
ポリシリコン３に所定の高電圧が印加されると、チャネ
ルが形成され、そのチャネルを通って電子がソース領域
５（または７）からドレイン領域７（または５）に流
れ、導通状態となる。
【００３２】ここで、本発明の特徴部分は、ゲートポリ
シリコン３の形状が上記図８、図９に示したような単純
な矩形ではなく、図１に示すような特徴的な形状となっ
ている点である。すなわち、ゲート領域９（ゲートポリ
シリコン３とトランジスタ領域１との重なり部分）が寸
法的に狭い部分（図中Ａで示す部分）と広い部分（ゲー
ト領域９のうち上記狭い部分を除いた部分）とから構成
されるように、ゲートポリシリコン３の形状が規定され
ている点にある。そして、ゲート領域９に形成されるチ
ャネル全体のうち狭い部分に形成されるチャネルを、実
際にＭＯＳトランジスタの動作に関与するチャネルとし
て利用するものである。一方、広い部分は、主として、
その面積から決定されるゲート入力容量の容量値、すな
わち電荷蓄積用のキャパシタの容量値を確保するために
用いるのである。従って、電荷蓄積用及び読み出しデー
タ線駆動用ＭＯＳトランジスタのチャネル長Ｌをゲート
領域の幅ｗよりも短くしつつ、十分な大きさのゲート領
域面積を確保することができる。
シリコン３の形状が上記図８、図９に示したような単純
な矩形ではなく、図１に示すような特徴的な形状となっ
ている点である。すなわち、ゲート領域９（ゲートポリ
シリコン３とトランジスタ領域１との重なり部分）が寸
法的に狭い部分（図中Ａで示す部分）と広い部分（ゲー
ト領域９のうち上記狭い部分を除いた部分）とから構成
されるように、ゲートポリシリコン３の形状が規定され
ている点にある。そして、ゲート領域９に形成されるチ
ャネル全体のうち狭い部分に形成されるチャネルを、実
際にＭＯＳトランジスタの動作に関与するチャネルとし
て利用するものである。一方、広い部分は、主として、
その面積から決定されるゲート入力容量の容量値、すな
わち電荷蓄積用のキャパシタの容量値を確保するために
用いるのである。従って、電荷蓄積用及び読み出しデー
タ線駆動用ＭＯＳトランジスタのチャネル長Ｌをゲート
領域の幅ｗよりも短くしつつ、十分な大きさのゲート領
域面積を確保することができる。
【００３３】このように、３トランジスタ型ＤＲＡＭメ
モリセルにおいて、その電荷蓄積用及び読み出しデータ
線駆動用ＭＯＳトランジスタのゲートポリシリコン及び
トランジスタ領域の形状を上述した構成とすることで、
上記短いチャネル長により高電流駆動能力を維持し、一
方、広いゲート領域面積により電荷蓄積用のキャパシタ
の値を確保することが可能となる。そして、それによ
り、従来の問題である、電流駆動能力とキャパシタの容
量値とのトレードオフの関係を回避しつつ、メモリセル
面積の縮小を図ることができる。
モリセルにおいて、その電荷蓄積用及び読み出しデータ
線駆動用ＭＯＳトランジスタのゲートポリシリコン及び
トランジスタ領域の形状を上述した構成とすることで、
上記短いチャネル長により高電流駆動能力を維持し、一
方、広いゲート領域面積により電荷蓄積用のキャパシタ
の値を確保することが可能となる。そして、それによ
り、従来の問題である、電流駆動能力とキャパシタの容
量値とのトレードオフの関係を回避しつつ、メモリセル
面積の縮小を図ることができる。
【００３４】ここで、図１（図２、図３）のセルパター
ンは、上述したように、チャネル長がゲート領域の幅よ
りも短くなるようにゲートポリシリコンの形状が規定さ
れていれば、その形状・寸法を適切な値に設定すること
で、上記本発明の効果を達成することができるが、具体
的には、次のように規定することができる。すなわち、
図２に示すように、ゲートポリシリコン３の形状が８個
の頂点（図中ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ）を有す
る形状であって、ゲート領域の形状が８個の頂点 （図
中ｉ，ｊ，ｋ，ｌ，ｅ，ｆ，ｇ，ｈ）を有する形状であ
り、かつ、チャネル長がゲート領域の幅よりも短くなる
ように構成されているように規定すればよい。
ンは、上述したように、チャネル長がゲート領域の幅よ
りも短くなるようにゲートポリシリコンの形状が規定さ
れていれば、その形状・寸法を適切な値に設定すること
で、上記本発明の効果を達成することができるが、具体
的には、次のように規定することができる。すなわち、
図２に示すように、ゲートポリシリコン３の形状が８個
の頂点（図中ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ）を有す
る形状であって、ゲート領域の形状が８個の頂点 （図
中ｉ，ｊ，ｋ，ｌ，ｅ，ｆ，ｇ，ｈ）を有する形状であ
り、かつ、チャネル長がゲート領域の幅よりも短くなる
ように構成されているように規定すればよい。
【００３５】さらに、図３に示すように、ゲート領域９
に凹部（図中Ｂで示す部分）を形成し、その凹部内にコ
ンタクト１１を配置されるように規定してよい。なお、
コンタクト１１、１３はトランジスタ領域１とその上層
の金属配線（図示省略）を電気的に接続するためにそれ
らの間の層間膜（図示省略）に開口された貫通穴のこと
である。
に凹部（図中Ｂで示す部分）を形成し、その凹部内にコ
ンタクト１１を配置されるように規定してよい。なお、
コンタクト１１、１３はトランジスタ領域１とその上層
の金属配線（図示省略）を電気的に接続するためにそれ
らの間の層間膜（図示省略）に開口された貫通穴のこと
である。
【００３６】一方、上記図１（図２、図３）に示したセ
ルパターンでは、トランジスタ領域の形状は矩形（４個
の頂点を有する形状）であったが、図４に示すセルパタ
ーンのように、トランジスタ領域１ａの形状をＬ字型
（５個の頂点を有する形状）とすれば、上記広い部分の
面積を小さくすることなく、全体のトランジスタ面積を
減少させることができる。
ルパターンでは、トランジスタ領域の形状は矩形（４個
の頂点を有する形状）であったが、図４に示すセルパタ
ーンのように、トランジスタ領域１ａの形状をＬ字型
（５個の頂点を有する形状）とすれば、上記広い部分の
面積を小さくすることなく、全体のトランジスタ面積を
減少させることができる。
【００３７】さらに、ゲートポリシリコン、ゲート領域
及びトランジスタ領域の形状が有する頂点の数を増加さ
せることにより全体のトランジスタ面積をより一層減少
させることができる（図５参照）。
及びトランジスタ領域の形状が有する頂点の数を増加さ
せることにより全体のトランジスタ面積をより一層減少
させることができる（図５参照）。
【００３８】なお、上述した図１〜図５のセルパターン
は、例えば、ＬＳＩ製造プロセスにおける通常のフォト
リソグラフィ（photolithography）技術により形成する
ことができる。すなわち、設計の終わった上記セルパタ
ーンを各層ごとに、電子ビーム露光等により５倍等の倍
率でレチクルを作製し、そのレチクルパターンをステッ
パー（光縮小投影露光装置）により縮小投影して、半導
体基板上に塗布されたフォトレジストに転写し、そのレ
ジストパターンをマスクとしてエッチングなどを行うこ
とにより形成することができる。この際、最終的な製品
は、各種のプロセス工程、例えば、熱酸化工程、エッチ
ング工程、成膜工程など、が複数回実施されることによ
り製造されるので、レチクル上に描画された図１〜図４
のセルパターンの各頂点は、最終的な製品においては、
丸みを帯びたものとなる。従って、上述した各セルパタ
ーンの頂点は、実質的に頂点とみなされる点を意味する
ものである。また、各頂点を結ぶ辺においても同様であ
り、最終的な製品では各辺に若干の凸凹が生じ得るの
で、上述した各セルパターンの辺は実質的に辺とみなさ
れるものを意味するものとする。
は、例えば、ＬＳＩ製造プロセスにおける通常のフォト
リソグラフィ（photolithography）技術により形成する
ことができる。すなわち、設計の終わった上記セルパタ
ーンを各層ごとに、電子ビーム露光等により５倍等の倍
率でレチクルを作製し、そのレチクルパターンをステッ
パー（光縮小投影露光装置）により縮小投影して、半導
体基板上に塗布されたフォトレジストに転写し、そのレ
ジストパターンをマスクとしてエッチングなどを行うこ
とにより形成することができる。この際、最終的な製品
は、各種のプロセス工程、例えば、熱酸化工程、エッチ
ング工程、成膜工程など、が複数回実施されることによ
り製造されるので、レチクル上に描画された図１〜図４
のセルパターンの各頂点は、最終的な製品においては、
丸みを帯びたものとなる。従って、上述した各セルパタ
ーンの頂点は、実質的に頂点とみなされる点を意味する
ものである。また、各頂点を結ぶ辺においても同様であ
り、最終的な製品では各辺に若干の凸凹が生じ得るの
で、上述した各セルパターンの辺は実質的に辺とみなさ
れるものを意味するものとする。
【００３９】
【発明の効果】以上説明したように本発明によれば、３
トランジスタ型ＤＲＡＭメモリセルのの電流駆動能力、
電荷蓄積用のキャパシタの容量値を共に損なうことな
く、メモリセル面積の縮小を図ることができる。
トランジスタ型ＤＲＡＭメモリセルのの電流駆動能力、
電荷蓄積用のキャパシタの容量値を共に損なうことな
く、メモリセル面積の縮小を図ることができる。
【００４０】従って、高集積化に適した３トランジスタ
型ＤＲＡＭメモリセルを実現することが可能となる。
型ＤＲＡＭメモリセルを実現することが可能となる。
【図１】本発明の実施の形態に係る電荷蓄積用及び読み
出しデータ線駆動用ＭＯＳトランジスタのセルパターン
を示す図である（その１）。
出しデータ線駆動用ＭＯＳトランジスタのセルパターン
を示す図である（その１）。
【図２】本発明の実施の形態に係る電荷蓄積用及び読み
出しデータ線駆動用ＭＯＳトランジスタのセルパターン
を示す図である（その２）。
出しデータ線駆動用ＭＯＳトランジスタのセルパターン
を示す図である（その２）。
【図３】本発明の実施の形態に係る電荷蓄積用及び読み
出しデータ線駆動用ＭＯＳトランジスタのセルパターン
を示す図である（その３）。
出しデータ線駆動用ＭＯＳトランジスタのセルパターン
を示す図である（その３）。
【図４】本発明の実施の形態に係る電荷蓄積用及び読み
出しデータ線駆動用ＭＯＳトランジスタの他のセルパタ
ーンを示す図である（その４）。
出しデータ線駆動用ＭＯＳトランジスタの他のセルパタ
ーンを示す図である（その４）。
【図５】本発明の実施の形態に係る電荷蓄積用及び読み
出しデータ線駆動用ＭＯＳトランジスタの他のセルパタ
ーンを示す図である（その５）。
出しデータ線駆動用ＭＯＳトランジスタの他のセルパタ
ーンを示す図である（その５）。
【図６】ＤＲＡＭの１トランジスタセルを示す図であ
る。
る。
【図７】ＤＲＡＭの３トランジスタセルを示す図であ
る。
る。
【図８】従来の電荷蓄積用及び読み出しデータ線駆動用
ＭＯＳトランジスタのセルパターンを示す図である。
ＭＯＳトランジスタのセルパターンを示す図である。
【図９】従来の電荷蓄積用及び読み出しデータ線駆動用
ＭＯＳトランジスタの他のセルパターンを示す図であ
る。
ＭＯＳトランジスタの他のセルパターンを示す図であ
る。
１、１ａ、１ｂ、１２９、１２９ａ トランジスタ領域 ３、３ａ、３ｂ、１３１、１３１ａ ゲート ５、１３５、１３５ａ ソース（ドレイン） ７、１３７、１３７ａ ドレイン（ソース） ９、９ａ、９ｂ、１３３、１３３ａ ゲート領域 １１、１３ コンタクト １０１ １トランジスタセル １０３、１１９ キャパシタ １０５、１１３、１１５、１１７ ＭＯＳトランジスタ １０７ ワード線 １０９ データ線 １１１ ３トランジスタセル １２１ 書き込みワード線 １２３ 書き込みデータ線 １２５ 読み出しワード線 １２７ 読み出しデータ線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安部 隆行 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 小川 恭輔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 小林 俊宏 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 第１のワード線の電位をゲートに入力す
る第１のＭＯＳトランジスタと、 第２のワード線の電位をゲートに入力する第２のＭＯＳ
トランジスタと、 前記第１のＭＯＳトランジスタを介して第１のデータ線
とゲートが接続されると共に、第２のデータ線と接地電
位との間で前記第２のＭＯＳトランジスタと直列接続さ
れる第３のＭＯＳトランジスタとを有する３トランジス
タ型ＤＲＡＭメモリセルにおいて、 前記第３のＭＯＳトランジスタのチャネル長が、該第３
のＭＯＳトランジスタのゲートとトランジスタ領域との
重なり部分（以下、ゲート領域と呼ぶ）の幅よりも短く
なるように構成されていることを特徴とする３トランジ
スタ型ＤＲＡＭメモリセル。 - 【請求項２】 第１のワード線の電位をゲートに入力す
る第１のＭＯＳトランジスタと、 第２のワード線の電位をゲートに入力する第２のＭＯＳ
トランジスタと、 前記第１のＭＯＳトランジスタを介して第１のデータ線
とゲートが接続されると共に、第２のデータ線と接地電
位との間で前記第２のＭＯＳトランジスタと直列接続さ
れる第３のＭＯＳトランジスタとを有する３トランジス
タ型ＤＲＡＭメモリセルにおいて、 前記第３のＭＯＳトランジスタのゲートが少なくとも８
個以上の実質的な頂点を有する形状であり、 前記第３のＭＯＳトランジスタのトランジスタ領域が少
なくとも４個以上の実質的な頂点を有する形状であり、 前記第３のＭＯＳトランジスタのゲート領域が少なくと
も８個以上の実質的な頂点を有する形状であり、かつ、
該第３のＭＯＳトランジスタのチャネル長が前記ゲート
領域の幅よりも短くなるように構成されていることを特
徴とする３トランジスタ型ＤＲＡＭメモリセル。 - 【請求項３】 前記ゲート領域は少なくともその一部に
凹部を有し、該凹部内に前記トランジスタ領域のコンタ
クトが配置されていることを特徴とする請求項２記載の
３トランジスタ型ＤＲＡＭメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168895A JPH1117025A (ja) | 1997-06-25 | 1997-06-25 | ３トランジスタ型ダイナミックｒａｍメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168895A JPH1117025A (ja) | 1997-06-25 | 1997-06-25 | ３トランジスタ型ダイナミックｒａｍメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117025A true JPH1117025A (ja) | 1999-01-22 |
Family
ID=15876567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168895A Withdrawn JPH1117025A (ja) | 1997-06-25 | 1997-06-25 | ３トランジスタ型ダイナミックｒａｍメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117025A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044297A (ja) * | 1999-07-29 | 2001-02-16 | Sony Corp | 半導体装置 |
| DE19957543C1 (de) * | 1999-11-30 | 2001-07-19 | Infineon Technologies Ag | Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
| US10614875B2 (en) | 2018-01-30 | 2020-04-07 | Micron Technology, Inc. | Logical operations using memory cells |
| US10755766B2 (en) | 2018-09-04 | 2020-08-25 | Micron Technology, Inc. | Performing logical operations using a logical operation component based on a rate at which a digit line is discharged |
-
1997
- 1997-06-25 JP JP9168895A patent/JPH1117025A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044297A (ja) * | 1999-07-29 | 2001-02-16 | Sony Corp | 半導体装置 |
| JP4654471B2 (ja) * | 1999-07-29 | 2011-03-23 | ソニー株式会社 | 半導体装置 |
| DE19957543C1 (de) * | 1999-11-30 | 2001-07-19 | Infineon Technologies Ag | Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren |
| WO2001041186A3 (de) * | 1999-11-30 | 2001-12-27 | Infineon Technologies Ag | Dreitransistor-dram-zelle und dazugehöriges herstellungsverfahren |
| US6661701B2 (en) | 1999-11-30 | 2003-12-09 | Infineon Technologies Ag | Three-transistor DRAM cell and associated fabrication method |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
| US7532536B2 (en) | 2003-10-27 | 2009-05-12 | Nec Corporation | Semiconductor memory device |
| US10614875B2 (en) | 2018-01-30 | 2020-04-07 | Micron Technology, Inc. | Logical operations using memory cells |
| US11404109B2 (en) | 2018-01-30 | 2022-08-02 | Micron Technology, Inc. | Logical operations using memory cells |
| US10755766B2 (en) | 2018-09-04 | 2020-08-25 | Micron Technology, Inc. | Performing logical operations using a logical operation component based on a rate at which a digit line is discharged |
| US11508431B2 (en) | 2018-09-04 | 2022-11-22 | Micron Technology, Inc. | Logical operations using a logical operation component |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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