DE19957543C1 - Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren - Google Patents
Dreitransistor-DRAM-Zelle und dazugehöriges HerstellungsverfahrenInfo
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Abstract
Die Erfindung betrifft eine Dreitransistor-DRAM-Zelle sowie ein dazugehöriges Herstellungsverfahren, wobei ein Speichertransistor (T1) aus einem Feldeffekttransistor mit einem Kurzkanalabschnitt und einem Langkanalabschnitt besteht. Auf einer Gateschicht (3) des Speichertransistors (T1) wird zusätzlich eine zweite Isolierschicht (4) und eine leitende Schicht (5) ausgebildet, wobei zwischen einem Potential der leitenden Schicht (5) und einem Potential des Substratbereichs (1) im wesentlichen ein konstanter Spannungswert vorliegt. Auf diese Weise erhält man eine Dreitransistor-DRAM-Zelle mit verbesserter Störsicherheit und Ladungs-Haltezeit.
Description
Die vorliegende Erfindung bezieht sich auf eine Dreitransi
stor-DRAM-Zelle sowie ein dazugehöriges Herstellungsverfahren
und insbesondere auf eine Dreitransistor-DRAM-Zelle, die bei
verringertem Flächenbedarf eine größere Haltezeit und Störsi
cherheit aufweist.
Fig. 1 zeigt eine vereinfachte Darstellung eines Ersatz
schaltbilds für eine Dreitransistor-DRAM-Zelle gemäß dem
Stand der Technik, wie sie in einer Vielzahl von dynamischen
Speichereinrichtungen verwendet wird.
Die in Fig. 1 dargestellte herkömmliche Dreitransistor-DRAM-
Zelle besteht im wesentlichen aus einem Speichertransistor T1
zum dynamischen Speichern und Bewerten von Informationen auf
seiner Gate-Kapazität, einem Schreibtransistor T2 zum Schrei
ben von Informationen in den Speichertransistor T1 und einem
Lesetransistor T3 zum Auslesen von Informationen aus dem
Speichertransistor T1. Zum Schreiben von Informationen werden
beispielsweise Daten an eine Bit-Schreibleitung BW (bit
write) angelegt und über eine Adreß-Schreibleitung AW
(address write) über den Schreibtransistor T2 an den Spei
chertransistor T1 durchgeschaltet. Genauer gesagt werden
hierbei die auf der Bit-Schreibleitung BW vorhandenen Ladun
gen über den durchgeschalteten Schreibtransistor T2 auf die
Gate-Kapazität des Speichertransistors T1 geladen, wobei die
se gespeicherten Ladungen das Schaltverhalten des Speicher
transistors T1 verändern. Zum Auslesen der auf der Gate-
Kapazität des Speichertransistors T1 abgelegten Information
wird gemäß Fig. 1 der Lesetransistor T3 über eine Adreß-
Leseleitung AR (address read) angesteuert und der Schaltzu
stand des Speichertransistors T1 entsprechend seiner auf der
Gate-Kapazität gespeicherten Ladungen an die Bit-Leseleitung
BR (bit read) ausgegeben.
Aufgrund der begrenzten Haltezeit für die Ladungen auf der
Gate-Kapazität des Speichertransistors T1 muß eine derartige
Speicherzelle in regelmäßigen Abständen aufgefrischt werden,
weshalb sie als dynamische RAM-Zelle (RAM, random access me
mory) bezeichnet wird.
Zur Verringerung eines Flächenbedarfs derartiger Dreitransi
stor-DRAM-Zellen ist aus der Druckschrift JP 11017025 A eine
polygone Strukturierung eines Gates des Speichertransistors
T1 bekannt.
Fig. 2 zeigt eine vereinfachte Darstellung des Layouts des
Speichertransistors T1 einer derartigen Dreitransistor-DRAM-
Zelle mit verringertem Flächenbedarf. Hierbei ist in einem
Halbleitersubstrat ein aktives Gebiet AA zur Realisierung ei
nes Draingebiets D und eines Sourcegebiets S ausgebildet. Ü
ber eine Isolierschicht beabstandet befindet sich oberhalb
des aktiven Gebiets AA eine Polysiliziumschicht 3 zum Ausbil
den eines polygonen Gates G in den überlappenden Bereichen
mit dem aktiven Gebiet AA. Die Form der Polysiliziumschicht 3
bzw. des Gates G wird hierbei derart festgelegt, daß zwischen
dem Sourcegebiet S und dem Draingebiet D sowohl ein Kurzka
nalabschnitt A als auch ein Langkanalabschnitt ausgebildet
wird. Auf diese Weise erhält man eine Dreitransistor-DRAM-
Zelle mit verringertem Platzbedarf und verbesserter Speicher
kapazität bzw. dynamischer Haltezeit.
Nachteilig ist jedoch bei einer derartigen DRAM-Zelle die ge
ringe Störsicherheit aufgrund der vergrößerten Gatefläche.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Drei
transistor-DRAM-Zelle sowie ein dazugehöriges Herstellungs
verfahren zu schaffen, welche eine verbesserte Störsicherheit
sowie Ladungshaltefähigkeit bei minimalem Platzbedarf auf
weist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Dreitran
sistor-DRAM-Zelle mit den Merkmalen des Patentanspruchs 1 und
hinsichtlich des Herstellungsverfahrens mit den Maßnahmen des
Patentanspruchs 9 gelöst.
Insbesondere durch das Ausbilden einer zweiten Isolierschicht
und einer leitenden Schicht auf der Gateschicht des Speicher
transistors, wobei zwischen einem Potential der leitenden
Schicht und einem Potential eines Substratbereichs im wesent
lichen ein konstanter Spannungswert vorliegt, erhält man eine
DRAM-Zelle mit vergrößerter Kapazität und damit Ladungs-
Haltezeit. Ein Auffrischen der auf den Gate-Kapazitäten der
jeweiligen Speichertransistoren abgelegten Ladungen kann da
her in zeitlich größeren Abständen erfolgen. Darüber hinaus
wird durch das Ausbilden der leitenden Schicht unmittelbar
über der ladungsspeichernden Gateschicht eine Abschirmschicht
ausgebildet, welche Störimpulse von darüberliegenden Metalli
sierungsleitungen und/oder HF-Strahlung zuverlässig ab
schirmt, wodurch sich die Ladungs-Haltezeiten des Speicher
transistors wiederum verbessern.
In den weiteren Unteransprüchen sind weitere vorteilhafte
Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausführungsbei
spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1 eine vereinfachte Darstellung eines Ersatzschaltbilds
einer Dreitransistor-DRAM-Zelle gemäß dem Stand der
Technik;
Fig. 2 eine vereinfachte Darstellung eines Layouts eines
Speichertransistors gemäß dem Stand der Technik;
Fig. 3 eine schematische Schnittansicht eines Speichertran
sistors gemäß der vorliegenden Erfindung; und
Fig. 4 eine vereinfachte Darstellung eines Ersatzschaltbilds
des Speichertransistors gemäß der vorliegenden Erfin
dung.
Fig. 3 zeigt eine schematische Schnittansicht eines Spei
chertransistors T1 in der erfindungsgemäßen Dreitransistor-
DRAM-Zelle. In einem Halbleitersubstrat bzw. einem Substrat
bereich 1 werden demzufolge in einem (nicht dargestellten)
aktiven Bereich ein Sourcegebiet S und ein Draingebiet D an
der Oberfläche ausgebildet. Der Substratbereich 1 kann bei
spielsweise ein dotierter Wannenbereich oder unmittelbar das
Halbleitersubstrat (z. B. Silizium) darstellen. Zur Ausbildung
eines Feldeffekttransistors befindet sich oberhalb eines zwi
schen Sourcegebiet S und Draingebiet D ausgebildeten Kanalge
biets eine erste Isolierschicht 2 mit darüberliegender Gate
schicht 3. Vorzugsweise besteht die erste Isolierschicht 2
aus SiO2, wobei jedoch auch weitere Gate-Isolierschichten
verwendet werden können. Die ein Gate G ausbildende Gate
schicht 3 besteht vorzugsweise aus Polysilizium, welches
hochdotiert ist, wobei auch jede weitere leitende Schicht als
Gateschicht 3 verwendet werden kann.
Wesentlich für die vorliegende Erfindung ist nunmehr eine
zweite Isolierschicht 4 sowie eine zusätzliche leitende
Schicht 5, die unmittelbar oberhalb der Gateschicht 3 ausge
bildet sind und einerseits die Störsicherheit der Dreitransi
stor-DRAM-Zelle als auch die Ladungs-Haltezeit im Speicher
transistor T1 verbessern. Genauer gesagt wird eine ladungs
haltende Kapazität, die im wesentlichen aus einer Kapazität
CGsub zwischen der Gateschicht 3 und dem darunter liegenden
Substratbereich 1 ausgebildet wird, durch die weitere Kapazität
CGShield bestehend aus der Gateschicht 3, der zweiten Iso
lierschicht 4 und der leitenden Schicht 5 beträchtlich ver
größert.
Fig. 4 zeigt eine vereinfachte Darstellung eines Ersatz
schaltbilds für den Speichertransistor T1. Demzufolge wird
zwischen dem Gate-Anschluß bzw. der Gateschicht 3 und dem
Substrat bzw. Substratbereich 1 die (parasistäre) Gate-
Kapazität CGSub ausgebildet. Durch die unmittelbar oberhalb
der Gateschicht 3 ausgebildete zweite Isolierschicht 4 und
die leitende Schicht 5 wird jedoch darüber hinaus die zusätz
liche Abschirmkapazität CGshield ausgebildet, wodurch sich die
Ladungs-Halteeigenschaften im Speichertransistor T1 wesent
lich verbessern. Gemäß Fig. 4 wird beispielsweise die lei
tende Schicht 5 auf ein Potential V1 und der Substratbereich
1 auf ein Potential V0 gelegt. Beide Potentiale sind im Be
trieb im wesentlichen konstant zueinander, wobei gilt:
V1 - V0 = dV (= konstant)
Bei einer Realisierung eines DRAM-Zellenfeldes mit n-Kanal-
MOSFETs wird man für V0 vorzugsweise stabile Spannungen, wie
Vss oder Masse, oder die Ausgangsspannung eines (nicht darge
stellten) Substratgenerators Vsub verwenden. Für das Potential
V1 kann darüberhinaus eine Spannungsversorgung VDD oder jeder
weitere im wesentlichen konstante Spannung verwendet werden.
Für komplementäre und/oder gemischte Realisierungen der
Dreitransistor-DRAM-Zelle gelten hierbei analoge Belegungen.
Vorzugsweise erhält man jedoch für V1 = V0 = Vss oder VDD,
d. h. dV = 0V eine hinsichtlich des Flächenbedarfs günstigste
Realisierung.
Eine Strukturierung insbesondere der leitenden Schicht 5 ent
spricht hierbei im wesentlichen einer Strukturierung der dar
unter liegenden Gateschicht 3, weshalb sich insbesondere bei
Verwendung der in Fig. 2 gezeigten polygonen Gateschicht-
Struktur eine außerordentliche Optimierung für den Flächenbedarf
der Dreitransistor-DRAM-Zelle bei verbesserten Ladungs-
Halteeigenschaften ergibt. Die Transistoreigenschaften des
Speichertransistors T1 werden hierbei im wesentlichen durch
den Kurzkanalabschnitt A (Schalttransistor) bestimmt, während
sich die Ladungs-Halteeigenschaften durch die spezielle
Strukturierung des Gates G bzw. der Gateschicht 3 in Verbin
dung mit der darüber liegenden leitenden Schicht 5 ergeben.
Vorzugsweise wird für die zweite Isolierschicht 4 ein gut
isolierendes Dielektrikum verwendet, wie es beispielsweise
durch SiO2 oder Si3N4 realisiert werden kann. Das Dielektrikum
für die zweite Isolierschicht 4 kann jedoch auch aus SiOxNy
oder aus einem Mehrschichtdielektrika bestehen. Als derarti
ges Mehrschichtdielektrika kann beispielsweise eine ONO-
Schichtenfolge (Oxid/Nitrid/Oxid) verwendet werden. Eine be
sondere Kapazitätssteigerung erhält man bei Verwendung von
sogenannten high ε-Dielektrika, die eine außerordentlich hohe
relative Dielektrizitätskonstante εr aufweisen. Derartige
Dielektrika sind beispielsweise TiOx oder WOx.
Bei der Dimensionierung der Isolierschicht 4 wird vorzugswei
se eine gleiche Schichtdicke verwendet wie für die erste Iso
lierschicht 2, wodurch sich beispielsweise bei gleichen Mate
rialien eine Gate-Kapazität verdoppelt. Auf diese Weise kön
nen die Ladungs-Halteeigenschaften relativ einfach festgelegt
werden.
Ein wesentlicher Vorteil der vorliegenden Erfindung liegt je
doch in der Tatsache begründet, daß die leitende Schicht 5
nicht nur sozusagen als zusätzliche diskrete Kapazität die
Ladungs-Halteeigenschaften des Speichertransistors T1 verbes
sert, sondern darüber hinaus als Abschirmschicht gegenüber
HF-Einstrahlungen und/oder Störimpulsen wirkt. Genauer gesagt
befinden sich üblicherweise oberhalb der in Fig. 3 darge
stellten Schichtenfolge beispielsweise weitere Metallisle
rungsebenen zur Realisierung der jeweiligen Adreß- und Bit
leitungen (z. B. AW, AR, BW, BR). Die auf derartigen Metallisierungsebenen
übertragenen Signale erzeugen im Speichertran
sistor T1 oftmals Störimpulse, welche zu einer wesentlichen
Beeinträchtigung der auf der Gate-Kapazität gehaltenen Ladun
gen führen können. Die Folge ist ein durch Störsignale umpro
grammierter Speichertransistor T1 und/oder eine verkürzte La
dungs-Haltedauer. In gleicher Weise wirkt sich eine von außen
anliegende HF-Strahlung auf das Schaltverhalten des Speicher
transistors T1 aus, wodurch sich die Ladungs-Haltezeit verän
dert oder der Transistor sogar umprogrammiert wird.
Aufgrund der in Fig. 3 dargestellten leitenden Schicht 5
wird jedoch eine derartige (üblicherweise) von der Oberseite
des Halbleitersubstrats 1 eingebrachte Störstrahlung wirksam
abgefangen bzw. neutralisiert, weshalb sich nicht nur die
Haltezeit erhöht, sondern auch eine Störsicherheit gegenüber
Störimpulsen bzw. HF-Strahlung verbessert.
Die Strukturierung der Gateschicht 3 und der dazugehörenden
leitenden Schicht 5 kann neben der in Fig. 2 dargestellten
herkömmlichen Form in einer Draufsicht beispielsweise L-
förmig, Z-förmig oder E-förmig ausgebildet sein, wobei sich
die Struktur der Gateschicht 3 und der leitenden Schicht 5 im
wesentlichen immer aus zumindest einem Kurzkanalabschnitt A
und zumindest einem Langkanalabschnitt zusammensetzt. Es sind
jedoch auch dreiecksförmige oder ringförmige Strukturen für
die Gateschicht 3 und die dazugehörige leitende Schicht 5
denkbar, wodurch sich weitere Optimierungen hinsichtlich des
Flächenbedarfs der Dreitransistor-DRAM-Zelle realisieren las
sen.
Nachfolgend wird ein Verfahren zur Herstellung der vorstehend
beschriebenen Dreitransistor-DRAM-Zelle beschrieben. Zunächst
werden in einem Standard-CMOS-Prozeß (beispielsweise INFINEON
C6NA) aktive Bereiche AA (active area) in einem Halbleiter
substrat ausgebildet. Zur Isolation sind hierbei beispiels
weise LOCOS-Verfahren oder STI-Verfahren möglich. Anschlie
ßend werden in den aktiven Bereichen AA entsprechende Wannenbereiche
und Kanalgebiete mittels Diffusion und/oder Ionenim
plantation ausgebildet, wobei beispielsweise die erste Iso
lierschicht 2 und die Gateschicht 3 als Masken verwendet wer
den können. In gleicher Weise können LDD- (low doped drain)
und HDD- (high doped drain) Implantationen zum anschließenden
Ausbilden der Sourcegebiete S und der Draingebiete D verwen
det werden. Die Gateschicht 3 wird zu diesem Zeitpunkt be
reits in die spezielle Form mit ihren Kurzkanal- und Langka
nalabschnitten gebracht.
Anschließend wird die Oberfläche der Gateschicht 3 mittels
HF-Dip-Reinigung von Verschmutzungen befreit und beispiels
weise ein Dielektrikum mit hoher relativer Dielektrizitäts
konstante εr abgeschieden. Es können jedoch auch herkömmliche
Dielektrika abgeschieden werden, wie z. B. SiO2 und/oder Si3N4
mittels eines LPCVD-Verfahrens (low pressure chemical vapor
deposition). Nach dem Ausbilden des als zweite Isolierschicht
4 dienenden Dielektrikums erfolgt vorzugsweise ein Abscheiden
von Polysilizium mit nachfolgender Ionenimplantation, wodurch
man eine hochdotierte Polysiliziumschicht als leitende
Schicht 5 erhält. Abschließend erfolgt eine Strukturierung
der hochdotierten Polysiliziumschicht mittels Fotolithogra
phie und Trockenätzung, wobei das Dielektrikum der zweiten
Isolierschicht 4 als Ätzstoppschicht verwendet wird. Die
nachfolgenden Schritte zur Passivierung und Metallisierung
der jeweiligen Transistoren bzw. Speicherzellen erfolgen in
einem nachfolgend nicht näher beschriebenen CMOS-Standard
verfahren mit Zwischenoxidabscheidung und nachfolgender Me
tallisierung.
Beim Abscheiden der leitenden Schicht 5 kann beispielsweise
eine Polysiliziumschicht mit Silizidschicht ausgebildet wer
den, wodurch sich die Störsicherheit aufgrund der höheren
Leitfähigkeit des Silizids weiter verbessern.
Die Erfindung wurde vorstehend anhand von n-Kanal Transisto
ren beschrieben. Sie ist jedoch nicht darauf beschränkt und
umfaßt vielmehr auch p-Kanal Transistoren, eine Kombination
von p- und n-Kanal Transistoren sowie alle weiteren Feldef
fekttransistortypen.
Für die Gateschicht 3 und die leitende Schicht 5 wird vor
zugsweise eine Polysiliziumschicht verwendet. Die Erfindung
ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle
weiteren leitenden Schichten und insbesondere metallische
Schichten für die leitende Schicht 5 und die Gateschicht 3.
Claims (13)
1. Dreitransistor-DRAM-Zelle mit
einem Speichertransistor (T1) zum dynamischen Speichern von Informationen;
einem Schreibtransistor (T2) zum Schreiben von Informationen in den Speichertransistor; und
einem Lesetransistor (T3) zum Auslesen von Informationen aus dem Speichertransistor,
wobei der Speichertransistor (T1) einen Feldeffekttransistor mit einem Substratbereich (1), einer ersten Isolierschicht (2) und einer Gateschicht (3) aufweist, der aus einem Kurzka nalabschnitt (A) und einem Langkanalabschnitt besteht,
dadurch gekennzeichnet, daß auf der Ga teschicht (3) eine zweite Isolierschicht (4) und eine leiten de Schicht (5) ausgebildet ist, wobei zwischen einem Potenti al (V1) der leitenden Schicht (5) und einem Potential (V0) des Substratbereichs (1) im wesentlichen ein konstanter Span nungswert (dV) vorliegt.
einem Speichertransistor (T1) zum dynamischen Speichern von Informationen;
einem Schreibtransistor (T2) zum Schreiben von Informationen in den Speichertransistor; und
einem Lesetransistor (T3) zum Auslesen von Informationen aus dem Speichertransistor,
wobei der Speichertransistor (T1) einen Feldeffekttransistor mit einem Substratbereich (1), einer ersten Isolierschicht (2) und einer Gateschicht (3) aufweist, der aus einem Kurzka nalabschnitt (A) und einem Langkanalabschnitt besteht,
dadurch gekennzeichnet, daß auf der Ga teschicht (3) eine zweite Isolierschicht (4) und eine leiten de Schicht (5) ausgebildet ist, wobei zwischen einem Potenti al (V1) der leitenden Schicht (5) und einem Potential (V0) des Substratbereichs (1) im wesentlichen ein konstanter Span nungswert (dV) vorliegt.
2. Dreitransistor-DRAM-Zelle nach Patentanspruch 1,
dadurch gekennzeichnet, daß der kon
stante Spannungswert (dV) Null ist oder einer Betriebsspan
nung entspricht.
3. Dreitransistor-DRAM-Zelle nach Patentanspruch 1 oder 2,
dadurch gekennzeichnet, daß die leiten
de Schicht (5) im wesentlichen eine gleiche Strukturierung
aufweist wie die Gateschicht (3).
4. Dreitransistor-DRAM-Zelle nach Patentanspruch 1, 2 oder
3, dadurch gekennzeichnet, daß die lei
tende Schicht (5) eine Polysiliziumschicht darstellt.
5. Dreitransistor-DRAM-Zelle nach Patentanspruch 1, 2 oder
3, dadurch gekennzeichnet, daß die lei
tende Schicht (5) eine metallische Schicht darstellt.
6. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche
1 bis 5,
dadurch gekennzeichnet, daß die zweite
Isolierschicht (4) ein Dielektrikum mit hoher relativer Die
lektrizitätskonstante εr aufweist.
7. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche
1 bis 6,
dadurch gekennzeichnet, daß die zweite
Isolierschicht (4) im wesentlichen eine gleiche Dicke wie die
erste Isolierschicht (2) aufweist.
8. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche
1 bis 7,
dadurch gekennzeichnet, daß der Sub
stratbereich (1) eine Wanne in einem Substrat darstellt.
9. Dreitransistor-DRAM-Zelle nach einem der Patentansprüche
1 bis 8,
dadurch gekennzeichnet, daß eine Struk
turierung der Gateschicht (3) und der leitenden Schicht (5)
L-, Z-, E-, dreiecks- und/oder ringförmig ausgebildet ist.
10. Verfahren zur Herstellung einer DRAM-Zelle nach einem
der Ansprüche 1 bis 9, bestehend aus den Schritten:
- a) Ausbilden eines aktiven Bereichs (AA) für den Speicher transistor (T1) in einem Substratbereich (1);
- b) Ausbilden einer ersten Isolierschicht (2) an der Ober fläche des Substratbereichs;
- c) Ausbilden einer Gateschicht (3) an der Oberfläche der ersten Isolierschicht;
- d) Strukturieren der Gateschicht (3)
- e) Ausbilden von Source- und Draingebieten (S, D) im Sub stratbereich (1);
- f) Reinigen einer Oberfläche der Gateschicht (3);
- g) Ausbilden einer zweiten Isolierschicht (4);
- h) Ausbilden einer leitenden Schicht (5) an der Oberfläche der zweiten Isolierschicht (4); und
- i) Strukturieren der leitenden Schicht (5).
11. Verfahren nach Patentanspruch 10,
dadurch gekennzeichnet, daß in Schritt
f) eine HF-Dip-Reinigung durchgeführt wird.
12. Verfahren nach Patentanspruch 10 oder 11,
dadurch gekennzeichnet, daß in Schritt
- a)
- b) eine Polysiliziumschicht abgeschieden und
- c) eine Ionenimplantation durchgeführt wird.
13. Verfahren nach einem der Patentansprüche 10 bis 12,
dadurch gekennzeichnet, daß in Schritt
h) eine zusätzliche Silizid-Schicht ausgebildet wird.
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