DE10160093A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu ihrer Herstellung

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Takuji Matsumoto
Shigenobu Maeda
Toshiaki Iwamatsu
Takashi Ipposhi
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Abstract

Eine Aufgabe der Erfindung besteht in der Schaffung einer Halbleitervorrichtung mit einer SOI-Struktur, in der ein elektrisches Potential eines Körpergebiets in einem durch ein Teilisolationsgebiet isolierten Elementausbildungsgebiet mit hoher Stabilität festgesetzt werden kann. In einem durch einen Teiloxidfilm (31) isolierten Elementausbildungsgebiet ist ein MOS-Transistor mit einem Source-Gebiet (51), einem Drain-Gebiet (61) und einer H-Gate-Elektrode (71) ausgebildet. Die H-Gate-Elektrode (71) isoliert elektrisch ein in Breitenrichtung W angrenzend an das Source-Gebiet (51) und das Drain-Gebiet (61) ausgebildetes Körpergebiet (13) durch ein "I" in Querrichtung (vertikaler Richtung in der Zeichnung) gegenüber dem Drain-Gebiet (61) und dem Source-Gebiet (51), wobei ein mittleres "-" als Gate-Elektrode eines ursprünglichen MOS-Transistors wirkt.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und insbesondere eine Halbleitervorrichtung mit einer SOI- Struktur und ein Verfahren zu ihrer Herstellung.
Neuerdings findet eine Halbleitervorrichtung Beachtung, die als SOI-Vorrichtung (Silicium-auf-Isolator-Vorrichtung) be­ zeichnet wird und die eine hohe Geschwindigkeit sowie einen niedrigen Leistungsverbrauch besitzt.
Die SOI-Vorrichtung wird auf einem SOI-Substrat mit einer SOI-Struktur hergestellt, in der zwischen einer SOI-Schicht und einem Siliciumsubstrat ein vergrabener Oxidfilm liegt. Insbesondere findet eine SOI-Vorrichtung Beachtung, in der eine SOI-Schicht eine obere Siliciumschicht mit kleiner Dicke (bis etwa mehrere µm) besitzt, und die als Dünnfilm-SOI-Vor­ richtung bezeichnet wird, wobei erwartet wird, daß sie auf eine LSI für mobile Geräte verwendet werden kann. Herkömmlich durchdringt ein SOI-Element (ein auf einer SOI-Schicht mit einer SOI-Struktur ausgebildetes (Halbleiter-) Element) das Si (Silicium) auf der SOI-Schicht, wobei es über einen über dem vergrabenen Oxidfilm ausgebildeten Oxidfilm zur Isolation vollständig isoliert ist.
Da das Element gegenüber anderen Elementen elektrisch voll­ ständig isoliert ist, ist die Vollisolationstechnik dadurch gekennzeichnet, daß sie einklinkfrei ist (kein Einlinken ver­ ursacht wird), rauschtest ist und dergleichen. Da der Transi­ stor in einem elektrisch schwebenden Zustand betrieben wird, gibt es aber ein Problem, daß eine Frequenzabhängigkeit in einer Verzögerungszeit und eine Schwebekörperwirkung, bei­ spielsweise ein Knickeffekt, verursacht wird, bei der in ei­ ner Drain-Strom-Drain-Spannungs-Kennlinie ein Buckel oder dergleichen erzeugt wird. Um die Schwebekörperwirkung zu un­ terdrücken, wird in einem oberen Schichtabschnitt ein Isola­ tionsoxidfilm (Teiloxidfilm) ausgebildet, so daß er nicht mit dem vergrabenen Oxidfilm in Kontakt kommt und gemeinsam mit einem Teil einer SOI-Schicht in einem unteren Schichtab­ schnitt ein Teilisolationsgebiet bildet, während in einem Körpergebiet, das in einem in dem Teilisolationsgebiet iso­ lierten Gebiet ausgebildet ist, ein Körperanschluß vorgesehen ist. Folglich ist eine Teilisolationstechnik wirksam, die über eine unter dem Teiloxidfilm vorgesehene SOI-Schicht ein Substratpotential (Körperpotential) festsetzen kann. Aller­ dings gibt es ein Problem, daß die Teilisolationstechnik nicht einklinkfrei ist, während dies der Vorteil der Volliso­ lationstechnik ist.
Somit ist eine Teilisolations-Vollisolations-Kombinations­ technik entwickelt worden, die beide Vorteile in sich ver­ eint. In der Teilisolations-Vollisolations-Kombinationstech­ nik sind die Grabentiefen für die Teilisolations-Vollisola­ tions-Kombination unterschiedlich. Aus diesem Grund entsteht, nachdem ein Oxidfilm aus einem Isolationsoxidfilm vorgesehen und daraufhin einer CMP-Verarbeitung unterworfen worden ist, in einem Vollisolationsabschnitt mit großer Grabentiefe im Unterschied zur Teilisolation ein Durchbiegen. Entsprechend gibt es ein Problem, daß die Form eines für die Zuverlässig­ keit eines Gate-Oxidfilms zwischen der Teilisolation und der Vollisolation wichtigen Isolationsrandes geändert wird. Au­ ßerdem wird in dem Kombinationsprozeß der Isolationsrand der Vollisolation abgesenkt, so daß eine Schwellenspannung eines MOS-Transistors in einem Randabschnitt lokal fällt. Somit gibt es ein Problem, daß ein Leckstrom erhöht werden könnte.
Außerdem ändert sich in der Vorrichtung ein Abstand von dem Körperanschluß für jeden Transistor. Somit gibt es ein Pro­ blem, daß sich ein Körperwiderstand ändert, was zu einer Än­ derung einer Schwellenspannung führt.
Außerdem gibt es ein Problem, daß ein Körperpotential durch die Teilisolationstechnik zum Festsetzen des Körperpotentials über die unter dem Teiloxidfilm vorgesehene SOI-Schicht nicht immer mit hoher Stabilität festgesetzt werden kann.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ tervorrichtung mit einer SOI-Struktur zu schaffen, die ein Körperpotential in einem Körpergebiet über einem durch ein Teilisolationsgebiet isolierten Elementausbildungsgebiet mit hoher Stabilität festsetzen kann, und eine Halbleitervorrich­ tung zu schaffen, die eine sehr funktionsfähige integrierte Halbleiterschaltung für eine Teilisolation oder für eine Tei­ lisolations-Vollisolations-Kombination sein kann, und ein Verfahren für die Herstellung der Halbleitervorrichtung zu schaffen, und somit die obengenannten Probleme zum lösen.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei­ tervorrichtung mit einer SOI-Struktur nach Anspruch 1, 13 oder 14. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Ein erster Aspekt der Erfindung ist gerichtet auf eine Halb­ leitervorrichtung mit einer SOI-Struktur, die ein Halbleiter­ substrat, eine vergrabene Isolierschicht und eine SOI-Schicht enthält, mit: einem MOS-Transistor, der in einem Elementaus­ bildungsgebiet der SOI-Schicht vorgesehen ist, und einem Teilisolationsgebiet, das in der SOI-Schicht vorgesehen ist und zur Isolation des Elementausbildungsgebiets dient, wobei das Teilisolationsgebiet einen Teilisolierfilm enthält, der in einem oberen Schichtabschnitt der SOI-Schicht vorgesehen ist, und ein unteres Halbleitergebiet des Teilisolierfilms enthält, das Teil der in einem unteren Schichtabschnitt der SOI-Schicht vorhandenen SOI-Schicht ist, wobei der MOS-Tran­ sistor enthält: ein Source- und ein Drain-Gebiet eines ersten Leitungstyps, die jeweils selektiv in der SOI-Schicht ausge­ bildet sind, eine Gate-Elektrode mit einem Gate-Elektroden- Hauptteil, der auf einem Gebiet der SOI-Schicht zwischen dem Source- und dem Drain-Gebiet über einem Gate-Oxidfilm ausge­ bildet ist, und einem Körpergebiet mit einem Körpergebiet- Hauptteil als Gebiet eines zweiten Leitungstyps der SOI- Schicht zwischen dem Source- und dem Drain-Gebiet und einem Körpergebiet-Potentialeinstellabschnitt, der elektrisch mit dem Körpergebiet-Hauptteil in dem Elementausbildungsgebiet verbunden ist und von außen ein elektrisches Potential fest­ setzen kann.
Ein zweiter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der der Körpergebiet-Potentialeinstellabschnitt einen Körper­ gebiet-Source/Drain-Nachbarabschnitt in Breitenrichtung des Gates enthält, der an das Source- und das Drain-Gebiet an­ grenzt und in Längsrichtung des Gates von dem Körpergebiet- Hauptteil ausgeht, und die Gate-Elektrode ferner ein Gate- Erweiterungsgebiet besitzt, das in Längsrichtung des Gates von einem Ende des Gate-Elektrodenhauptteils ausgeht und auf einem Teil des Körpergebiet-Source/Drain-Nachbarabschnitts ausgebildet ist und dazu dient, den Körpergebiet- Source/Drain-Nachbarabschnitt und die Source- und Drain-Ge­ biete über das Gate-Erweiterungsgebiet elektrisch zu sperren.
Ein dritter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem zweiten Aspekt der Erfindung, bei der der Körpergebiet-Source/Drain-Nachbarabschnitt einen er­ sten Körpergebiet-Source/Drain-Nachbarabschnitt enthält, der von dem Körpergebiet-Hauptteil in einer ersten Richtung aus­ geht, und einen zweiten Körpergebiet-Source/Drain-Nachbarab­ schnitt enthält, der von dem Körpergebiet-Hauptteil in einer zweiten Richtung ausgeht, die zu der ersten Richtung entge­ gengesetzt ist, und das Gate-Erweiterungsgebiet ein erstes Gate-Erweiterungsgebiet enthält, das in einer Nähe des ersten Körpergebiet-Source/Drain-Nachbarabschnitts ausgebildet ist, und ein zweites Gate-Erweiterungsgebiet enthält, das in einer Nähe des zweiten Körpergebiet-Source/Drain-Nachbarabschnitts verläuft.
Ein vierter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem zweiten Aspekt der Erfindung, bei der der Körpergebiet-Source/Drain-Nachbarabschnitt einen er­ sten Körpergebiet-Source/Drain-Nachbarabschnitt enthält, und das Gate-Erweiterungsgebiet ein Gate-Erweiterungsgebiet ent­ hält, das in einer Nähe des Körpergebiet-Source/Drain-Nach­ barabschnitts ausgebildet ist.
Ein fünfter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem zweiten Aspekt der Erfindung, bei der der Körpergebiet-Source/Drain-Nachbarabschnitt über einem durch einen gegebenen Abstand von dem Gate-Erweiterungsgebiet getrennt vorgesehenen Gebiet ein Hochkonzentrationsgebiet mit einer höheren Störstellenkonzentration des zweiten Leitungs­ typs als andere Gebiete besitzt.
Ein sechster Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem zweiten Aspekt der Erfindung, bei der das Gate-Erweiterungsgebiet ein Gate-Erweiterungsgebiet mit einer Störstellenkonzentration des zweiten Leitungstyps von 5 × 1018 cm-3 oder weniger enthält.
Ein siebenter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der der Körpergebiet-Potentialeinstellabschnitt ein ge­ meinsam mit dem Source-Gebiet ausgebildetes Halbleitergebiet zur Körperfestsetzung des zweiten Leitungstyps enthält.
Ein achter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der das untere Halbleitergebiet des Teilisolierfilms den zweiten Leitungstyp besitzt und in Kontakt mit dem Körperge­ biet ausgebildet ist, wobei die Halbleitervorrichtung ferner umfaßt: ein Körpergebiet außerhalb eines Elementausbildungs­ gebiets eines ersten Leitungstyps, das außerhalb des Element­ ausbildungsgebiets der SOI-Schicht vorgesehen ist und von außen ein elektrisches Potential festsetzen kann, wobei das Körpergebiet außerhalb eines Elementausbildungsgebiets in Kontakt mit dem unteren Halbleitergebiet des Teilisolierfilms ausgebildet ist.
Ein neunter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der das Source- und das Drain-Gebiet solche Tiefen haben, daß sie die vergrabene Isolierschicht erreichen.
Ein zehnter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der das Source- und das Drain-Gebiet solche Tiefen haben, daß eine von dem Source- und dem Drain-Gebiet ausgehende Verar­ mungsschicht die vergrabene Isolierschicht während eines nor­ malen Betriebs nicht erreicht.
Ein elfter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der das Source- und das Drain-Gebiet solche Tiefen haben, daß die vergrabene Isolierschicht nicht erreicht wird, während eine von dem Drain-Gebiet ausgehende Verarmungsschicht die vergrabene Isolierschicht während eines normalen Betriebs erreicht.
Ein zwölfter Aspekt der Erfindung ist gerichtet auf die Halb­ leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der das Drain-Gebiet eine größere Tiefe als das Source-Gebiet hat, wobei es eine solche Tiefe hat, daß eine von dem Drain- Gebiet ausgehende Verarmungsschicht während eines normalen Betriebs die vergrabene Isolierschicht erreicht.
Ein dreizehnter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung mit einer SOI-Struktur, die ein Halb­ leitersubstrat, eine vergrabene Isolierschicht und eine SOI- Schicht enthält, mit: einem ersten und einem zweiten Halblei­ tergebiet eines vorgegebenen Leitungstyps, die in einem Ele­ mentausbildungsgebiet der SOI-Schicht vorgesehen sind, und einem Teilisolierfilm, der in einem oberen Schichtabschnitt des Elementausbildungsgebiets vorgesehen ist, und einem unte­ ren Halbleitergebiet des Teilisolierfilms eines vorgegebenen Leitungstyps, das Teil des Elementausbildungsgebiets in einem unteren Schichtabschnitt des Elementausbildungsgebiets ist, wobei das untere Halbleitergebiet des Teilisolierfilms elek­ trisch mit dem ersten und dem zweiten Halbleitergebiet ver­ bunden ist, so daß es ein resistives Element bildet.
Ein vierzehnter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß dem dreizehnten Aspekt der Erfin­ dung, ferner mit einem über der SOI-Schicht vorgesehenen Vollisolierfilm, der das Elementausbildungsgebiet isoliert.
Ein fünfzehnter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß dem dreizehnten Aspekt der Erfin­ dung, bei der das Elementausbildungsgebiet mit Ausnahme des Teilisolierfilms und des ersten und des zweiten Halbleiterge­ biets Teil eines Gebietes ist, in dem das resistive Element ausgebildet werden soll.
Ein sechzehnter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß dem dreizehnten Aspekt der Erfin­ dung, bei der das resistive Element einen Lastwiderstand ei­ ner SRAM-Speicherzelle enthält.
Ein siebzehnter Aspekt der Erfindung ist gerichtet auf eine Halbleitervorrichtung mit einer SOI-Struktur, die ein Halb­ leitersubstrat, eine vergrabene Isolierschicht und eine SOI- Schicht enthält, mit: einem ersten und einem zweiten Element­ ausbildungsgebiet, die in der SOI-Schicht vorgesehen sind, einem Teilisolationsgebiet, das einen Teilisolierfilm, der in einem oberen Schichtabschnitt der SOI-Schicht vorgesehen ist, und ein Halbleitergebiet, das Teil der unter dem Teilisolier­ film vorgesehenen SOI-Schicht ist, enthält und dazu dient, das erste und das zweite Elementausbildungsgebiet gegeneinan­ der zu isolieren, und einem ersten und einem zweiten MOS- Transistor, die in dem ersten bzw. in dem zweiten Elementaus­ bildungsgebiet ausgebildet sind, wobei wenigstens entweder eine Struktur eines Körpergebiets oder eine Struktur eine Gate-Elektrode oder die Anwesenheit/Abwesenheit der Körperpo­ tentialfestsetzung in dem ersten und zweiten MOS-Transistor verschieden ist, um die Transistorkenndaten des ersten und des zweiten MOS-Transistors verschieden voneinander zu ma­ chen.
Ein achtzehnter Aspekt der Erfindung ist gerichtet auf eine Halbleiterstruktur mit einer SOI-Struktur, die ein Halblei­ tersubstrat, eine vergrabene Isolierschicht und eine SOI- Schicht enthält, mit: einem ersten und einem zweiten Element­ ausbildungsgebiet, die in der SOI-Schicht vorgesehen sind, einem Teilisolationsgebiet, das einen Teilisolierfilm, der in einem oberen Schichtabschnitt der SOI-Schicht vorgesehen ist, und ein Halbleitergebiet, das Teil der unter dem Teilisolier­ film vorgesehenen SOI-Schicht ist, enthält und dazu dient, das erste Elementausbildungsgebiet gegenüber anderen Gebieten zu isolieren, einem Vollisolationsgebiet, das einen Volliso­ lierfilm enthält, der über der SOI-Schicht vorgesehen ist und dazu dient, das zweite Elementausbildungsgebiet gegenüber anderen Gebieten zu isolieren, einem ersten MOS-Transistor, der in dem ersten Elementausbildungsgebiet ausgebildet ist, und einem zweiten MOS-Transistor, der in dem zweiten Element­ ausbildungsgebiet ausgebildet ist, wobei der erste und der zweite MOS-Transistor verschiedene Transistorkenndaten haben.
Ein neunzehnter Aspekt der Erfindung ist auf ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten gerichtet: (a) Vorbereiten eines SOI-Substrats, das eine SOI-Struktur mit einem Halbleitersubstrat, einer vergra­ benen Isolierschicht und einer SOI-Schicht enthält, (b) se­ lektives Ausbilden eines Teilisolierfilms in einem oberen Schichtabschnitt der SOI-Schicht, wobei der Teilisolierfilm ein Teilisolationsgebiet bildet, das das erste und das zweite Elementisolationsgebiet in der SOI-Schicht gemeinsam mit ei­ ner Halbleiterschicht, die Teil der unter dem Teilisolierfilm vorgesehenen SOI-Schicht wird, isoliert, und (c) Ausbilden erster und zweiter MOS-Transistoren in dem ersten und in dem zweiten Elementausbildungsgebiet, wobei in dem Schritt (c) wenigstens eine Struktur eines Körpergebiets oder eine Struk­ tur einer Gate-Elektrode oder die Anwesenheit/Abwesenheit der Körperpotential-Festsetzung in dem ersten und dem zweiten MOS-Transistor geändert wird, so daß die Transistorkenndaten des ersten und des zweiten MOS-Transistors verschieden von­ einander werden.
Ein zwanzigster Aspekt der Erfindung ist auf ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten gerichtet: (a) Vorbereiten eines SOI-Substrats, das eine SOI-Struktur mit einem Halbleitersubstrat, einer vergra­ benen Isolierschicht und einer SOI-Schicht enthält, (b) se­ lektives Ausbilden eines Teilisolierfilms in einem oberen Schichtabschnitt der SOI-Schicht, wobei der Teilisolierfilm ein Teilisolationsgebiet bildet, das das erste Elementausbil­ dungsgebiet von den anderen Gebieten isoliert, gemeinsam mit einem Halbleitergebiet, die Teil der unter dem Teilisolier­ film vorgesehenen SOI-Schicht wird, (c) selektives Ausbilden eines Vollisolierfilms über die SOI-Schicht, wobei der Voll­ isolierfilm ein Vollisolationsgebiet bildet, das das zweite Elementausbildungsgebiet von den anderen Gebieten isoliert, (d) Ausbilden eines ersten MOS-Transistors in dem ersten Ele­ mentausbildungsgebiet und (e) Ausbilden eines zweiten MOS- Transistors in dem zweiten Elementausbildungsgebiet, wobei die Schritte (d) und (e) in der Weise ausgeführt werden, daß der erste und der zweite MOS-Transistor verschiedene Transi­ storkenndaten haben.
Gemäß dem ersten Aspekt der Erfindung ist in dem Elementaus­ bildungsgebiet der Körpergebiet-Potentialeinstellabschnitt vorgesehen, der ein elektrisches Potential von außen festset­ zen kann. Somit kann ein Körperpotential als elektrisches Potential des Körpergebiet-Hauptteils mit hoher Stabilität festgesetzt werden.
Gemäß dem zweiten Aspekt der Erfindung werden der Körperge­ biet-Source/Drain-Nachbarabschnitt und die Source- und Drain- Gebiete durch das Gate-Erweiterungsgebiet der Gate-Elektrode elektrisch gesperrt. Folglich beeinflußt die Anwesenheit des Körpergebiet-Source/Drain-Nachbarabschnitts nicht den Betrieb des MOS-Transistors, wobei das Körperpotential mit hoher Sta­ bilität festgesetzt werden kann.
Gemäß dem dritten Aspekt der Erfindung kann das Körperpoten­ tial in dem ersten bzw. zweiten Körpergebiet-Source/Drain- Nachbarabschnitt festgesetzt werden. Entsprechend kann das Körperpotential mit hoher Stabilität festgesetzt werden.
Gemäß dem vierten Aspekt der Erfindung kann das Körperpoten­ tial durch einen Körpergebiet-Source/Drain-Nachbarabschnitt mit hoher Stabilität festgesetzt werden, während eine Gate- Kapazität in einem Gate-Erweiterungsgebiet minimiert wird.
Gemäß dem fünften Aspekt der Erfindung besitzt der Körperge­ biet-Source/Drain-Nachbarabschnitt über dem Gebiet, das durch einen vorgegebenen Abstand von dem Gate-Erweiterungsgebiet entfernt ist, ein Hochkonzentrationsgebiet mit einer höheren Störstellenkonzentration als in den anderen Gebieten. Wenn die Störstellen des zweiten Leitungstyps zum Ausbilden eines Hochkonzentrationsgebiets implantiert werden sollen, kann somit zuverlässig verhindert werden, daß Störstellen des zweiten Leitungstyps in das Gate-Erweiterungsgebiet implan­ tiert werden.
Gemäß dem sechsten Aspekt der Erfindung enthält das Gate-Er­ weiterungsgebiet ein Gate-Erweiterungsgebiet mit einer Stör­ stellenkonzentration des zweiten Leitungstyps von 5 × 1018 cm-3 oder weniger. Somit kann verhindert werden, daß sich eine Schwellenspannung des MOS-Transistors ändert.
Gemäß dem siebenten Aspekt der Erfindung wird das elektrische Potential in dem gemeinsam mit dem Source-Gebiet ausgebilde­ ten Halbleitergebiet festgesetzt, um das Körperpotential des zweiten Leitungstyps festzusetzen. Folglich kann das Körper­ potential mit hoher Stabilität festgesetzt werden. Die Anwe­ senheit des Halbleitergebiets zur Körperpotentialfestsetzung beeinflußt nicht den MOS-Transistor, der dadurch betätigt wird, daß das Körpergebiet und das Source-Gebiet auf das gleiche elektrische Potential eingestellt werden.
Gemäß dem achten Aspekt der Erfindung kann das elektrische Potential des Körpergebiets nicht nur von dem Körpergebiet- Potentialeinstellabschnitt, sondern auch von dem Elementaus­ bildungsgebiet außerhalb des Körpergebiets über das untere Halbleitergebiet des Teilisolierfilms festgesetzt werden.
Gemäß dem neunten Aspekt der Erfindung besitzen das Source- und das Drain-Gebiet in dem MOS-Transistor eine solche Tiefe, daß sie die vergrabene Isolierschicht erreichen. Somit wird auf den jeweiligen Unterseiten kein pn-Übergang ausgebildet. Folglich kann ein Übergangsleckstrom unterdrückt werden.
Gemäß dem zehnten Aspekt der Erfindung besitzen das Source- und das Drain-Gebiet in dem MOS-Transistor solche Tiefen, daß die von dem Source- und dem Drain-Gebiet ausgehende Verar­ mungsschicht die vergrabene Isolierschicht während des norma­ len Betriebs nicht erreicht. Falls das elektrische Potential des Körpergebiets außerhalb des Elementausbildungsgebiets festgesetzt werden soll, kann somit die Körperpotentialfest­ setzung mit hoher Stabilität ausgeführt werden.
Gemäß dem elften Aspekt der Erfindung erreichen das Source- und das Drain-Gebiet in dem MOS-Transistor nicht die vergra­ bene Isolierschicht, wobei die von dem Drain-Gebiet ausge­ hende Verarmungsschicht eine solche Tiefe hat, daß sie die vergrabene Isolierschicht während des normalen Betriebs er­ reicht. Somit kann das Körperpotential außerhalb des Element­ ausbildungsgebiets festgesetzt werden, während eine Über­ gangskapazität verringert werden kann.
Gemäß dem zwölften Aspekt der Erfindung hat das Drain-Gebiet eine größere Tiefe als das Source-Gebiet und eine solche Tie­ fe, daß eine Verarmungsschicht, die von dem Drain-Gebiet aus­ geht, die vergrabene Isolierschicht während eines normalen Betriebs erreicht. Somit kann eine Übergangskapazität in dem Drain-Gebiet verringert werden, während das Körperpotential über das Source-Gebiet außerhalb des Elementausbildungsge­ biets festgesetzt wird.
Gemäß dem dreizehnten Aspekt der Erfindung ist das untere Halbleitergebiet des Teilisolierfilms eines vorgegebenen Lei­ tungstyps als Teil der unter dem Teilisolierfilm vorgesehenen SOI-Schicht eine Komponente eines resistiven Elements. Somit kann mit einer verhältnismäßig kleinen Ausbildungsfläche ein resistives Element mit einem hohen Widerstandswert erhalten werden. Im Ergebnis kann eine integrierte Halbleiterschaltung mit einem hohen Integrationsgrad gebildet werden.
Gemäß dem vierzehnten Aspekt der Erfindung kann das resistive Element über den Vollisolierfilm vollständig gegenüber außen isoliert werden.
Gemäß dem fünfzehnten Aspekt der Erfindung ist das Element­ ausbildungsgebiet mit Ausnahme des Teilisolierfilms und des ersten und des zweiten Halbleitergebiets Teil eines Gebietes, in dem das resistive Element ausgebildet werden soll. Folg­ lich kann verhindert werden, daß der Widerstandswert des re­ sistiven Elements geändert wird.
Gemäß dem sechzehnten Aspekt der Erfindung wird das resistive Element als der Lasttransistor eines SRAMs verwendet. Folg­ lich kann ein SRAM mit hohem Integrationsgrad gebildet wer­ den.
Gemäß dem siebzehnten Aspekt der Erfindung werden wenigstens eine Struktur eines Körpergebiets oder eine Struktur einer Gate-Elektrode oder die Anwesenheit der Körperpotentialfest­ setzung in dem ersten und zweiten MOS-Transistor geändert, um die Transistorkenndaten des ersten und des zweiten MOS-Tran­ sistors verschieden voneinander zu machen. Folglich kann eine sehr funktionstüchtige integrierte Halbleiterschaltung gebil­ det werden, die einen ersten und einen zweiten MOS-Transistor enthält.
Gemäß dem achtzehnten Aspekt der Erfindung werden die Transi­ storkenndaten zwischen dem ersten MOS-Transistor, der durch das Teilisolationsgebiet isoliert ist, und dem zweiten Tran­ sistor, der durch das Vollisolationsgebiet isoliert ist, ge­ ändert. Folglich kann eine sehr funktionstüchtige integrierte Halbleiterschaltung gebildet werden, die einen ersten und einen zweiten MOS-Transistor enthält.
Gemäß dem neunzehnten Aspekt der Erfindung wird wenigstens eine Struktur eines Körpergebiets, eine Struktur einer Gate- Elektrode oder die Anwesenheit der Körperpotentialfestsetzung in dem ersten und zweiten MOS-Transistor geändert, um die Transistorkenndaten des ersten und des zweiten MOS-Transi­ stors verschieden voneinander zu machen. Folglich kann eine sehr funktionstüchtige integrierte Halbleiterschaltung gebil­ det werden, die einen ersten und einen zweiten MOS-Transistor enthält.
Gemäß dem zwanzigsten Aspekt der Erfindung werden die Transi­ storkennkenndaten zwischen dem ersten MOS-Transistor, der durch das Teilisolationsgebiet isoliert ist, und dem zweiten Transistor, der durch das Vollisolationsgebiet isoliert ist, geändert. Folglich kann eine sehr funktionstüchtige inte­ grierte Halbleiterschaltung gebildet werden, die einen ersten und einen zweiten MOS-Transistor enthält.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht eines Beispiels eines PDSOI- MOSFETs;
Fig. 2 eine Draufsicht eines Beispiels des PDSOI-MOS- FETs;
Fig. 3 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer ersten Ausfüh­ rungsform (erste Ausführungsart) der Erfindung;
Fig. 4 eine Schnittansicht längs der Linie A2-A2 in Fig. 3;
Fig. 5 eine Schnittansicht längs der Linie B1-B1 in Fig. 3;
Fig. 6 eine Schnittansicht einer zweiten Ausführungsart der ersten Ausführungsform;
Fig. 7 eine Schnittansicht einer dritten Ausführungsart der ersten Ausführungsform;
Fig. 8 eine Schnittansicht einer vierten Ausführungsart der ersten Ausführungsform;
Fig. 9 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer zweiten Ausfüh­ rungsform der Erfindung;
Fig. 10 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer dritten Ausfüh­ rungsform der Erfindung;
Fig. 11 eine Schnittansicht längs der Linie A4-A4 in Fig. 10;
Fig. 12 eine Schnittansicht längs der Linie A5-A5 in Fig. 11;
Fig. 13 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer ersten Ausfüh­ rungsart einer vierten Ausführungsform der Erfin­ dung;
Fig. 14 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer zweiten Ausfüh­ rungsart der vierten Ausführungsform der Erfin­ dung;
Fig. 15 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer dritten Ausfüh­ rungsart der vierten Ausführungsform der Erfin­ dung;
Fig. 16 eine Draufsicht einer Planarstruktur eines Typs 5 (Nr. 1) eines PDSOI-MOSFETs;
Fig. 17 eine Draufsicht einer Planarstruktur des Typs 5 (Nr. 2) des PDSOI-MOSFETs;
Fig. 18 eine Schnittansicht eines PDSOI-MOSFETs vom Typ A;
Fig. 19 eine Draufsicht einer Planarstruktur des PDSOI- MOSFETs vom Typ A;
Fig. 20 eine Draufsicht einer Planarstruktur eines PDSOI- MOSFETs vom Typ B;
Fig. 21 eine Draufsicht einer Planarstruktur eines PDSOI- MOSFETs vom Typ D;
Fig. 22 eine konzeptionelle Ansicht einer Planarstruktur einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform;
Fig. 23 einen Schaltplan eines ersten Anwendungsbeispiels der Halbleitervorrichtung gemäß der sechsten Aus­ führungsform;
Fig. 24 einen Schaltplan eines zweiten Anwendungsbei­ spiels der Halbleitervorrichtung gemäß der sech­ sten Ausführungsform;
Fig. 25 eine Schnittansicht einer Struktur eines Voll­ isolations-PDSOI-MOSFETs;
Fig. 26 eine Schnittansicht eines Ausbildungsgebiets ei­ nes resistiven Elements einer Halbleitervorrich­ tung gemäß einer ersten Ausführungsart einer sie­ benten Ausführungsform der Erfindung;
Fig. 27 eine Draufsicht der ersten Ausführungsart der siebenten Ausführungsform;
Fig. 28 eine Schnittansicht eines allgemeinen Ausbil­ dungsgebiets eines resistiven Elements;
Fig. 29 eine Schnittansicht eines Ausbildungsgebiets ei­ nes resistiven Elements einer Halbleitervorrich­ tung gemäß einer zweiten Ausführungsart der sie­ benten Ausführungsform;
Fig. 30 eine Schnittansicht eines Ausbildungsgebiets ei­ nes resistiven Elements einer Halbleitervorrich­ tung gemäß einer dritten Ausführungsart der sie­ benten Ausführungsform;
Fig. 31 einen Schaltplan einer SRAM-Zelle mit einer Sechstransistor-CMOS-Struktur;
Fig. 32 eine Draufsicht einer Anordnungsstruktur zur Rea­ lisierung der in Fig. 31 gezeigten SRAM-Zelle;
Fig. 33 einen Schaltplan einer SRAM-Zelle mit einer Zel­ lenstruktur mit hohem Lastwiderstand;
Fig. 34 eine Draufsicht einer Anordnungsstruktur zur Rea­ lisierung der in Fig. 33 gezeigten SRAM-Zelle;
Fig. 35 eine Draufsicht einer allgemeinen H-Gate-Elek­ trode;
Fig. 36 eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer achten Ausfüh­ rungsform der Erfindung;
Fig. 37 eine Schnittansicht längs der Linie D1-D1 in Fig. 36;
Fig. 38-52 Schnittansichten eines Teilisolations-Arbeitsab­ laufs;
Fig. 53-57 Schnittansichten eines Vollisolations-Arbeitsab­ laufs;
Fig. 58 eine Schnittansicht eines Peripheriegebiets eines Teilisolationsgebiets bei der Ausbildung einer Polysiliciumschicht für eine Gate-Elektrode; und
Fig. 59 eine Schnittansicht eines Peripheriegebiets eines Vollisolationsgebiets bei der Ausbildung der Polysiliciumschicht für die Gate-Elektrode.
Zusammenfassung der Erfindung (Technischer Hintergrund)
Ein Vorteil der Teilisolationstechnik besteht darin, daß ein elektrisches Potential eines Körpergebiets, das zwischen ei­ nem Teilisolationsgebiet außerhalb eines Elementausbildungs­ gebiets vorgesehen ist, von außen eingestellt werden kann, wodurch ein Substratpotential über eine unter einem Teiloxid­ film vorgesehene SOI-Schicht festgesetzt werden kann. Für ein Element mit hoher Durchbruchspannung oder für eine Vorrich­ tung, die eine hohe Zuverlässigkeit heißer Ladungsträger er­ fordert, ist dieser Vorteil nicht immer ausreichend. Da die unter dem Teiloxidfilm vorgesehene SOI-Schicht eine niedrige Dicke besitzt, ist ein endlicher Körperwiderstand vorhanden. Außerdem wird in der Vorrichtung somit durch den Körperwider­ stand gelegentlich ein Knick in einem Hochspannungsgebiet erzeugt. Folglich besitzt die Teilisolationstechnik einen technischen Hintergrund, in dem die Zuverlässigkeit eines heißen Ladungsträgers und die Frequenzabhängigkeit einer Ver­ zögerungszeit nicht immer ausreichend sind.
Um zu verhindern, daß wegen einer Änderung eines Isolations­ rands die Zuverlässigkeit eines Gate-Oxidfilms sinkt, werden in der Teilisolationstechnik oder in einer Teilisolations- Vollisolations-Kombinationstechnik in einem Abschnitt, in dem die Zuverlässigkeit besonders gefordert ist, eine H-Gate- Elektrode und eine T-Gate-Elektrode verwendet, die unten aus­ führlich beschrieben werden. Folglich muß eine Halbleitervor­ richtung geschaffen werden, die die Zuverlässigkeit für die Körperpotential-Festsetzung verbessern und außerdem einen Randleckstrom erhöhen kann.
(Nur eine Transistorart)
In einer Teilisolation mit einem Körperanschluß wird eine einzige Transistorart verwendet, die entweder eine H-Gate- Elektrode oder eine T-Elektrode oder eine Source-gebundene Struktur verwendet, die unten ausführlich beschrieben werden, so daß eine Stabilität zum Festsetzen eines Körperpotentials weiter verbessert werden kann, während die Probleme heißer Ladungsträger und der Frequenzabhängigkeit einer Verzöge­ rungszeit weiter verbessert werden können. Mit einem solchen Verfahren wird aber die Geschwindigkeit einer Schaltung ver­ ringert. Somit ist es wünschenswert, daß in einem Abschnitt, in dem hohe Geschwindigkeit gefordert ist, eine herkömmliche Vorrichtung verwendet wird (die eine Gate-Elektrode mit einer normalen Struktur oder dergleichen verwendet).
(Kombination mehrerer Transistorarten)
Wenn teilweise kein Körperanschluß vorgesehen ist und ein Transistor in einem schwebenden Zustand betrieben wird, kann außerdem eine Schwellenspannung sinken. Somit kann ein Tran­ sistor mit einem hohen Drain-Strom hergestellt werden. Ent­ sprechend wird in einer Schaltung durch den Körperanschluß gemeinsam mit einem Transistor mit einer Körperfestsetzungs­ struktur ein Transistor mit schwebendem Körper geschaffen, so daß eine schnelle Schaltung mit niedrigem Leistungsverbrauch hergestellt werden kann.
In der Teilisolationstechnik kann außerdem unter Verwendung der H-Gate-Elektrode, der T-Gate-Elektrode und der Source-ge­ bundenen Struktur, in der der Körperanschluß in den jewei­ ligen Transistoren vorzusehen ist, eine Änderung einer Schwelle wegen einer Differenz des Abstands von dem Körperan­ schluß unterdrückt werden. Außerdem ist offensichtlich, daß eine Änderung einer Schwelle wegen eines Körperwiderstands unterdrückt werden kann, wenn eine schwebende Struktur ver­ wendet wird, die keinen Körperanschluß verwendet. Die schwe­ bende Struktur besitzt einen Nachteil, daß eine Schwellen­ spannung frequenzabhängig ist.
Durch Kombination mehrerer Transistorarten mit verschiedenen Merkmalen kann somit eine von der Konstruktion her sehr funk­ tionsfähige Vorrichtung geschaffen werden.
Erste Ausführungsform (Herkömmlicher PDSOI-MOSFET)
Fig. 1 ist eine Schnittansicht eines Beispiels eines PDSOI- MOSFETs (eines teilweise verarmten SOI-MOSFETs) als eines herkömmlichen MOS-Transistors, während Fig. 2 eine Draufsicht eines Beispiels des herkömmlichen PDSOI-MOSFETs ist. Fig. 1 entspricht ein Schnitt längs der Linie A1-A1 in Fig. 2.
Der PDSOI-MOSFET besitzt das Merkmal, daß eine unter einer Gate-Elektrode 7 vorgesehene Verarmungsschicht 90, wie Fig. 1 zeigt, einen vergrabenen Oxidfilm 2 nicht erreicht. Wegen dieses Merkmals besitzt der PDSOI-MOSFET eine ausgezeichnete Steuerbarkeit einer Schwellenspannung.
Wie in den Fig. 1 und 2 gezeigt ist, ist auf dem auf einem (nicht gezeigten) Halbleitersubstrat vorgesehenen vergrabenen Oxidfilm 2 eine SOI-Schicht 4 ausgebildet. Folglich kann ein SOI-Substrat mit einer SOI-Struktur realisiert werden. Die SOI-Schicht 4 ist über ein Teilisolationsgebiet, das einen Teiloxidfilm 31 und ein unter dem Teiloxidfilm 31 vorgesehe­ nes p-Wannengebiet 11 enthält, isoliert.
Auf der SOI-Schicht 4 sind ein Source-Gebiet 51 und ein Drain-Gebiet 61 selektiv mit solchen Tiefen ausgebildet, daß sie von ihrer Oberfläche aus jeweils eine Rückseite der SOI- Schicht 4 (eine Oberfläche des vergrabenen Oxidfilms 2) er­ reichen.
Auf der SOI-Schicht 4 ist zwischen dem Source-Gebiet 51 und dem Drain-Gebiet 61 ein Gate-Oxidfilm 5 ausgebildet, während auf dem Gate-Oxidfilm 5 eine Gate-Elektrode 7 ausgebildet ist. Außerdem ist auf einer Seitenwand der Gate-Elektrode 7 eine Seitenwand 6 ausgebildet. Außerdem sind auf dem Source- Gebiet 51 bzw. auf dem Drain-Gebiet 61 ein Source-Anschluß 26 und ein Drain-Anschluß 27 vorgesehen.
Außerdem ist von der Oberfläche der SOI-Schicht 4 bis zu de­ ren Rückseite ein Körpergebiet 10 (ein Körpergebiet außerhalb eines Elementausbildungsgebiets) ausgebildet, das durch den Teiloxidfilm 31 und das darunter vorgesehene p-Wannengebiet 11 isoliert ist. Das Körpergebiet 10 ist über das p-Wannenge­ biet 11 elektrisch mit einem Hauptteil des Körpergebiets, d. h. mit der unter der Gate-Elektrode 7 vorgesehenen SOI- Schicht 4, verbunden.
Entsprechend wird, um einen Körper des in Fig. 1 gezeigten PDSOI-MOSFETs festzusetzen (um ein Kanalpotential in der un­ ter dem Gate-Oxidfilm 5 vorgesehenen SOI-Schicht 4 festzuset­ zen), an einen auf dem Körpergebiet 10 vorgesehenen Körperan­ schluß 25 ein vorgegebenes elektrisches Potential angelegt.
Folglich kann die obenerwähnte Schwebekörperwirkung unter­ drückt werden.
(PDSOI-MOSFET gemäß der ersten Ausführungsform)
Fig. 3 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer ersten Ausführungsform der Er­ findung, während Fig. 4 eine Schnittansicht längs der Linie A2-A2 in Fig. 3 und Fig. 5 eine Schnittansicht längs der Li­ nie B1-B1 in Fig. 3 ist.
Die Halbleitervorrichtung gemäß der ersten Ausführungsform ist auf einer teilisolierten SOI-Schicht vorgesehen und schafft über einen PDSOI-MOSFET mit einer H-Gate-Elektrode eine Körperfestsetzung.
Wie in Fig. 3 gezeigt ist, isoliert eine H-Gate-Elektrode 71 elektrisch ein in Richtung der Gate-Breite W ausgebildetes Körpergebiet 13, das an ein Source-Gebiet 51 und an ein Drain-Gebiet 61 angrenzt, über ein "I" (ein Gate-Erweite­ rungsgebiet und die Source/Drain-Nachbarabschnitte des ersten und des zweiten Körpergebiets) in Querrichtung (vertikaler Richtung in der Zeichnung), gegenüber dem Drain-Gebiet 61 und dem Source-Gebiet 51, wobei ein mittleres "-" (ein Hauptteil einer Gate-Elektrode) als Gate-Elektrode eines ursprünglichen MOS-Transistors wirkt. Unter dem "I" der H-Gate-Elektrode 71 ist in Querrichtung (in vertikaler Richtung in der Zeichnung) über einen Isolierfilm ein p--Körpergebiet ausgebildet.
Wie in den Fig. 3 und 5 gezeigt ist, verlaufen zwei Körperge­ biete 13 und 13 (die Source/Drain-Nachbarabschnitte des er­ sten und des zweiten Körpergebiets) in einer ersten Richtung längs einer Gate-Längsrichtung und in einer zweiten Richtung entgegengesetzt dazu von dem Hauptteil des Körpergebiets, d. h. der unter dem Hauptteil der Gate-Elektrode der H-Gate- Elektrode 71 vorgesehenen SOI-Schicht 4, in Gate-Breitenrich­ tung angrenzend an das Source-Gebiet 51 und an das Drain-Ge­ biet 61.
Entsprechend sind das Source-Gebiet 51 und das Drain-Gebiet 61 und die Körpergebiete 13 und 13 durch das "I" der H-Gate- Elektrode 71 in Querrichtung elektrisch gesperrt, wobei ein von einem Körperanschluß 28 erhaltenes Körperpotential nicht direkt an das Drain-Gebiet 61 und an das Source-Gebiet 51 übertragen wird.
Das Source-Gebiet 51 und das Drain-Gebiet 61, die selektiv auf der SOI-Schicht 4 ausgebildet sind, haben solche Tiefen, daß sie von ihrer Oberfläche aus eine Rückseite der SOI- Schicht 4 erreichen.
Auf der SOI-Schicht 4 ist zwischen dem Source-Gebiet 51 und dem Drain-Gebiet 61 ein Gate-Oxidfilm 5 ausgebildet, wobei der mittlere "-"-Abschnitt der H-Gate-Elektrode 71 auf dem Gate-Oxidfilm 5 ausgebildet ist, während auf einer Seitenwand der Gate-Elektrode 71 eine Seitenwand 6 ausgebildet ist. So­ mit sind auf dem Source-Gebiet 51 bzw. auf dem Drain-Gebiet 61 ein Source-Anschluß 26 und ein Drain-Anschluß 27 vorgese­ hen (die in Fig. 4 nicht gezeigt sind).
Außerdem ist von der Oberfläche der SOI-Schicht 4 bis zu ih­ rer Rückseite ein Körpergebiet 10 vorgesehen, das durch ein Teilisolationsgebiet eines Teiloxidfilms 31 und eines darun­ ter vorgesehenen p-Wannengebiets 11 isoliert ist. Das Körper­ gebiet 10 ist über das p-Wannengebiet elektrisch 11 mit dem Hauptteil des Körpergebiets, d. h. der unter der Gate-Elek­ trode 71 vorgesehenen SOI-Schicht 4, verbunden.
Wie oben beschrieben wurde, ist außerdem angrenzend an den Hauptteil des Körpergebiets (das Kanalgebiet), d. h. die un­ ter dem Gate-Oxidfilm 5 vorgesehenen SOI-Schicht 4, das Kör­ pergebiet 13 ausgebildet.
Entsprechend wird ein vorgegebenes elektrisches Potential nicht nur an einen auf dem Körpergebiet 10 vorgesehenen Kör­ peranschluß 25, sondern auch an den auf dem Körpergebiet 13 vorgesehenen Körperanschluß 28 angelegt. Folglich kann die Körperfestsetzung des PDSOI-MOSFETs gemäß der ersten Ausfüh­ rungsform ausgeführt werden. Somit kann ein Körperpotential, d. h. das elektrische Potential des Hauptteils des Körperge­ biets, stabil festgesetzt werden, so daß eine Schwebekörper­ wirkung erheblich unterdrückt werden kann.
Der PDSOI-MOSFET mit der obenbeschriebenen Struktur gemäß der ersten Ausführungsform besitzt ein Merkmal, daß eine Verar­ mungsschicht 90 unter dem mittleren "-"-Abschnitt der H-Gate- Elektrode 71 einen vergrabenen Oxidfilm 2 nicht erreicht. Wegen dieses Merkmals besitzt der PDSOI-MOSFET eine ausge­ zeichnete Steuerbarkeit einer Schwellenspannung.
Somit besitzt die Halbleitervorrichtung gemäß der ersten Aus­ führungsform die H-Gate-Elektrodenstruktur und ist in einem Gebiet, in dem der PDSOI-MOSFET ausgebildet werden soll, mit den Körpergebieten 13 und 13 versehen. Folglich kann ein Kör­ perwiderstand unter den des in den Fig. 1 und 2 gezeigten herkömmlichen PDSOI-MOSFETs gesenkt und ein Körperpotential mit hoher Stabilität festgesetzt werden. Dieser Aspekt wird unten ausführlich beschrieben.
In dem in den Fig. 1 und 2 gezeigten herkömmlichen PDSOI-MOS- FET sind der Körperanschluß 25 und das Kanalgebiet über das unter einer Teilisolation vorgesehenen dünne p-Wannengebiet 11 elektrisch verbunden. Somit ist der Körperwiderstand ver­ hältnismäßig hoch, wobei sich die Transistorkenndaten je nach Abstand von dem Körperanschluß 25 leicht ändern.
Dagegen kann in der Struktur gemäß der ersten Ausführungsform neben dem Körperanschluß 25 auf dem zwischen den Teilisola­ tionsgebieten (dem Teiloxidfilm 31 und dem darunter vorgese­ hene p-Wannengebiet 11) vorgesehenen Körpergebiet 10 der Kör­ peranschluß 28 auf dem in der Nähe des Source-Gebiets 51 aus­ gebildeten Körpergebiet 13 und auf dem Drain-Gebiet 61 in dem PDSOI-MOSFET-Ausbildungsgebiet vorgesehen sein. Diese zwei Typen von Körperanschlüssen 25 und 28 können den Körperwider­ standswert senken und eine Änderung der Transistorkenndaten effektiv unterdrücken.
Außerdem kann eine Verringerung des Körperwiderstands eine Drain-Durchbruchsspannung anheben. Demgegenüber kann, falls die Dicke des unter dem Teiloxidfilm 31 vorgesehenen p-Wan­ nengebiets 11 proportional zu der der SOI-Schicht 4 ist und der gleiche Körperwiderstand eingestellt ist, die Dicke der SOI-Schicht 4 unter Verwendung der H-Gate-Elektrodenstruktur verringert werden.
Wenn die Dicke der SOI-Schicht 4 verringert wird, kann mögli­ cherweise eine Übergangskapazität einer Source-Drain-Lei­ tungskomponente (einer Längskomponente) verringert werden, was zu einem Geschwindigkeitszuwachs führt. Außerdem kann de H-Gate-Elektrodenstruktur ein durch die Isolation verursach­ tes Randleck (MOS mit parasitärem Rand) verringern. Außerdem kann verhindert werden, daß die Zuverlässigkeit des Gate- Oxidfilms wegen des Isolationsrands verschlechtert wird. Das durch die Isolation verursachte Randleck und die Verschlech­ terung der Zuverlässigkeit des Gate-Oxidfilms werden unten ausführlich beschrieben.
Der PDSOI-MOSFET gemäß der ersten Ausführungsform mit den obenerwähnten Merkmalen kann besonders effektiv für eine E/A- Schaltung, eine analoge Schaltung (eine PLL, eine Lesever­ stärkerschaltung), eine Zeitgebungsschaltung, eine dynamische Schaltung und dergleichen verwendet werden, in denen die Festsetzung des Körperpotentials stark gefordert wird.
Klassifizierung gemäß dem Source-Drain-Gebiet
Erste Ausführungsart: Eine Struktur, in der sowohl ein Source-Gebiet als auch ein Drain-Gebiet in direktem Kontakt mit einem vergrabenen Oxidfilm 2 vorgesehen sind (die in den Fig. 3 bis 5 gezeigte Struktur).
Wie in Fig. 4 gezeigt ist, sind das Source-Gebiet 51 und das Drain-Gebiet 61 in direktem Kontakt mit dem vergrabenen Oxid­ film 2 vorgesehen. Somit wird die Wirkung des Festsetzens des Körperpotentials durch den auf dem Körpergebiet 10 vorgesehe­ nen Körperanschluß 25 verringert.
Gemäß der Struktur der ersten Ausführungsart ist aber auf den Hauptoberflächen des Source-Gebiets 51 und des Drain-Gebiets 61 kein pn-Übergang ausgebildet. Entsprechend wird der Flä­ cheninhalt einer pn-Übergangsgrenzfläche verringert, so daß ein Übergangsleck unterdrückt werden kann. Außerdem kann eine Übergangskapazität verringert werden.
(Zweite Ausführungsart: Eine Struktur, in der eine von einem Source-Gebiet und von einem Drain-Gebiet ausgehende Verar­ mungsschicht sowie das Source-Gebiet und das Drain-Gebiet nicht in Kontakt mit einem vergrabenen Oxidfilm vorgesehen sind.)
Fig. 6 ist eine Schnittansicht einer zweiten Ausführungsart der ersten Ausführungsform. Fig. 6 entspricht einem Schnitt längs der Linie A2-A2 in Fig. 3.
Wie in Fig. 6 gezeigt ist, erreichen ein Source-Gebiet 52 und ein Drain-Gebiet 62 einen vergrabenen Oxidfilm 2 nicht, wobei diese nur in der SOI-Schicht 4 ausgebildet sind. Außerdem erreichen eine von dem Source-Gebiet 52 und dem Drain-Gebiet 62 ausgehende Verarmungsschicht 91 während eines normalen Betriebs den vergrabenen Oxidfilm 2 nicht. Die anderen Struk­ turen gleichen denen der ersten Ausführungsart.
Gemäß der zweiten Ausführungsart erreichen somit das Source- Gebiet 52 und das Drain-Gebiet 62 sowie die von dem Source- Gebiet 52 und von dem Drain-Gebiet 62 ausgehende Verarmungs­ schicht 91 nicht den vergrabenen Oxidfilm 2. Somit kann ein Körperwiderstand R1, der von dem Körperanschluß 25 ein Kanal­ gebiet erreicht, verringert werden, womit ein Vorteil darin besteht, daß die Wirkung des Festsetzens des Körperpotentials über den Körperanschluß 25 am stärksten ist. Allerdings gibt es einen Nachteil, daß die pn-Übergangskapazität steigt.
(Dritte Ausführungsart: Eine Struktur, in der ein Drain-Ge­ biet nicht in Kontakt mit einem vergrabenen Oxidfilm vorgese­ hen ist, aber auch keine von dem Drain-Gebiet ausgehende Ver­ armungsschicht in Kontakt mit dem vergrabenen Oxidfilm vorge­ sehen ist.)
Fig. 7 ist eine Schnittansicht einer dritten Ausführungsart der ersten Ausführungsform. Fig. 7 entspricht dem Schnitt längs der Linie A2-A2 in Fig. 3.
Wie in Fig. 7 gezeigt ist, erreichen ein Source-Gebiet 53 und ein Drain-Gebiet 63 einen vergrabenen Oxidfilm 2 nicht, son­ dern sind nur in einer SOI-Schicht 4 ausgebildet. Auch eine Verarmungsschicht 92, die während eines normalen Betriebs von dem Source-Gebiet 53 und von dem Drain-Gebiet 63 ausgeht, erreicht den vergrabenen Oxidfilm 2 nicht. Die anderen Struk­ turen gleichen denen der ersten Ausführungsart.
In der dritten Ausführungsart ist das Drain-Gebiet 63 nicht in direktem Kontakt mit dem vergrabenen Oxidfilm 2 vorgese­ hen, wobei die Wirkung des Festsetzens eines Körperpotentials somit größer als in der ersten Ausführungsart ist. Außerdem ist die Verarmungsschicht 92 in Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen. Somit wird eine pn-Übergangskapazität ebenfalls verringert. Falls die von dem Drain-Gebiet 63 aus­ gehende Verarmungsschicht 92 in Kontakt mit dem vergrabenen Oxidfilm 2 auf einer Spannung von 0 V vorgesehen ist, besteht ein größerer Vorteil darin, daß die pn-Übergangskapazität verringert werden kann. Obgleich in dem Beispiel aus Fig. 7 die von dem Source-Gebiet 53 ausgehende Verarmungsschicht 92 ebenfalls in Kontakt mit dem vergrabenen Oxidfilm 2 vorgese­ hen ist, können die gleichen Wirkungen selbst dann erhalten werden, wenn die Verarmungsschicht 92 nicht in Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen ist.
(Vierte Ausführungsart: Asymmetrische Struktur, in der ein Drain-Gebiet tiefer als ein Source-Gebiet ausgebildet ist, wobei das Drain-Gebiet oder eine von dem Drain-Gebiet ausge­ hende Verarmungsschicht in Kontakt mit einem vergrabenen Oxidfilm vorgesehen ist.)
Fig. 8 ist eine Schnittansicht einer vierten Ausführungsart der ersten Ausführungsform. Fig. 8 entspricht dem Schnitt längs der Linie A2-A2 in Fig. 3.
Obgleich das Source-Gebiet 52 und eine von dem Source-Gebiet 52 ausgehende Verarmungsschicht 94, wie in Fig. 8 gezeigt ist, den vergrabenen Oxidfilm 2 nicht erreichen, besitzt sie eine Source-Drain-asymmetrische Struktur, in der das Drain- Gebiet 61 in direktem Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen ist. Die weiteren Strukturen gleichen denen der ersten Ausführungsart.
Die Source-Drain-asymmetrische Struktur kann durch getrenntes Implantieren von Ionen in eine Source und in einen Drain un­ ter Verwendung einer Resistmaske hergestellt werden.
In der vierten Ausführungsart mit einer solchen Struktur be­ einflußt die Übergangskapazität des Source-Gebiets 52 selten eine Betriebsgeschwindigkeit einer Schaltung. Somit gibt es selbst dann, wenn die von dem Source-Gebiet 52 ausgehende Verarmungsschicht 94 nicht in Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen ist, keinen negativen Einfluß. Da die von dem Source-Gebiet ausgehende Verarmungsschicht 94 nicht in Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen ist, kann ein Körperwiderstandswert R1S, der unter einem Gebiet von einem Kanalgebiet bis zur Nähe des Source-Gebiets 52 vor­ handen ist, verringert werden. Obgleich das Source-Gebiet mit einer Struktur ausgebildet sein kann, in der die Verarmungs­ schicht 94 in Kontakt mit dem vergrabenen Oxidfilm 2 ausge­ bildet ist, ist es, da die Fläche der pn-Übergangsgrenzfläche verringert werden kann, außerdem wünschenswerter, daß die Verarmungsschicht 94 den vergrabenen Oxidfilm 2 nicht er­ reicht.
Da das Drain-Gebiet 61 in Kontakt mit dem vergrabenen Oxid­ film 2 vorgesehen ist, können die Übergangskapazität und die Fläche der pn-Übergangsgrenzfläche verringert werden. Außer­ dem kann der Körperwiderstandswert verringert werden, wenn das Drain-Gebiet 61 nicht in Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen ist, während die während eines normalen Betriebs von dem Drain-Gebiet 61 ausgehende Verarmungsschicht in Kontakt mit dem vergrabenen Oxidfilm 2 vorgesehen ist.
Zweite Ausführungsform
Fig. 9 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung. Mit Ausnahme dessen, daß ein Körpergebiet 13 auf beide Seiten ausgebildet ist, besitzt ein Schnitt längs der Linie A3-A3 in Fig. 9 die gleiche Form, wie sie in Fig. 4 ge­ zeigt ist, während ein Schnitt längs der Linie B1-B1 in Fig. 9 die gleiche Form besitzt, wie sie in Fig. 5 gezeigt ist.
Wie in Fig. 9 gezeigt ist, besitzt ein PDSOI-MOSFET gemäß der zweiten Ausführungsform eine Struktur, in der anstelle der H- Gate-Elektrode 71 gemäß der ersten Ausführungsform eine T- Gate-Elektrode 72 verwendet wird. Genauer besitzt, während die H-Gate-Elektrode 1 gemäß der ersten Ausführungsform das in der Nähe des "I" auf der rechten bzw. linken Seite vorge­ sehene Körpergebiet 13 besitzt, die T-Gate-Elektrode 72 gemäß der zweiten Ausführungsform das auf die gleiche Weise wie bei der H-Gate-Elektrode 71 vorgesehne Körpergebiet 13 in der Nähe des "I" auf einer der Seiten. Da die anderen Strukturen denen der ersten Ausführungsform gleichen, wird die Beschrei­ bung weggelassen.
In der T-Gate-Elektrode 72 gemäß der zweiten Ausführungsform wird entsprechend die Körperfestsetzung auf die gleiche Weise wie in der ersten Ausführungsform durch die auf den Körperge­ bieten 10 und 13 der beiden Typen vorgesehenen Körperan­ schlüsse 25 und 28 ausgeführt. Folglich kann ein Körperwider­ standswert verringert und eine Änderung der Transistorkennda­ ten wirksam unterdrückt werden.
In der T-Gate-Elektrode 72 gemäß der zweiten Ausführungsform kann außerdem eine Fläche, die einen Rand eines aktiven Ge­ bietes (eines Source-Gebiets 51, eines Drain-Gebiets 61 oder dergleichen, in dem ein Teiloxidfilm 31 nicht ausgebildet ist) bedeckt, verringert werden. Somit kann eine Gate-Kapazi­ tät stärker als in der H-Gate-Elektrode 71 verringert werden. Folglich kann ein Betrieb einer Schaltung schneller als in dem PDSOI-MOSFET gemäß der ersten Ausführungsform ausgeführt werden.
Außerdem kann das Problem eines Isolationsrands in der zwei­ ten Ausführungsform mit der T-Gate-Elektrode 72 auf die glei­ che Weise wie in der ersten Ausführungsform wirksam gelöst werden.
Somit kann der PDSOI-MOSFET gemäß der zweiten Ausführungsform besonders effektiv für eine E/A-Schaltung, eine analoge Schaltung (eine PLL, eine Leseverstärkerschaltung), eine Zeitgebungsschaltung, eine dynamische Schaltung und derglei­ chen verwendet werden, in denen die Festsetzung eines Körper­ signals stark gefordert wird.
Die Struktur gemäß der zweiten Ausführungsform wird je nach einer Übergangsstelle eines Source-Drain-Gebiets auf die gleiche Weise wie in der ersten Ausführungsform in eine erste bis vierte Ausführungsart eingeteilt.
Dritte Ausführungsform
Fig. 10 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer dritten Ausführungsform der Erfindung, während Fig. 11 eine Schnittansicht längs der Li­ nie A4-A4 in Fig. 10 und Fig. 12 eine Schnittansicht längs der Linie A5-A5 in Fig. 11 ist.
Wie in diesen Figuren gezeigt ist, stellt ein Source-Gebiet gemäß der dritten Ausführungsform eine Source-gebundene Struktur dar, in der in einem in zwei Abschnitte isolierten Source-Gebiet 54 ein p+-Gebiet 55 (ein Halbleitergebiet zur Körperfestsetzung) vorgesehen ist.
Außerdem sind das Source-Gebiet 54, das p+-Gebiet 55 und ein Drain-Gebiet 61 mit solchen Tiefen ausgebildet, daß sie von ihrer Oberfläche aus eine Rückseite einer SOI-Schicht 4 er­ reichen.
Auf der SOI-Schicht 4 ist zwischen dem Source-Gebiet 54 (p+- Gebiet 55) und dem Drain-Gebiet 61 ein Gate-Oxidfilm 5 ausge­ bildet, während auf dem Gate-Oxidfilm 5 eine Gate-Elektrode 7 ausgebildet ist und auf den Seitenflächen der Gate-Elektrode 7 eine Seitenwand 6 ausgebildet ist.
Außerdem ist von der Oberfläche der SOI-Schicht 4 bis zu de­ ren Rückseite ein Körpergebiet 10 vorgesehen, das durch einen Teiloxidfilm 31 und durch ein darunter vorgesehenes p-Wannen­ gebiet 11 isoliert ist. Das Körpergebiet 10 ist über das un­ ter dem Teiloxidfilm 31 vorgesehene p-Wannengebiet 11 elek­ trisch mit einem Hauptteil des Körpergebiets, d. h. mit der unter der Gate-Elektrode 7 vorgesehenen SOI-Schicht 4, ver­ bunden.
Wie in den Fig. 10, 11 und 12 gezeigt ist, können in einer solchen Source-gebundenen Struktur in einem PDSOI-MOSFET ge­ mäß der dritten Ausführungsform die elektrischen Potentiale einer Source und eines Körpers in einem Source-Übergangsge­ biet gleichzeitig festgesetzt werden. Genauer wirkt ein Teil des Source-Gebiets als das p+-Gebiet 55. Somit werden das Source-Gebiet 54 und das p+-Gebiet 55 so eingestellt, daß sie das gleiche elektrische Potential haben, so daß das Körperpo­ tential mit hoher Stabilität festgesetzt werden kann. Selbst­ verständlich kann das Körperpotential auch über das Körperge­ biet 10 festgesetzt werden.
Entsprechend kann der PDSOI-MOSFET gemäß der dritten Ausfüh­ rungsform mit den obenerwähnten Merkmalen besonders effektiv für eine E/A-Schaltung, eine analoge Schaltung (eine PLL, eine Leseverstärkerschaltung), eine Zeitgebungsschaltung, eine dynamische Schaltung und dergleichen verwendet werden, in denen die Festsetzung des Körperpotentials stark gefordert wird.
Außerdem wird die Struktur gemäß der dritten Ausführungsform auf die gleiche Weise wie in der ersten Ausführungsform je nach einer Übergangsstelle eines Source-Drain-Gebiets in eine erste Ausführungsart bis vierte Ausführungsart eingeteilt.
Vierte Ausführungsform
Fig. 13 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer ersten Ausführungsart einer vierten Ausführungsform der Erfindung. Ein Schnitt längs der Linie A6-A6 in Fig. 13 besitzt die gleiche Form, wie sie in Fig. 11 gezeigt ist, während ein Schnitt längs der Linie A7- A7 in Fig. 13 die gleiche Form besitzt, wie sie in Fig. 12 gezeigt ist, und ein Schnitt längs der Linie B3-B3 in Fig. 13 die gleiche Form besitzt, wie sie in Fig. 5 gezeigt ist.
Die Struktur gemäß der ersten Ausführungsart der vierten Aus­ führungsform wird durch Kombination der H-Gate-Elektrode 71 gemäß der ersten Ausführungsform und der Source-gebundenen Struktur gemäß der dritten Ausführungsform erhalten, wobei die jeweiligen Körperpotentialfestsetzungen gemäß der ersten und dritten Ausführungsform (die Körperpotentialfestsetzungen über das Körpergebiet 10, die zwei Körpergebiete 13 und das p+-Gebiet 55) kombiniert werden, so daß die Körperpotential­ festsetzung noch weiter verstärkt werden kann.
Fig. 14 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer zweiten Ausführungsart der vierten Ausführungsform der Erfindung. Ein Schnitt längs der Linie A8-A8 in Fig. 14 besitzt die gleiche Form, wie sie in Fig. 11 gezeigt ist, während ein Schnitt längs der Linie A9- A9 in Fig. 14 die gleiche Form besitzt, wie sie in Fig. 12 gezeigt ist.
Die Struktur gemäß der zweiten Ausführungsart der vierten Ausführungsform wird durch Kombination der T-Gate-Elektrode 72 gemäß der zweiten Ausführungsform und der Source-gebunde­ nen Struktur gemäß der dritten Ausführungsform erhalten, wo­ bei die jeweiligen Körperpotentialfestsetzungen gemäß der zweiten und dritten Ausführungsform (die Körperpotentialfest­ setzungen über das Körpergebiet 10, das Körpergebiet 13 und das p+-Gebiet 55), kombiniert werden, so daß die Körperpoten­ tialfestsetzung noch weiter verstärkt werden kann.
Fig. 15 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer dritten Ausführungsart einer vierten Ausführungsform der Erfindung. Ein Schnitt längs der Linie A10-A10 in Fig. 15 besitzt die gleiche Form, wie sie in Fig. 11 gezeigt ist, während ein Schnitt längs der Linie A11- A11 in Fig. 15 die gleiche Form, wie sie in Fig. 12 gezeigt ist, und ein Schnitt längs der Linie B4-B4 in Fig. 15 die gleiche Form, wie sie in Fig. 5 gezeigt ist, besitzt.
Die Struktur gemäß der dritten Ausführungsart der vierten Ausführungsform wird durch eine Kombination der speziellen H- Gate-Elektrode 73, die durch Verbessern der H-Gate-Elektrode 71 erhalten wurde, gemäß der ersten Ausführungsform und der Source-gebundenen Struktur gemäß der dritten Ausführungsform erhalten, wobei die jeweiligen Körperpotentialfestsetzungen gemäß der ersten und dritten Ausführungsform kombiniert wer­ den, so daß die Körperpotentialfestsetzung noch weiter ver­ stärkt werden kann.
In der dritten Ausführungsart gemäß der vierten Ausführungs­ form sind außerdem ein Source-Gebiet 54 und ein p+-Gebiet 55 durch einen Isolationsabschnitt 73a in der speziellen H-Gate- Elektrode 73 isoliert.
Die Gate-Elektrode gemäß der dritten Ausführungsform und ge­ mäß der ersten und zweiten Ausführungsart der vierten Ausfüh­ rungsform besitzt einen Abschnitt, der dem Isolationsab­ schnitt 73a entspricht. Somit werden das Source-Gebiet 54 und das p+-Gebiet 55 kurzgeschlossen, wenn auf dem Source-Gebiet 54 ein Silicidgebiet ausgebildet werden soll. Aus diesem Grund können die Wirkungen der Source und des Drains nicht umgekehrt verwendet werden.
Andererseits ist in der dritten Ausführungsart gemäß der vierten Ausführungsform der Isolationsabschnitt 73a vorhan­ den. Somit werden das Source-Gebiet 54 und das p+-Gebiet 55 selbst dann, wenn auf dem Source-Gebiet 54 das Silicidgebiet ausgebildet wird, nicht über den Isolationsabschnitt 73a kurzgeschlossen. Folglich können die Wirkungen der Source und des Drains umgekehrt verwendet werden. Allerdings wird ent­ sprechend der Anwesenheit des Isolationsabschnitts 73a eine Gate-Kapazität erhöht. Somit ist eine Betriebsgeschwindigkeit niedriger als in der ersten Betriebsart. Unter dem Isola­ tionsabschnitt 73a ist über einen Oxidfilm ein p--Körperge­ biet ausgebildet.
Entsprechend kann der PDSOI-MOSFET gemäß der obenbeschriebe­ nen ersten bis dritten Ausführungsart der vierten Ausfüh­ rungsform besonders effektiv für eine E/A-Schaltung, eine analoge Schaltung (eine PLL, eine Leseverstärkerschaltung), eine Zeitgebungsschaltung, eine dynamische Schaltung und der­ gleichen verwendet werden, in denen die Festsetzung des Kör­ perpotentials stark gefordert wird.
Außerdem wird die Struktur gemäß der vierten Ausführungsform auf die gleiche Weise wie in der ersten Ausführungsform je nach Übergangsstelle eines Source-Drain-Gebiets in eine erste bis vierte Ausführungsart eingeteilt.
Fünfte Ausführungsform
Während die Halbleitervorrichtung in allen vier ersten Aus­ führungsformen einen einzigen PDSOI-MOSFET besitzt, der durch das Teilisolationsgebiet zu isolieren ist, enthält eine Halb­ leitervorrichtung gemäß einer fünften Ausführungsform mehrere Arten von PDSOI-MOSFETs, die durch ein Teilisolationsgebiet zu isolieren sind.
Typ 1: Ein Körperpotential wird mit einer normalen Gate- Struktur festgesetzt (siehe Fig. 1 und 2).
Typ 2: Das Körperpotential wird mit einer H-Gate- Elektrodenstruktur festgesetzt (erste Ausführungsform).
Typ 3: Das Körperpotential wird mit einer T-Gate- Elektrodenstruktur festgesetzt (zweite Ausführungsform).
Typ 4: Das Körperpotential wird mit einer Source-gebunde­ nen Struktur festgesetzt (dritte Ausführungsform).
In einigen Fällen werden der Typ 4 und der Typ 2 oder der Typ 3 wiederholt verwendet (vierte Ausführungsform).
Typ mit schwebendem Körper
Fig. 16 ist eine Draufsicht einer Planarstruktur eines Typs 5 (Nr. 1) des PDSOI-MOSFETs. Wie in Fig. 16 gezeigt ist, wird ein Hauptteil eines Körpergebiets des PDSOI-MOSFETs mit einer solchen Struktur, bei der ein elektrisches Potential über einen Körperanschluß selbst dann nicht festgesetzt wird, wenn ein Körpergebiet 10 vorgesehen ist, ebenfalls in einen schwe­ benden Zustand gebracht.
Fig. 17 ist eine Draufsicht einer Planarstruktur des Typs 5 (Nr. 2) des PDSOI-MOSFETs. Wie in Fig. 17 gezeigt ist, wird das Körpergebiet des PDSOI-MOSFETs mit einer solchen Struk­ tur, bei der die Potentialfestsetzung über den Körperabschluß selbst dann nicht ausgeführt wird, wenn das Körpergebiet 10 vorgesehen ist, in den schwebenden Zustand gebracht.
Somit wird ein solcher Typ, bei dem das Körpergebiet in einen schwebenden Zustand gebracht wird, als neue Art eingeteilt. Dadurch kann ein PDSOI-MOSFET vom Typ 5 bewirken, daß eine Schwellenspannung tiefer als in den Typen 1 bis 4 eingestellt werden kann, in denen das Körperpotential festzusetzen ist. In einem solchen Typ mit schwebendem Körper wird die normale Elektrodenstruktur wie etwa eine Gate-Elektrode 7 als Typ 5 eingeteilt, während ein Typ, bei dem der Körper nicht durch die Gate-Elektrode 7, sondern auf die gleiche Weise wie in den Typen 2 und 3 mit der H-Gate-Elektrodenstruktur und der T-Gate-Elektrodenstruktur schwebend gemacht wird, als Typen 6 und 7 eingeteilt wird. Selbstverständlich wird die Körperpo­ tentialfestsetzung in den Typen 6 und 7 nicht durch einen auf einem Körpergebiet 13 vorgesehenen Körperanschluß 28 ausge­ führt.
Der schwebende Typ des PDSOI-MOSFETs wird unten aufgeführt.
Typ 5: Der Körper wird mit der normalen Gate-Struktur (einer körpergebundenen Struktur, in der das in Fig. 15 gezeigte Körpergebiet 15 normalerweise nicht vorgesehen ist) schwebend gemacht.
Typ 6: Der Körper wird mit der H-Gate-Elektrodenstruktur schwebend gemacht.
Typ 7: Der Körper wird mit der T-Gate-Elektrodenstruktur schwebend gemacht.
Die Größe des Körpergebiets unterliegt einer Beziehung Typ 6 < Typ 7 < Typ 5. Wenn die anderen Bedingungen völlig gleich sind, unterliegt eine Schwellenspannung somit je nach der Leichtigkeit, mit der Ladungsträger dazu gebracht werden kön­ nen, das Körpergebiet zu verlassen, einer Beziehung Typ 5 < Typ 7 < Typ 6.
Die Halbleitervorrichtung gemäß der fünften Ausführungsform wird in zwei oder mehr Elementausbildungsgebieten ausgebil­ det, die dadurch erhalten werden, daß die PDSOI-MOSFETs von zwei oder mehr der Typen 1 bis 7 durch ein Teilisolationsge­ biet isoliert werden.
In der Halbleitervorrichtung gemäß der fünften Ausführungs­ form mit einer solchen Struktur können durch eine Änderung wenigstens entweder der Struktur des Körpergebiets oder der Struktur der Gate-Elektrode oder der Anwesenheit der Körper­ potentialfestsetzung in mehreren durch das Teilisolationsge­ biet isolierten Elementausbildungsgebieten mehrere Arten von PDSOI-MOSFETs mit verschiedenen Transistorkenndaten wie etwa einer Schwellenspannung vorgesehen sein.
Im Ergebnis kann unter Verwendung irgendwelcher PDSOI-MOS­ FETs, die der Transistoreigenschaft entsprechen, eine inte­ grierte Halbleiterschaltung mit guter Funktion gebildet wer­ den.
Außerdem kann die Schwellenspannung der jeweiligen PDSOI-MOS­ FETs durch Ändern einer Kanalkonzentration, einer Dicke einer SOI-Schicht 4, einer Dicke und eines Materials eines Gate- Oxidfilms 5 und dergleichen auf verschiedene Werte einge­ stellt werden.
Außerdem können die PDSOI-MOSFETs von zwei oder mehr der Ty­ pen 1 bis 4 dadurch, daß die jeweiligen Substratvorspannungen (Körperpotential-Festsetzungsspannungen) auf verschiedene Werte eingestellt werden, auf verschiedene Schwellenspannun­ gen eingestellt werden.
Sechste Ausführungsform
Eine Halbleitervorrichtung gemäß einer sechsten Ausführungs­ form ist vom Teilisolations-Vollisolations-Kombinationstyp, wobei ein erstes Elementausbildungsgebiet durch ein Teiliso­ lationsgebiet isoliert ist, während außerdem ein zweites Ele­ mentausbildungsgebiet durch ein Vollisolationsgebiet (einen Isolierfilm zur Isolation, der von der Oberfläche einer SOI- Schicht 4 aus deren Rückseite (einen vergrabenen Oxidfilm 2) erreicht) isoliert wird.
Die Arten der durch das Vollisolationsgebiet zu isolierenden PDSOI-MOSFETs werden unten aufgeführt.
Fig. 18 ist eine Schnittansicht einer Schnittstruktur eines PDSOI-MOSFETs vom Typ A. Wie in Fig. 18 gezeigt ist, ist der PDSOI-MOSFET in einem Gebiet ausgebildet, das durch einen Volloxidfilm 32, d. h. durch ein Vollisolationsgebiet, das von deren Oberfläche die Rückseite (den vergrabenen Oxidfilm 2) der SOI-Schicht 4 erreicht, isoliert ist. Mit Ausnahme dessen, daß ein Teiloxidfilm 31 durch den Volloxidfilm 32 ersetzt ist und daß das Körpergebiet 10 und das Körpergebiet 25 nicht vorhanden sind, gleicht die Schnittstruktur der Pla­ narstruktur gemäß der in Fig. 4 gezeigten ersten Ausführungs­ form.
Fig. 19 ist eine Draufsicht einer Planarstruktur eines PDSOI- MOSFETs vom Typ A. Ein Schnitt längs der Linie A12-A12 in Fig. 19 entspricht Fig. 18.
Wie in Fig. 19 gezeigt ist, gleicht eine Planarstruktur mit Ausnahme dessen, daß der Teiloxidfilm 31 durch den Volloxid­ film 32 ersetzt ist und das Körpergebiet 10 nicht vorhanden ist, der Planarstruktur gemäß der in Fig. 4 gezeigten ersten Ausführungsform.
Entsprechend wird die Körperpotentialfestsetzung in dem PDSOI-MOSFET vom Typ A durch zwei auf zwei Körpergebieten 13 vorgesehene Körperanschlüsse 28 ausgeführt. Folglich kann der Körperwiderstandswert verringert werden und eine Änderung der Transistorkenndaten wirksam unterdrückt werden. Anders als in der ersten Ausführungsform kann aber nicht die Körperpoten­ tialfestsetzung durch den auf dem Körpergebiet 10 vorgesehe­ nen Körperanschluß 25 ausgeführt werden.
Fig. 20 ist eine Draufsicht einer Planarstruktur eines PDSOI- MOSFETs vom Typ B. Wie in Fig. 20 gezeigt ist, gleicht die Planarstruktur mit Ausnahme dessen, daß der Teiloxidfilm 31 durch den Volloxidfilm 32 ersetzt ist und das Körpergebiet 10 nicht vorhanden ist, der Planarstruktur gemäß der zweiten Ausführungsform. Außerdem ist ein Schnitt längs der Linie A13-A13 in Fig. 20 gleich der in Fig. 18 gezeigten Schnitt­ struktur.
Entsprechend wird die Körperpotentialfestsetzung in dem PDSOI-MOSFET vom Typ B durch den auf dem Körpergebiet 13 vor­ gesehenen Körperanschluß 28 ausgeführt. Folglich kann der Körperwiderstandswert verringert und eine Änderung der Tran­ sistorkenndaten wirksam unterdrückt werden. Anders als in der zweiten Ausführungsform kann aber nicht die Körperpotential­ festsetzung durch den auf dem Körpergebiet 10 vorgesehenen Körperanschluß 25 ausgeführt werden.
Mit Bezug auf Typ C wird die Körperpotentialfestsetzung wie in der dritten Ausführungsform mit einer Source-gebundenen Struktur in dem Vollisolationsgebiet ausgeführt.
Fig. 21 ist eine Draufsicht einer Planarstruktur eines PDSOI- MOSFETs vom Typ D. Wie in Fig. 21 gezeigt ist, ist die Pla­ narstruktur mit Ausnahme dessen, daß der Teiloxidfilm 31 durch den Volloxidfilm 32 ersetzt ist, gleich der wie in Fig. 16 gezeigten teilisolierten Planarstruktur des PDSOI- MOSFETs vom Typ 5. Außerdem ist ein Schnitt längs der Linie A14-A14 in Fig. 21 gleich der in Fig. 18 gezeigten Schnitt­ struktur.
Ähnlich besitzen die PDSOI-MOSFETs der Typen E und F mit Aus­ nahme dessen, daß der Teiloxidfilm 31 durch den Volloxidfilm 32 ersetzt ist, die gleichen Strukturen wie die PDSOI-MOSFETs der Typen 6 und 7.
Falls die anderen Bedingungen völlig gleich sind, besitzt eine Schwellenspannung aus den gleichen Gründen wie bei den Typen 5 bis 7 eine Beziehung Typ D < Typ F < Typ E.
Wie oben beschrieben wurde, sind die Typen A bis F so be­ schaffen, daß in einem durch ein Vollisolationsgebiet iso­ lierten zweiten Gebiet ein PDSOI-MOSFET ausgebildet wird. Die obenerwähnten Typen A bis F können wie folgt zusammengefaßt werden.
Typ A: Ein Körperpotential wird mit einer H-Gate- Elektrodenstruktur festgesetzt (die ähnlich der in der ersten Ausführungsform ist, wobei die Körperpotentialfestsetzung nicht über das Körpergebiet 10 ausgeführt wird).
Typ B: Das Körperpotential wird mit einer T-Gate- Elektrodenstruktur festgesetzt (die ähnlich der in der zwei­ ten Ausführungsform ist, wobei die Körperpotentialfestsetzung nicht über das Körpergebiet 10 ausgeführt wird).
Typ C: Das Körperpotential wird mit einer Source-gebunde­ nen Struktur festgesetzt (die ähnlich der in der dritten Aus­ führungsform ist, wobei die Körperpotentialfestsetzung nicht über ein p+-Gebiet 55 ausgeführt wird).
Typ D: Der Körper wird mit einer normalen Gate-Struktur schwebend gemacht.
Typ E: Der Körper wird mit der H-Gate-Elektrodenstruktur schwebend gemacht.
Typ F: Der Körper wird mit der T-Gate-Elektrodenstruktur schwebend gemacht.
Die PDSOI-MOSFETs der Typen A bis F werden in einem zweiten Elementausbildungsgebiet ausgebildet, das durch ein Volliso­ lationsgebiet isoliert ist. Somit kann ein Vorteil der Ein­ klinkfreiheit erhalten werden.
Unter Verwendung der H-Gate-Elektrodenstruktur und der T- Gate-Elektrodenstruktur wie in den Typen A und B oder der Source-gebundenen Struktur wie im Typ C kann außerdem das Körperpotential festgesetzt werden, um eine Schwebekörperwir­ kung zu unterdrücken.
Außerdem wird der PDSOI-MOSFET, der in dem ersten, durch das Teilisolationsgebiet isolierten Elementausbildungsgebiet aus­ gebildet werden soll, in die in der fünften Ausführungsform beschriebenen Typen 1 bis 7 eingeteilt.
Falls die anderen Bedingungen völlig gleich sind, kann für die Schwellenspannung des PDSOI-MOSFETs die folgende Bezie­ hung aufgestellt werden. Vollisolations-Schwebestruktur (Typ D bis Typ F) < Teilisolations-Schwebestruktur (Typ 5 bis Typ 7) < Körperpotential-Festsetzungsstruktur (Typ A, Typ B, Typ 1 bis Typ 4).
Eine Schwellenspannung in der Teilisolations-Schwebestruktur ist aus folgendem Grund größer als die in der Vollisolations- Schwebestruktur. Da das Körpergebiet in der Teilisolations- Schwebestruktur größer als das in der Vollisolations-Schwebe­ struktur ist, kann die Wirkung der Vernichtung eines Ladungs­ trägers (eines Lochs in einem NMOS und eines Elektrons in einem PMOS) erzielt werden, um eine Schwebekörperwirkung zu erzeugen.
Die Halbleitervorrichtung gemäß der sechsten Ausführungsform besitzt die Teilisolations-Vollisolations-Kombinationsstruk­ tur, in der in dem durch das Teilisolationsgebiet isolierten ersten Elementausbildungsgebiet die PDSOI-MOSFETs einer oder mehrerer der Typen 1 bis 7 ausgebildet sind, während einer oder mehrere PDSOI-MOSFETs der Typen A bis F in dem durch das Vollisolationsgebiet isolierten zweiten Elementausbildungsge­ biet ausgebildet sind.
Die Halbleitervorrichtung gemäß der sechsten Ausführungsform mit einer solchen Struktur umfaßt mehrere Arten von PDSOI- MOSFETs. Somit können die für die jeweiligen Zwecke anwendba­ ren PDSOI-MOSFETs vorgesehen werden.
In mehreren Arten von PDSOI-MOSFETs kann außerdem die Schwel­ lenspannung der jeweiligen PDSOI-MOSFETs durch Ändern der Kanalkonzentration, einer Dicke einer SOI-Schicht 4, einer Dicke und eines Materials eines Gate-Oxidfilms 5 und derglei­ chen auf verschiedene Werte eingestellt werden.
Dadurch, daß die jeweiligen Substratvorspannungen (Körperpo­ tential-Festsetzspannungen) auf verschiedene Werte einge­ stellt werden, können außerdem die PDSOI-MOSFETs von zwei oder mehr der Typen 1 bis 4 auf verschiedene Schwellenspan­ nungen eingestellt werden.
Fig. 22 ist eine konzeptionelle Ansicht, die eine Planar­ struktur der Halbleitervorrichtung gemäß der sechsten Ausfüh­ rungsform zeigt. Wie in Fig. 22 gezeigt ist, sind ein durch den Teiloxidfilm 31 isoliertes Teilisolationsgebiet 131 (131A bis 131G) und ein durch den Volloxidfilm 32 isoliertes Voll­ isolationsgebiet 132 gemeinsam vorgesehen. In dem Beispiel aus Fig. 22 sind in einem Teilisolationsgebiet 131B PDSOI- MOSFETs der Körperpotential-Festsetztypen 1 bis 4 vorgesehen, während in einem Vollisolationsgebiet 132 PDSOI-MOSFETs vom Typ A, vom Typ B und von den Typen D bis F vorgesehen sind, in einem Teilisolationsgebiet 131D ein PDSOI-MOSFET mit schwebendem Körper vom Typ 5 vorgesehen ist und in einem Teilisolationsgebiet 131E PDSOI-MOSFETs mit schwebendem Kör­ per der Typen 6 und 7 vorgesehen sind.
Erstes Anwendungsbeispiel
Fig. 23 ist ein Schaltplan eines ersten Anwendungsbeispiels der Halbleitervorrichtung gemäß der sechsten Ausführungsform. Wie in Fig. 23 gezeigt ist, bilden die PMOS-Transistoren Q11 bis Q13 und die NMOS-Transistoren Q21 bis Q23 ein Dreiein­ gangs-NAND-Gatter (eine integrierte Halbleiterschaltung).
Die NMOS-Transistoren Q21 bis Q23 sind zwischen einem Knoten N1 und einer Masse in dieser Reihenfolge in Serie geschaltet, während die PMOS-Transistoren Q11 bis Q13 zwischen einem Aus­ gangsanschluß 33 und dem Knoten N1 parallelgeschaltet sind. An die Gates des PMOS-Transistors Q11 und des NMOS-Transi­ stors Q21 wird ein Eingangssignal IN1 eingegeben, an die Ga­ tes des PMOS-Transistors Q12 und des NMOS-Transistors Q22 wird ein Eingangssignal IN2 eingegeben und an die Gates des PMOS-Transistors Q13 und des NMOS-Transistors Q23 wird ein Eingangssignal IN3 eingegeben.
Bei einer solchen Struktur wird für den NMOS-Transistor Q21 eine Vollisolations-Schwebestruktur (beispielsweise der Typ D) verwendet, während für den NMOS-Transistor Q22 eine kör­ pergebundene Struktur (Typ 5) mit der Teilisolations-Schwebe­ struktur verwendet wird, bei der weder das Körpergebiet noch der Körperanschluß verwendet wird, und für den NMOS-Transi­ stor Q23 eine Teilisolations-Körperpotential-Festsetzungs­ struktur (irgendeiner der Typen 1 bis 4 verwendet wird).
Somit werden für die NMOS-Transistoren Q21 bis Q23 und für die NMOS-Transistoren Q21 bis Q23 mehrere geeignete Arten von PDSOI-MOSFETs verwendet, so daß die Substratvorspannwirkung erhöht wird.
Genauer kann eine Verringerung einer Geschwindigkeit wegen der Substratvorspannwirkung unter Verwendung von MOS-Transi­ storen, die durch die Substratvorspannwirkung in der Größen­ ordnung von Q21 bis Q23 beeinflußt werden, um die NMOS-Tran­ sistoren Q21 bis Q23 in einer solchen Situation so einzustel­ len, daß sie durch die Substratvorspannwirkung in der Größen­ ordnung von Q21 bis Q23 beeinflußt werden, wirksam unter­ drückt werden.
Zweites Anwendungsbeispiel
Fig. 24 ist ein Schaltplan eines zweiten Anwendungsbeispiels der Halbleitervorrichtung gemäß der sechsten Ausführungsform. Wie in Fig. 24 gezeigt ist, sind mehrere Inverter IV in Serie geschaltet, um eine Inverterkette (oder einen Ringoszillator) zu realisieren.
Jeder Inverter IV enthält einen PMOS-Transistor Q15 und einen NMOS-Transistor Q25. Der Drain des PMOS-Transistors Q15 ist an einen gemeinsamen Knoten N2 angeschlossen, während der Knoten N2 über einen PMOS-Transistor Q14 an eine Quellspan­ nung VDD angeschlossen ist und an ein Gate des PMOS-Transi­ stors Q14 ein Steuersignal S14 angelegt wird. Außerdem ist die Source des NMOS-Transistors Q25 an die gemeinsame Masse angeschlossen.
In einem Zustand, in dem der PMOS-Transistor Q14 ausgeschal­ tet ist, wird jeder Inverter IV in einen inaktiven Zustand gebracht. In einem Zustand, in dem der PMOS-Transistor Q14 eingeschaltet ist, wird jeder Inverter IV in einen aktiven Zustand gebracht.
Bei einer solchen Struktur werden für den PMOS-Transistor Q15 und für den NMOS-Transistor Q25, die in dem Inverter IV ent­ halten sind, eine Vollisolations-Schwebestruktur (die Typen D bis F) oder eine Teilisolations-Körperverbindungsstruktur (Typ 5) verwendet. Diese Strukturen können eine niedrigere Schwellenspannung als die Körperpotential-Festsetzungsstruk­ tur einstellen. Somit kann der Inverter IV mit hoher Ge­ schwindigkeit betrieben werden.
Andererseits kann die Schwellenspannung unter Verwendung der Teilisolations-Körperpotential-Festsetzungsstruktur (der Ty­ pen 1 bis 4) in dem PMOS-Transistor Q14 für die Schaltsteue­ rung des Inverters IV erhöht werden. Somit kann der Lei­ stungsverbrauch im ausgeschalteten Zustand verringert werden.
Somit kann durch geeignete Verwendung mehrerer Arten von PDSOI-MOSFETs für die in dem Inverter IV enthaltenen MOS- Transistoren Q15 und Q25 und für den PMOS-Transistor Q14, die deren Schwellenspannungen ändern, die Geschwindigkeit erhöht und der Leistungsverbrauch verringert werden.
Ergänzung
Fig. 25 ist eine Schnittansicht einer Struktur einer FD-SOI- MOSFET-Struktur (vollständig verarmten SOI-MOSFET-Struktur), die durch ein Vollisolationsgebiet isoliert ist. Wie in Fig. 25 gezeigt ist, gleicht die Struktur offensichtlich der in Fig. 16 gezeigten Vollisolationsstruktur mit schwebendem Körper.
Der FDSOI-MOSFET unterscheidet sich von dem PDSOI-MOSFET da­ durch, daß eine unter einer Gate-Elektrode 7 vorgesehene Ver­ armungsschicht 94 einen vergrabenen Oxidfilm 2 erreicht. Au­ ßerdem kann der FDSOI-MOSFET eine Struktur besitzen, bei der ein n--Gebiet einer Source/eines Drains den vergrabenen Oxid­ film 2 erreicht.
Der FDSOI-MOSFET aus Fig. 25 kann sämtliche Typen A bis F der Vollisolationsstruktur und sämtliche Typen 1 bis 7 der Teil­ isolationsstruktur realisieren.
Ein Vorteil des FDSOI-MOSFET besteht darin, daß ein Unter­ schwellenkoeffizient, d. h. eine Schaltgeschwindigkeit, gut ist. Allerdings gibt es auch einen Nachteil, daß wegen einer Änderung der Dicke einer SOI-Schicht 4 eine Schwelle geändert wird. Da die unter dem Gate vorgesehene Verarmungsschicht mit dem vergrabenen Oxidfilm nicht in Kontakt gelangt, besitzt der PDSOI-MOSFET diesbezüglich eine hohe Steuerbarkeit einer Schwellenspannung.
Außerdem kann der Typ der zu verwendenden Transistoren durch Hinzunahme des in Fig. 25 gezeigten FDSOI-MOSFET-Typs zu dem in der fünften Ausführungsform oder in der sechsten Ausfüh­ rungsform verwendeten Transistortyp weiter variiert werden.
Obgleich die Struktur des NMOS-Transistors hauptsächlich in der ersten bis sechsten Ausführungsform beschrieben wurde, kann die Erfindung offensichtlich auch auf einen PMOS-Transi­ stor und auf einen CMOS-Transistor angewendet werden.
Siebente Ausführungsform (Erste Ausführungsart)
Fig. 26 ist eine Schnittansicht eines resistiven Elements einer Halbleitervorrichtung gemäß einer ersten Ausführungsart der zweiten Ausführungsform der Erfindung, während Fig. 27 eine Draufsicht ist. Fig. 26 entspricht einem Schnitt längs der Linie C1-C1 in Fig. 27.
Wie in diesen Figuren gezeigt ist, sind die p+-Gebiete 21 und 22 durch einen Teiloxidfilm 31a und durch ein darunter vorge­ sehenes p-Wannengebiet 11 isoliert. Das p+-Gebiet 21 und das p+-Gebiet 22 sind über das unter dem Teiloxidfilm 31a vorge­ sehene p-Wannengebiet 11 elektrisch miteinander verbunden, wobei zwischen einem auf dem p+-Gebiet 21 vorgesehenen An­ schluß 23 und einem auf dem p+-Gebiet 22 vorgesehenen An­ schluß ein resistives Element R3 ausgebildet sein kann.
Genauer ist das resistive Element R3 unter Verwendung des p- Wannengebiets 11 als unter dem Teiloxidfilm 31a vorgesehene SOI-Schicht 4 ausgebildet. Ein Widerstandswert des resistiven Elements R3 kann anhand einer Dicke des Teiloxidfilms 31a (d. h. einer Dicke des unter dem Teiloxidfilm 31a vorgesehe­ nen p-Wannengebiets 11) gesteuert werden.
Der Umfang des resistiven Elements R3 ist über einen von dem Teiloxidfilm 31a verschiedenen Teiloxidfilm 31 isoliert. Es sind ein n-Wannengebiet 12 und ein n+-Schutzringgebiet 20 ausgebildet. Das n+-Schutzringgebiet 20 ist selektiv in dem n-Wannengebiet 12 ausgebildet. Damit gibt es ein Ausbildungs­ gebiet für das resistive Element, in dem das resistive Ele­ ment R3 über das n+-Schutzringgebiet 20 und das n-Wannenge­ biet 12 gegenüber anderen Elementen isoliert sein kann.
Fig. 28 ist eine Schnittansicht eines allgemeinen resistiven Elements. Wie in Fig. 28 gezeigt ist, sind in einem oberen Schichtabschnitt des p-Wannengebiets 11 selektiv die p+-Ge­ biete 21 und 22 vorgesehen. Das p+-Gebiet 21 und das p+-Gebiet 22 sind über das p-Wannengebiet 11 elektrisch miteinander verbunden. Folglich ist zwischen dem auf dem p+-Gebiet 21 vorgesehenen Anschluß 23 und dem auf dem p+-Gebiet 22 vorge­ sehenen Anschluß ein resistives Element R3 ausgebildet. Die anderen Strukturen gleichen denen der ersten Ausführungsart.
Gemäß der in Fig. 23 gezeigten ersten Ausführungsart wird das unter dem Teiloxidfilm 31 vorgesehene p-Wannengebiet 11 zum Ausbilden eines Widerstands verwendet. Somit kann ein Wider­ standswert eines in Fig. 28 gezeigten allgemeinen resistiven Elements erhöht werden.
Zweite Ausführungsart
Fig. 29 ist eine Schnittansicht eines resistiven Elements einer Halbleitervorrichtung gemäß einer zweiten Ausführungs­ art der zweiten Ausführungsform. Die zweite Ausführungsart verwendet eine Teilisolations-Vollisolations-Kombinations­ struktur.
Wie in Fig. 29 gezeigt ist, kann auf die gleiche Weise wie in der ersten Ausführungsart über ein unter einem Teiloxidfilm 31 ausgebildetes p-Wannengebiet 11 zwischen einem auf einem p+-Gebiet 21 vorgesehenen Anschluß 23 und einem auf einem p+- Gebiet 22 vorgesehenen Anschluß 24 ein resistives Element R3 ausgebildet sein.
Das resistive Element R3 ist über einen Volloxidfilm 32 voll­ ständig gegenüber dem Umfang isoliert. Somit b 38804 00070 552 001000280000000200012000285913869300040 0002010160093 00004 38685raucht kein n- Wannengebiet 12 und kein n+-Schutzringgebiet 20 wie in der ersten Ausführungsart vorgesehen zu sein.
Dritte Ausführungsart
Fig. 30 ist eine Schnittansicht eines Ausbildungsgebiets ei­ nes resistiven Elements einer Halbleitervorrichtung gemäß einer dritten Ausführungsart der siebenten Ausführungsform.
Wie in Fig. 30 gezeigt ist, sind die p+-Gebiete 21 und 22 durch einen Teiloxidfilm 31 und durch ein Teilisolationsge­ biet als darunter vorgesehenes p-Wannengebiet 11 isoliert. Das p+-Gebiet 21 und das p+-Gebiet 22 sind über das unter den Teiloxidfilmen 31a vorgesehene p-Wannengebiet 11 und über ein p-Wannengebiet 11a, in dem der Teiloxidfilm 31 nicht ausge­ bildet ist, elektrisch miteinander verbunden, wobei zwischen einem auf dem p+-Gebiet 21 vorgesehenen Anschluß 23 und einem auf dem p+-Gebiet 22 vorgesehenen Anschluß ein resistives Element R34 ausgebildet sein kann. Die anderen Strukturen gleichen denen der ersten Ausführungsart.
Gemäß der dritten Ausführungsart ist das resistive Element R34 durch das p-Wannengebiet 11a ausgebildet, auf dem der Teiloxidfilm 31 nicht vorgesehen ist. Somit kann ein Durch­ biegen während der Ausbildung des Teiloxidfilms 31 unter­ drückt werden.
In der obenbeschriebenen siebenten Ausführungsform werden Störstellen zur Bestimmung eines Widerstandswerts während der Ausbildung eines Source-Drain-Gebiets durch den Teiloxidfilm 31 implantiert. Somit kann eine Änderung des Widerstandswerts dadurch unterdrückt werden, daß ein Gebiet vorgesehen wird, in dem der Teiloxidfilm 31 wie in der dritten Ausführungsart nicht ausgebildet ist.
Anwendungsbeispiel
Fig. 31 ist ein Schaltplan einer SRAM-Zelle mit einer Sechs­ transistor-CMOS-Struktur. Wie in Fig. 31 gezeigt ist, sind zwischen den Knoten N11 und N12 ein CMOS-Inverter mit einem NMOS-Transistor Q1 und einem PMOS-Transistor Q5 und ein CMOS- Inverter mit einem NMOS-Transistor Q2 und einem PMOS-Transi­ stor Q6 querverschaltet. Somit wird ein Zwischenspeicher ge­ bildet.
Ein NMOS-Transistor Q3 ist zwischen eine Bitleitung BL und den Knoten N11 geschaltet, ein NMOS-Transistor Q4 ist zwi­ schen eine Bitleitung BL2 und einen Knoten N12 geschaltet und die Gates der NMOS-Transistoren Q3 und Q4 sind an eine Wort­ leitung WL angeschlossen. Die NMOS-Transistoren Q1 und Q2 und die PMOS-Transistoren Q5 und Q6 werden als Treibertransisto­ ren bezeichnet, während die NMOS-Transistoren Q3 und Q4 als Zugriffstransistoren bezeichnet werden.
Fig. 32 ist eine Draufsicht einer Anordnungsstruktur zur Rea­ lisierung der in Fig. 31 gezeigten SRAM-Zelle. Wie in Fig. 32 gezeigt ist, sind die aktiven Gebiete 66 bis 69 über den Teiloxidfilm 31 isoliert und selektiv ausgebildet. Die akti­ ven Gebiete 66 und 69 sind n-Störstellengebiete, während die aktiven Gebiete 67 und 68 p-Störstellengebiete sind.
In Fig. 32 ist über dem aktiven Gebiet 66 eine Gate-Elektrode 78 ausgebildet, über den aktiven Gebieten 66 und 67 eine Gate-Elektrode 79 ausgebildet, über den aktiven Gebieten 68 und 69 eine Gate-Elektrode 80 ausgebildet und über dem akti­ ven Gebiet 69 eine Gate-Elektrode 81 ausgebildet.
Außerdem sind die aktiven Gebiete 66 bis 69 und die Gate- Elektroden 78 und 82 jeweils an vorgegebenen Abschnitten mit einem Kontakt 76 versehen und über den Kontakt 76 elektrisch mit einer nicht gezeigten Verdrahtung wie etwa einer Bitlei­ tung BL oder einer Wortleitung WL verbunden. Außerdem ist das aktive Gebiet 67 über einen gemeinsam genutzten Kontakt 77 elektrisch mit der Gate-Elektrode 80 verbunden.
Bei einer solchen Struktur wird durch das aktive Gebiet 66 und die Gate-Elektrode 79 der NMOS-Transistor Q1 gebildet, wird durch das aktive Gebiet 69 und die Gate-Elektrode 80 der NMOS-Transistor Q2 gebildet, wird durch das aktive Gebiet 66 und die Gate-Elektrode 78 der NMOS-Transistor Q3 gebildet, wird durch das aktive Gebiet 69 und die Gate-Elektrode 81 der NMOS-Transistor Q4 gebildet, wird durch das aktive Gebiet 67 und die Gate-Elektrode 79 der PMOS-Transistor Q5 gebildet und wird durch das aktive Gebiet 68 und die Gate-Elektrode 80 der PMOS-Transistor Q6 gebildet.
Fig. 33 ist ein Schaltplan einer SRAM-Zelle mit einer Zellen­ struktur mit hoher resistiver Last. Wie in Fig. 33 gezeigt ist, sind zwischen den Knoten N11 und N12 ein NMOS-Inverter mit einem NMOS-Transistor Q1 und einem Widerstand R11 und ein NMOS-Inverter mit einem NMOS-Transistor Q2 und einem Wider­ stand R12 querverschaltet. Somit wird ein Zwischenspeicher gebildet. Die anderen Strukturen gleichen denen der in Fig. 31 gezeigten SRAM-Zelle.
Fig. 34 ist eine Draufsicht einer Anordnungsstruktur zur Rea­ lisierung der in Fig. 33 gezeigten SRAM-Zelle. Wie in Fig. 34 gezeigt ist, sind die aktiven Gebiete 66 und 69 durch den Teiloxidfilm 31 isoliert und selektiv ausgebildet. Die akti­ ven Gebiet 66 und 69 sind n-Störstellengebiete.
Außerdem sind die p+-Gebiete 21a, 21b, 22a und 22b selektiv ausgebildet, wobei zwischen den p+-Gebieten 21a und 22a bzw. zwischen den p+-Gebieten 21b und 22b die Wannengebiete 82a und 82b der Ausbildung der resistiven Schicht vorgesehen sind, in dem ein in der zweiten Ausführungsart der siebenten Ausführungsform gezeigtes resistives Element auszubilden ist. Die Wannengebiete 82a der Ausbildung des resistiven Elements und die p+-Gebiete 21a und 22a und das Wannengebiet 82b der Ausbildung des resistiven Elements und die p+-Gebiete 21b und 22b sind über einen darum ausgebildeten Volloxidfilm 32 voll­ ständig gegenüber den anderen Elementen isoliert.
In Fig. 34 ist über dem aktiven Gebiet 66 eine Gate-Elektrode 78 ausgebildet, über dem aktiven Gebiet 67 eine Gate-Elek­ trode 79 ausgebildet, über dem aktiven Gebiet 69 eine Gate- Elektrode 80 ausgebildet und über dem aktiven Gebiet 69 eine Gate-Elektrode 81 ausgebildet.
Außerdem sind die aktiven Gebiete 66 und 69 und die Gate- Elektroden 78 und 82 jeweils an vorgegebenen Stellen mit ei­ nem Kontakt 76 versehen und über den Kontakt 76 elektrisch mit einer nicht gezeigten Verdrahtung wie etwa einer Bitlei­ tung BL oder einer Wortleitung WL verbunden. Außerdem ist das p+-Gebiet 22a über einen gemeinsam genutzten Kontakt 77 elek­ trisch mit der Gate-Elektrode 80 verbunden, während das p+- Gebiet 22b über den gemeinsam genutzten Kontakt 77 elektrisch mit der Gate-Elektrode 79 verbunden ist.
Bei einer solchen Struktur wird von dem aktiven Gebiet 66 und der Gate-Elektrode 79 der NMOS-Transistor Q1 gebildet, von dem aktiven Gebiet 69 und der Gate-Elektrode 80 der NMOS- Transistor Q2 gebildet, von dem aktiven Gebiet 66 und der Gate-Elektrode 78 der NMOS-Transistor Q3 gebildet, von dem aktiven Gebiet 69 und der Gate-Elektrode 81 der NMOS-Transi­ stor Q4 gebildet, von den p+-Gebieten 21a und 22a und von dem Wannengebiet 82a der Ausbildung des resistiven Element ein Widerstand R11 als Lastwiderstand (LOAD-Element) gebildet und von den p+-Gebieten 21b und 22b und von dem Wannengebiet 82b der Ausbildung des resistiven Elements ein Widerstand R12 als Lastwiderstand gebildet.
Ein Vergleich zwischen den Fig. 32 und 34 zeigt, daß die Aus­ bildungsfläche der Wannengebiete 82a und 82b der Ausbildung des resistiven Elements kleiner als die der aktiven Gebiete 67 und 68 eingestellt ist. Folglich kann eine SRAM-Zellenflä­ che verringert werden.
Achte Ausführungsform
Fig. 35 ist eine Draufsicht einer allgemeinen H-Gate-Elek­ trode. Wie in Fig. 35 gezeigt ist, isoliert eine H-Gate-Elek­ trode 71 elektrisch ein angrenzend an ein Source-Gebiet 50 und ein Drain-Gebiet 60 ausgebildetes Körpergebiet 16 in Richtung der Gate-Breite W über das "I" in Querrichtung ge­ genüber dem Drain-Gebiet 60 und dem Source-Gebiet 50, während ein mittleres "-" als Gate-Elektrode eines ursprünglichen MOS-Transistors wirkt.
Bei einer solchen Struktur ist an einem Ende der H-Gate-Elek­ trode 71 teilweise eine p+-Implantationsmaskenöffnung 15 zur Implantation in das Körpergebiet 16 vorgesehen. Entsprechend werden am Ende der H-Gate-Elektrode 71 gemeinsam mit n-Stör­ stellen auch p-Störstellen implantiert. Folglich gibt es ein Problem, daß ein unter der H-Gate-Elektrode 71 vorgesehener Gate-Oxidfilm während der Ionenimplantation stark beschädigt wird. Außerdem gibt es ein Problem, daß das als p-Störstellen implantierte B, BF2 oder dergleichen in ein in einem aktiven Gebiet ausgebildetes Gate-Elektrodengebiet diffundiert, was zu einer Änderung der Schwellenspannung je nach Prozeßtempe­ ratur führt.
Fig. 36 ist eine Draufsicht einer Planarstruktur einer Halb­ leitervorrichtung gemäß einer achten Ausführungsform der Er­ findung. Fig. 37 ist eine Schnittansicht längs der Linie D1- D1 in Fig. 36.
Wie in diesen Figuren gezeigt ist, ist die H-Gate-Elektrode 71 in einem rechts und links an das "I" angrenzenden Gebiet mit einem p--Körpergebiet 17b und mit einem an das p--Körper­ gebiet 17b angrenzenden p+-Körpergebiet 17a versehen. Somit ist ein Körpergebiet 17 ausgebildet.
Somit ist das p+-Körpergebiet 17a in einem Abstand r1 von der H-Gate-Elektrode 71 vorgesehen, so daß zuverlässig verhindert werden kann, daß am Ende der H-Gate-Elektrode 71 teilweise die p+-Implantationsmaskenöffnung 16 ausgebildet wird.
Im Vergleich zu der in Fig. 35 gezeigten Struktur kann die während der Implantation der Störstellen an dem unter der H- Gate-Elektrode 71 vorgesehenen Gate-Oxidfilm verursachte Be­ schädigung entsprechend erheblicher verringert werden. Folg­ lich kann die Zuverlässigkeit des Gate-Oxidfilms verbessert und die Änderung der Schwellenspannung wirksam unterdrückt werden.
Außerdem ist zwischen dem p+-Körpergebiet 17a und der H-Gate- Elektrode 71 der Abstand r1 vorgesehen. Somit kann verhindert werden, daß wegen der Diffusion des B, BF2 oder dergleichen, das als p-Störstellen zum Ausbilden des p+-Körpergebiets 17a implantiert wird, in das Gate-Elektrodengebiet die Schwellen­ spannung geändert wird.
Bei der in Fig. 36 gezeigten Struktur werden die p-Störstel­ len während der Ausbildung eines Taschengebiets höchstens in das Ende der H-Gate-Elektrode 71 implantiert. Somit kann eine Konzentration der p-Störstellen am Ende der H-Gate-Elektrode 71 auf 5 × 1018 cm-3 oder weniger gesteuert werden. Somit kann die Änderung des Schwellwerts unterdrückt werden.
Wie in Fig. 37 gezeigt ist, ist zwischen einer unter der H- Gate-Elektrode 71 vorgesehenen SOI-Schicht 4 und dem p+-Kör­ pergebiet 17a außerdem das p--Körpergebiet 17b mit niedriger Störstellenkonzentration vorgesehen. Somit könnte ein Körper­ widerstandswert erhöht werden.
Außerdem kann das Problem dadurch verhältnismäßig leicht ge­ löst werden, daß auf dem p--Körpergebiet 17b Silicid vorgese­ hen wird. Offensichtlich kann die achte Ausführungsform ebenso sowohl auf eine T-Gate-Elektrodenstruktur als auch auf die H-Gate-Elektrodenstruktur angewendet werden.
Mit Bezug auf eine Isolationstechnik wird für die durch eine Vollisolation, durch eine Teilisolation und durch eine Teil­ isolations-Vollisolations-Kombination hergestellte H-Gate- Elektroden-T-Gate-Elektrodenstruktur außerdem die achte Aus­ führungsform verwendet. Offensichtlich kann diese Struktur auch auf PMOS und CMOS angewendet werden.
Obgleich in den ersten acht Ausführungsformen der auf einem Si-Einkristall hergestellte SOI-Transistor beschrieben worden ist, kann die Erfindung selbstverständlich auch auf einen aus polykristallinem Si ausgebildeten Polysilicium-TFT (Dünnfilm­ transistor) angewendet werden.
Teilisolations-Arbeitsablauf
Es werden nun Beispiele eines Teilisolations-Arbeitsablaufs und eines Teilisolations-Vollisolations-Kombinations-Arbeits­ ablaufs beschrieben.
Die Fig. 38 bis 52 sind Schnittansichten eines Teilisola­ tions-Arbeitsablaufs zum Ausbilden eines Elements in einem ersten, gegenüber einem Teilisolationsgebiet isolierten Ge­ biet. Der Teilisolations-Arbeitsablauf wird unten anhand die­ ser Figuren beschrieben.
Wie in Fig. 38 gezeigt ist, wird zunächst ein SOI-Substrat als Anfangswafer vorbereitet. Das SOI-Substrat wird mit einer Mehrschichtstruktur mit einem Halbleitersubstrat 1, einem vergrabenen Oxidfilm 2 und einer SOI-Schicht 4 ausgebildet. Typischerweise hat die SOI-Schicht 4 eine Dicke von 30 bis 400 nm, während der vergrabene Oxidfilm 2 eine Dicke von 100 bis 500 nm hat. Für Anwendungen in einer Leistungsvorrichtung hat die SOI-Schicht 4 eine Dicke von mehreren Mikrometern bis mehreren zehn Mikrometern.
Wie in Fig. 39 gezeigt ist, wird nachfolgend auf einer Ober­ fläche der SOI-Schicht 4 ein Oxidfilm 35 ausgebildet. Für den Oxidfilm 35 wird ein thermischer Oxidfilm, ein TEOS-Oxidfilm und dergleichen verwendet. Der Oxidfilm 35 hat eine Dicke von etwa 5 bis 40 nm. Daraufhin wird auf dem Oxidfilm 35 ein Ni­ tridfilm 36 abgeschieden. Der Nitridfilm 36 hat eine Dicke von 50 bis 300 nm. Der Nitridfilm 36 kann durch LPCVD (Ab­ scheidung aus der Dampfphase bei niedrigem Druck) oder durch Plasmanitridfilm-CVD abgeschieden werden.
Nachfolgend wird der Nitridfilm 36 einer Lithographie ausge­ setzt. Genauer wird ein auf dem Nitridfilm 36 ausgebildeter Resist als Maske verwendet und der Nitridfilm 36 einer Struk­ turierung durch eine RIE-Vorrichtung (Vorrichtung für das reaktive Ionenätzen) oder ECR-Vorrichtung (Elektronenzyklo­ tron-Resonanzvorrichtung) ausgesetzt. Daraufhin wird der Re­ sist durch Veraschen oder mit wäßrigem Persulfat entfernt.
Wie in Fig. 40 gezeigt ist, werden anschließend der Oxidfilm 35 und die SOI-Schicht 4 unter Verwendung des strukturierten Nitridfilms 36 als Maske mittels der RIE-Vorrichtung oder der ECR-Vorrichtung geätzt. Daraufhin wird selektiv ein Graben 37 ausgebildet. In diesem Fall wird der Graben 37 in der Weise ausgebildet, daß ein Teil der SOI-Schicht 4 verbleibt.
Wie in Fig. 41 gezeigt ist, wird nachfolgend auf der gesamten Oberfläche ein Oxidfilm 38 vorgesehen. Der Oxidfilm 38 kann unter Verwendung einer Plasma-TEOS-Vorrichtung, einer HDP- Vorrichtung (Vorrichtung für hochdichtes Plasma) oder der­ gleichen abgeschieden werden. Der Oxidfilm 38 hat eine Dicke von etwa 100 bis 500 nm. Daraufhin wird eine Oberfläche unter Verwendung einer CMP-Vorrichtung (Vorrichtung für das che­ misch-mechanisches Polieren) geglättet. Im Ergebnis kann der Oxidfilm 38 in dem Graben 37 vergraben werden.
Anschließend wird bei einer Temperatur von 1000°C bis 1100°C eine Wärmebehandlung ausgeführt. Somit kann die Qua­ lität des erzeugten Oxidfilms 38 verbessert werden. Außerdem ist es wirksam, in der Phase aus Fig. 40, in der der Oxidfilm 38 noch nicht erzeugt wurde, eine Innenwand des Grabens 37 einer thermischen Oxidation bei einer hohen Temperatur von 900°C bis 1000°C auszusetzen, um die Eckabschnitte der SOI- Schicht 4 in den oberen und unteren Teilen des Grabens abzu­ runden, da dadurch eine Spannung abgebaut werden kann.
Wie in Fig. 42 gezeigt ist, wird nachfolgend durch RIE, durch ECR oder durch Naßätzen der Oxidfilm zurückgeätzt. Daraufhin wird der Nitridfilm 36 unter Verwendung heißer Phosphorsäure entfernt. Somit ist der Teiloxidfilm 31 fertiggestellt. Ein durch den Teiloxidfilm 31 und die unter dem Teiloxidfilm 31 vorgesehene SOI-Schicht 4 isoliertes Gebiet wirkt als Ele­ mentausbildungsgebiet. Zu diesem Zeitpunkt kann der auf der SOI-Schicht 4 verbleibende (aktive) Oxidfilm 35 vollständig entfernt werden und erneut ein thermischer Oxidfilm oder ein anderer Oxidfilm vorgesehen werden.
Wie in Fig. 43 gezeigt ist, werden unter Verwendung eines durch Lithographie strukturierten Resists 39 als Maske B-Io­ nen (Bor-Ionen) 40 implantiert, um ein p-Wannengebiet 11 aus­ zubilden.
Wie in Fig. 44 gezeigt ist, werden nachfolgend unter Verwen­ dung eines durch Strukturieren mittels Lithographie erhalte­ nen Resists 41 als Maske P-Ionen (Phosphor-Ionen) 42 implan­ tiert, um ein n-Wannengebiet 12 auszubilden.
Um das n-Wannengebiet 12 auszubilden, können außer dem P Störstellen wie etwa As oder Sb verwendet werden. Zum Ausbil­ den des p-Wannengebiets 11 kann außer B auch BF2, In oder dergleichen verwendet werden. Sowohl das p-Wannengebiet 11 als auch das n-Wannengebiet 12 werden so eingestellt, daß sie eine Störstellenkonzentration von 1 × 1015 bis 1 × 1019 cm-2 haben.
Wie in Fig. 45 gezeigt ist, wird der auf der Oberfläche der SOI-Schicht 4 ausgebildete Oxidfilm 35 durch Naßätzen ent­ fernt, woraufhin ein Oxidfilm 56 für einen Gate-Oxidfilm aus­ gebildet wird. Für den Oxidfilm 56 können wie üblich auch ein Metalloxidfilm wie etwa Al2O3, ein hochdielektrischer Oxidfilm wie etwa Ta2O5 oder BST und dergleichen sowie ein thermischer Oxidfilm und ein Nitridoxidfilm verwendet werden.
Nachfolgend wird unter Verwendung der LPCVD-Vorrichtung eine Polysiliciumschicht mit einer Dicke von etwa 100 bis 400 nm vorgesehen. Für die Polysiliciumschicht kann eine Polysilici­ umschicht mit darin implantierten Störstellen wie etwa P oder B verwendet werden. Außerdem kann als Material einer Gate- Elektrode anstelle der Polysiliciumschicht eine Metallelek­ trode etwa aus W, Ta oder Al verwendet werden.
Nachfolgend wird die Lithographie ausgeführt. Daraufhin wird die Polysiliciumschicht unter Verwendung einer Vorrichtung zum anisotropen Ätzen wie etwa der RIE-Vorrichtung oder der ECR-Vorrichtung verarbeitet. Somit wird eine Gate-Elektrode 7 ausgebildet. Zu diesem Zeitpunkt können auf der Polysilicium­ schicht ein Oxidfilm oder ein Nitridfilm/Oxidfilm als Iso­ lierfilm vorgesehen werden, wobei der Isolierfilm nach der Lithographie als Maske zur Verarbeitung der Polysilicium­ schicht verwendet werden kann. Obgleich in Fig. 45 die typi­ sche Gate-Elektrode 7 gezeigt ist, kann eine Gate-Elektrode wie etwa eine H-Gate-Elektrode 71, eine T-Gate-Elektrode 72 oder eine Spezial-H-Gate-Elektrode 73 ausgebildet werden, wobei eine Gate-Elektrodenstruktur für jedes Elementausbil­ dungsgebiet geändert werden kann.
Wie in Fig. 46 gezeigt ist, werden nachfolgend unter Verwen­ dung eines durch Lithographie strukturierten Resists 43 und der Gate-Elektrode 7 als Masken p-Störstellen implantiert. Somit wird ein Taschengebiet 11a ausgebildet. Das Taschenge­ biet 11a besitzt eine Funktion, die die durch die Mikrofabri­ kation verursachte Wirkung des kurzen Kanals unterdrückt. Die Wirkung des kurzen Kanals wird auch durch Bedingungen wie etwa eine Übergangstiefe einer Source/eines Drains, einen Gate-Oxidfilm und dergleichen beeinflußt. Entsprechend kann der Schritt des Ausbildens des Taschengebiets weggelassen werden, wenn die Bedingungen und dergleichen optimiert wer­ den, um die Wirkung des kurzen Kanals zu unterdrücken.
Als p-Störstellen zur Ausbildung des Taschengebiets wird B, BF2 oder In in einer Konzentration von etwa 1 × 1012 bis 1 × 1014 cm-2 implantiert. Somit wird ein Taschengebiet 11a ausgebildet.
Außerdem werden nach Ausbilden des Taschengebiets unter Ver­ wendung des Resists 43 und der Gate-Elektrode 7 als Masken n- Störstellen implantiert. Somit wird ein n-Erweiterungsgebiet 44 ausgebildet. Als die n-Störstellen sollten vorzugsweise As, P oder Sb in einer Konzentration von etwa 1 × 1013 bis 1 × 1015 cm-2 verwendet werden.
Wie in Fig. 47 gezeigt ist, werden nachfolgend unter Verwen­ dung eines durch Lithographie strukturierten Resists 45 und der Gate-Elektrode 7 als Masken n-Störstellen implantiert. Somit wird ein Taschengebiet 12a ausgebildet.
Als n-Störstellen zur Ausbildung des Taschengebiets wird As, P oder Sb in einer Konzentration von etwa 1 × 1012 bis 1 × 1014 cm-2 implantiert. Somit wird das Taschengebiet 12a ausgebildet.
Außerdem werden nach Ausbildung des Taschengebiets unter Ver­ wendung des Resists 45 und der Gate-Elektrode 7 als Masken p- Störstellen implantiert. Daraufhin wird ein n-Erweiterungsge­ biet 46 ausgebildet. Als die p-Störstellen sollten vorzugs­ weise B, BF2 oder In in einer Konzentration von etwa 1 × 1013 bis 1 × 1015 cm-2 verwendet werden.
Obgleich zweckmäßigkeitshalber sowohl das Taschengebiet 11a als auch das p-Erweiterungsgebiet 46 als "p-" gezeigt sind, besitzt das p-Erweiterungsgebiet 46 in den Fig. 46 und 47 zweckmäßigkeitshalber tatsächlich eine höhere Störstellenkon­ zentration. Ähnlich besitzt das n-Erweiterungsgebiet 44 tat­ sächlich eine höhere Störstellenkonzentration, obgleich so­ wohl das Taschengebiet 12a als auch das n-Erweiterungsgebiet 44 zweckmäßigkeitshalber als "n-" gezeigt sind.
In Fig. 48 und den nachfolgenden Figuren, die unten beschrie­ ben werden, wird typischerweise ein NMOS-Transistor erläu­ tert. Mit Ausnahme dessen, daß ein Leitungstyp gegenüber dem des NNOS-Transistors umgekehrt ist, wird ein PMOS-Transistor auf die gleiche Weise wie der NMOS-Transistor ausgebildet.
Wie in Fig. 48 gezeigt ist, wird nachfolgend auf einer Sei­ tenfläche der Gate-Elektrode 7 ein Seitenwandfilm abgeschie­ den. Als Seitenwandfilm wird ein TEOS-Film oder ein Plasma­ oxidfilm verwendet. Außerdem kann ein durch die LPCVD oder die Plasma-CVD ausgebildeter Isolierfilm mit einer Zwei­ schichtstruktur aus Si3N4 oder Si3N4/SiO2 verwendet werden. Nach der Abscheidung wird ein Rückätzen zum Ausbilden einer Seitenwand 6 ausgeführt.
Nachfolgend wird die Lithographie ausgeführt, um in ein NMOS- Ausbildungsgebiet n-Störstellen zu implantieren. Somit werden ein Source-Gebiet 52 und ein Drain-Gebiet 62 ausgebildet. Als die n-Störstellen wird As, P, Sb oder dergleichen in einer Konzentration von etwa 1 × 1014 bis 1 × 1016 cm-2 implantiert. Während der Ausbildung des Source-Gebiets 52 und des Drain- Gebiets 62 kann ein n-Körpergebiet des PMOS gemeinsam ausge­ bildet werden.
Durch Implantieren von p-Störstellen wie etwa B, BF2 oder In in einer Konzentration von etwa 1 × 1014 bis 1 × 1016 cm-2 kann ein in Fig. 48 nicht gezeigtes Source-Drain-Gebiet des PMOS ausgebildet werden. In diesem Fall kann ein p--Körperge­ biet des NMOS gemeinsam ausgebildet werden. Nachfolgend wird ein Tempern (800 bis 1150°C) zum Aktivieren des Source- Drain-Gebiets ausgeführt.
Wie in Fig. 49 gezeigt ist, wird nachfolgend in einem zu si­ licidierenden Abschnitt (dem Source-Gebiet 52, dem Drain-Ge­ biet 62, der Gate-Elektrode 7, einem (nicht gezeigten) Kör­ pergebiet oder dergleichen) ein Oxidfilm 56 entfernt. Ent­ sprechend verbleiben lediglich der unter der Gate-Elektrode 7 und unter der Seitenwand 6a vorgesehene Oxidfilm 56, wobei der unter der Gate-Elektrode 7 vorgesehene Oxidfilm 56 als der Gate-Oxidfilm 5 wirkt, während der unter der Seitenwand 6a vorgesehene Oxidfilm 56 und die Seitenwand 6a als die Sei­ tenwand 6 wirken. Daraufhin werden auf den Oberflächen des Source-Gebiets 52, des Drain-Gebiets 62 und der Gate-Elek­ trode 7 die Silicidgebiete 47, 48 und 49 ausgebildet.
In diesem Fall werden in zwei oder mehr jeweils durch ein Teilisolationsgebiet isolierten Elementausbildungsgebieten zwei oder mehr PDSOI-MOSFETs der Typen 1 bis 7 ausgebildet. Somit kann die Halbleitervorrichtung gemäß der fünften Aus­ führungsform erhalten werden.
Fig. 49 zeigt einen Salicide-Prozeß zum Silicidieren einer Source/eines Drains und eines Gates. Je nach den Anwendungen wird in einigen Fällen (ESD: elektrostatische Entladung und dergleichen) ein Polyzidprozeß zum Silicidieren lediglich des Gates ausgeführt oder auf der Source/dem Drain und dem Gate ein Silicidschutz-Oxidfilm ausgebildet, so daß das Silicidie­ ren nicht vollständig ausgeführt wird. Zum Silicidieren wer­ den TiSi2, COSi2, NiSi2, WSi2, TaSi2, MoSi2, HfSi2, Pd2Si, PtSi, ZrSi2 und dergleichen verwendet.
Wie in Fig. 50 gezeigt ist, wird nachfolgend auf der gesamten Oberfläche ein Zwischenschicht-Isolierfilm 85 aus einem Oxid­ film mit einer Dicke von etwa 1 µm abgeschieden. Daraufhin wird ein CMP zum Glätten des Zwischenschicht-Isolierfilms 85 ausgeführt. Anschließend wird die Lithographie zur Kontakt­ ausbildung ausgeführt und auf den Silicidgebieten 47 und 48 durch Ätzen ein Kontaktloch 84 ausgebildet.
Wie in Fig. 51 gezeigt ist, wird nachfolgend auf der gesamten Oberfläche W (Wolfram) abgeschieden. Anstelle von W können Al, TiN oder eine D-Polysiliciumschicht abgeschieden werden. In bezug auf W umfaßt ein Filmausbildungsverfahren die Deck- CVD und die Selektiv-CVD. In bezug auf Al kann Hochtempera­ turzerstäuben und Aufschmelzzerstäuben verwendet werden. In bezug auf TiN und die D-Polysiliciumschicht kann eine LPCVD verwendet werden. Um die Haftung des W und eines Substratiso­ lierfilms zu verbessern, können das Ti, das TiN und das TiW vor dem Abscheiden des W ausgebildet werden. Es wird eine Beschreibung für W in der Deck-CVD gegeben. Nach dem Aus­ scheiden des W wird es durch Rückätzen vollständig geglättet.
Wie in Fig. 52 gezeigt ist, wird nachfolgend eine Aluminium­ verdrahtungsschicht 88 als erstes Metall abgeschieden.
Selbstverständlich können für ein Material der Aluminiumver­ drahtungsschicht 88 AlCuSi, Cu oder die D-Polysiliciumschicht verwendet werden. Nach der Lithographie wird die Aluminium­ verdrahtungsschicht 88 verarbeitet.
Daraufhin wird auf der gesamten Oberfläche einschließlich der Aluminiumverdrahtungsschicht 88 ein Zwischenschichtisolier­ film 87 vorgesehen und mit einer CMP-Technik oder dergleichen geglättet, um eine Konkav-Konvex-Stufe zu beseitigen.
Wie in Fig. 53 gezeigt ist, wird nachfolgend ein Verbindungs­ loch (Durchgangsloch) mit einer Metallverdrahtung als zweites Metall ausgebildet und darin auf die gleiche Weise eine Wolf­ ramschicht 89 als Kontakt vergraben. Daraufhin wird auf die gleiche Weise wie das erste Metall eine Aluminiumverdrah­ tungsschicht 97 als zweites Metall ausgebildet. Anschließend wird auf der gesamten Oberfläche ein Zwischenschichtisolier­ film 96 vorgesehen, der auf die gleiche Weise wie der Zwi­ schenschichtisolierfilm 87 geglättet wird.
Im Fall einer Vorrichtung, die eine Metallverdrahtung mit einem dritten Metall oder mehr erfordert, wird nachfolgend der in Fig. 52 oder 53 gezeigte Schritt wiederholt, woraufhin ein Chipschutzfilm (Passivierungsfilm) vorgesehen und ein Fenster (Pad) für den Kontaktierungsdrahtanschluß geöffnet wird. Somit sind sämtliche Schritte abgeschlossen.
Obgleich als der CMOS-Schritt der Doppel-Gate-Prozeß mit dem n+-Gate und dem p+-Gate beschrieben worden ist, kann selbst­ verständlich ein Einzel-Gate-Prozeß oder ein Metall-Gate-Pro­ zeß Prozeß (mit W, Ta oder dergleichen) verwendet werden.
Teilisolations-Vollisolations-Kombinations-Arbeitsablauf
Die Fig. 54 bis 57 sind Schnittansichten eines Vollisola­ tionsgebiet-Ausbildungsschritts in einem Verfahren zur Her­ stellung einer Halbleitervorrichtung für eine Teilisolations- Vollisolations-Kombination. Mit Bezug auf diese Figuren wird ein Teilisolations-Vollisolations-Kombinations-Arbeitsablauf beschrieben.
Zunächst wird der in den Fig. 38 bis 40 gezeigte Teilisola­ tions-Arbeitsablauf ausgeführt. Wie in Fig. 54 gezeigt ist, wird daraufhin außerdem unter Verwendung eines durch Litho­ graphie strukturierten Resists 98 als Maske ein Graben 37 geätzt, wobei durch eine SOI-Schicht 4 ein vollständig zu isolierender Abschnitt geätzt wird. Somit wird ein Graben 57 ausgebildet, der einen vergrabenen Oxidfilm 2 erreicht.
Wie in Fig. 55 gezeigt ist, wird nachfolgend der Resist 98 entfernt und daraufhin auf der gesamten Oberfläche ein Oxid­ film 99 vorgesehen. Unter Verwendung einer Plasma-TEOS- oder HDP-Vorrichtung oder dergleichen wird der Oxidfilm 99 abge­ schieden. Der Oxidfilm 99 besitzt eine Dicke von etwa 100 bis 500 nm. Eine Tiefe des Grabens 37 für eine Teilisolation und die des Grabens 57 für eine Vollisolation haben eine Diffe­ renz t1. Somit wird auf der Oberseite des Oxidfilms 99 zwi­ schen dem Graben 37 und dem Graben 57 eine Stufe t2 erzeugt, die t1 widerspiegelt und t1 in der Zeichnung entspricht.
Wie in Fig. 56 gezeigt ist, wird daraufhin eine Oberfläche unter Verwendung einer CMP-Vorrichtung geglättet, der Oxid­ film 99 in dem Graben 37 vergraben und ein Oxidfilm 100 in dem Graben 57 vergraben. In einem Teilisolationsgebiet und in einem Vollisolationsgebiet ist auf dem Oxidfilm 99 aber die Stufe t2 erzeugt worden. Somit wird auf dem Vollisolationsab­ schnitt (Oxidfilm 100) eine Durchbiegung erzeugt. Anschlie­ ßend wird bei einer Temperatur von 1000°C bis 1100°C eine Wärmebehandlung ausgeführt, um die Qualität des abgeschiede­ nen Films zu verbessern. Da eine mechanische Spannung abge­ baut werden kann, ist es außerdem wirksam, bevor der Oxidfilm vorgesehen wird, eine Innenwand des Grabens einer thermischen Oxidation bei einer hohen Temperatur von 900°C bis 1000°C auszusetzen, um die Eckabschnitte der SOI-Schicht 4 in den oberen und unteren Teilen des Grabens abzurunden.
Wie in Fig. 57 gezeigt ist, werden nachfolgend die Oxidfilme 99 und 100 durch RIE, ECR oder Naßätzen zurückgeätzt. Darauf­ hin wird der Oxidfilm 35 unter Verwendung heißer Phosphor­ säure entfernt. Im Ergebnis werden der Teiloxidfilm 31 bzw. der Volloxidfilm 32 fertiggestellt. Folglich werden ein durch den Teiloxidfilm 31 gegenüber dem Umfang isoliertes erstes Elementausbildungsgebiet und ein durch den Volloxidfilm 32 gegenüber dem Umfang isoliertes zweites Elementausbildungsge­ biet ausgebildet. Zu diesem Zeitpunkt kann der (aktive) auf der Oberfläche der SOI-Schicht 4 verbleibende Oxidfilm 35 vollständig entfernt und erneut ein thermischer Oxidfilm oder ein Oxidfilm vorgesehen werden.
Fig. 58 ist eine Schnittansicht eines Peripheriegebiets des Teilisolationsgebiets bei der Ausbildung eines Polysilicium­ films 70 für die Gate-Elektrode 7. Wie in Fig. 58 gezeigt ist, besitzt, falls die Polysiliciumschicht 70 mit einer Dicke t0 ausgebildet ist, ein Umgebungsgebiet eines Randes des Teiloxidfilms 31 eine Dicke t11 (< t0), die eine verhält­ nismäßig große zwischen dem Teiloxidfilm 31 und dem Oxidfilm 56 erzeugte Stufe widerspiegelt.
Fig. 59 ist eine Schnittansicht eines Peripheriegebiets des Vollisolationsgebiets bei der Ausbildung des Polysilicium­ films 70 für die Gate-Elektrode 7. Wie in Fig. 59 gezeigt ist, besitzt, falls die Polysiliciumschicht 70 mit der Dicke t0 ausgebildet ist, ein Umgebungsgebiet des Randes des Teil­ oxidfilms 32 eine Dicke t12 (< t0), die eine verhältnismäßig kleine zwischen dem Volloxidfilm 32 und dem Oxidfilm 56 er­ zeugte Stufe widerspiegelt.
Somit sind in dem Teiloxidfilm 31 für eine Teilisolation und in dem Volloxidfilm 32 für eine Vollisolation die jeweiligen Isolationsrandformen verschieden voneinander, so daß die zwi­ schen dem Teiloxidfilm 31 und dem Oxidfilm 56 erzeugte Stufe größer als die zwischen dem Volloxidfilm 32 und dem Oxidfilm 56 erzeugte Stufe ist. Folglich gilt t11 < t12.
Wenn die Polysiliciumschicht 70 geätzt werden soll, um die in Fig. 45 gezeigte Gate-Elektrode 7 zu erhalten, wird entspre­ chend ein für das Ätzen erforderlicher Ätzparameter wie etwa eine Zeit in der Weise bestimmt, daß ein Abschnitt maximaler Dicke t11 in der Polysiliciumschicht 70 zuverlässig entfernt werden kann.
Aus diesem Grund wird ein Abschnitt mit der Dicke t12 einem (t11-t12) entsprechenden Überätzen ausgesetzt, so daß ein Ätzschaden (Plasmaschaden) erhöht wird. Im Ergebnis könnte es sein, daß sich die Zuverlässigkeit des Oxidfilms 56, d. h. eines Gate-Oxidfilms, in dem Umgebungsgebiet des Randes des Volloxidfilms 32 verschlechtert.
In der H-Gate-Elektrode sind mehr Isolationsrandabschnitte als in einem normalen Gate mit dem "I"-Abschnitt bedeckt.
Somit kann verhindert werden, daß sich die Zuverlässigkeit des Gate-Oxidfilms in dem Isolationsrandabschnitt verschlech­ tert.
Genauer wird der leicht zu beschädigende Isolationsrandab­ schnitt durch die Ausbildung der H-Gate-Elektrode wirksam verringert. In einem in dem Vollisolationsgebiet hergestell­ ten Transistor mit der Niederisolations-Randform wird aber möglicherweise wegen einer fallenden Schwellenspannung in­ folge einer Verringerung der Dicke des Gate-Oxidfilms ein Steigen eines durch einen lokalen parasitären MOS erzeugten Leckstroms verursacht. Auch dieses Problem kann durch die H- Gate-Elektrode gemäß der Erfindung gelöst werden.
In den nachfolgenden Schritten werden auf die gleiche Weise wie in den in den Fig. 42 bis 54 des Teilisolations-Arbeits­ ablaufs gezeigten Schritten auf einem durch ein Teilisola­ tionsgebiet isolierten ersten Elementausbildungsgebiet bei­ spielsweise irgendwelche PDSOI-MOSFETs der Typen 1 bis 7 aus­ gebildet und auf einem zweiten, durch ein Vollisolationsge­ biet isolierten, zweiten Elementisolationsgebiet irgendwelche PDSOI-MOSFETs der Typen A bis F ausgebildet. Somit wird die Halbleitervorrichtung gemäß der sechsten Ausführungsform fer­ tiggestellt.
Obgleich die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspek­ ten erläuternd und nicht einschränkend. Selbstverständlich können somit zahlreiche Abwandlungen und Änderungen konstru­ iert werden, ohne vom Umfang der Erfindung abzuweichen.

Claims (14)

1. Halbleitervorrichtung mit einer SOI-Struktur, die ein Halbleitersubstrat (1), eine vergrabene Isolierschicht (2) und eine SOI-Schicht (4) umfaßt, mit:
einem MOS-Transistor, der in einem Elementausbildungsge­ biet der SOI-Schicht (4) vorgesehen ist; und
einem Teilisolationsgebiet, das in der SOI-Schicht (4) vorgesehen ist und zur Isolation des Elementausbildungsge­ biets dient, wobei das Teilisolationsgebiet einen Teiliso­ lierfilm enthält, der in einem oberen Schichtabschnitt der SOI-Schicht (4) vorgesehen ist, und ein unteres Halbleiterge­ biet (11, 12) des Teilisolierfilms enthält, das Teil der in einem unteren Schichtabschnitt der SOI-Schicht (4) vorhande­ nen SOI-Schicht (4) ist,
wobei der MOS-Transistor enthält:
ein Source- und ein Drain-Gebiet (50 bis 54, 60 bis 63) eines ersten Leitungstyps, die jeweils selektiv in der SOI-Schicht (4) ausgebildet sind;
eine Gate-Elektrode (7, 71, 72) mit einem Gate- Elektroden-Hauptteil, der auf einem Gebiet der SOI-Schicht (4) zwischen dem Source- und dem Drain-Gebiet (50 bis 54, 60 bis 63) über einem Gate-Oxidfilm (5) ausgebildet ist; und
einem Körpergebiet mit einem Körpergebiet-Hauptteil als Gebiet eines zweiten Leitungstyps der SOI-Schicht (4) zwischen dem Source- und dem Drain-Gebiet (50 bis 54, 60 bis 63) und einem Körpergebiet-Potentialeinstellabschnitt (13, 55), der elektrisch mit dem Körpergebiet-Hauptteil in dem Elementausbildungsgebiet verbunden ist und von außen ein elektrisches Potential festsetzen kann.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der Körpergebiet-Potentialeinstellabschnitt (15, 55) ei­ nen Körpergebiet-Source/Drain-Nachbarabschnitt (13) in Brei­ tenrichtung des Gates enthält, der an das Source- und das Drain-Gebiet (50 bis 54, 60 bis 63) angrenzt und in Längs­ richtung des Gates von dem Körpergebiet-Hauptteil ausgeht; und
die Gate-Elektrode (71, 72) ferner ein Gate- Erweiterungsgebiet besitzt, das in Längsrichtung des Gates von einem Ende des Gate-Elektrodenhauptteils ausgeht und auf einem Teil des Körpergebiet-Source/Drain-Nachbarabschnitts (13) ausgebildet ist und dazu dient, den Körpergebiet- Source/Drain-Nachbarabschnitt (13) und die Source- und Drain- Gebiete (50 bis 54, 60 bis 63) über das Gate-Erweiterungsge­ biet elektrisch zu sperren.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
der Körpergebiet-Source/Drain-Nachbarabschnitt (13) einen ersten Körpergebiet-Source/Drain-Nachbarabschnitt (13) ent­ hält, der von dem Körpergebiet-Hauptteil in einer ersten Richtung ausgeht, und einen zweiten Körpergebiet- Source/Drain-Nachbarabschnitt (13) enthält, der von dem Kör­ pergebiet-Hauptteil in einer zweiten Richtung ausgeht, die zu der ersten Richtung entgegengesetzt ist, und
das Gate-Erweiterungsgebiet ein erstes Gate-Erweiterungs­ gebiet enthält, das in einer Nähe des ersten Körpergebiet- Source/Drain-Nachbarabschnitts (13) ausgebildet ist, und ein zweites Gate-Erweiterungsgebiet enthält, das in einer Nähe des zweiten Körpergebiet-Source/Drain-Nachbarabschnitts (13) verläuft.
4. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß
der Körpergebiet-Source/Drain-Nachbarabschnitt (13) einen ersten Körpergebiet-Source/Drain-Nachbarabschnitt (13) ent­ hält, und
das Gate-Erweiterungsgebiet ein Gate-Erweiterungsgebiet enthält, das in einer Nähe des Körpergebiet-Source/Drain- Nachbarabschnitts (13) ausgebildet ist.
5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der Körpergebiet-Source/Drain- Nachbarabschnitt (13) über einem durch einen gegebenen Ab­ stand von dem Gate-Erweiterungsgebiet getrennt vorgesehenen Gebiet ein Hochkonzentrationsgebiet mit einer höheren Stör­ stellenkonzentration des zweiten Leitungstyps als andere Ge­ biete besitzt.
6. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß das Gate-Erweiterungsgebiet ein Gate-Erweiterungsgebiet mit einer Störstellenkonzentration des zweiten Leitungstyps von 5 × 1018 cm-3 oder weniger ent­ hält.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Körpergebiet-Potentialeinstellabschnitt (13, 55) ein gemeinsam mit dem Source-Gebiet (50 bis 54) ausgebildetes Halbleitergebiet zur Körperfestsetzung des zweiten Leitungstyps enthält.
8. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß
das untere Halbleitergebiet (11, 12) des Teilisolierfilms den zweiten Leitungstyp besitzt und in Kontakt mit dem Kör­ pergebiet ausgebildet ist,
die Halbleitervorrichtung ferner umfaßt:
ein Körpergebiet (10) außerhalb eines Elementausbil­ dungsgebiets eines ersten Leitungstyps, das außerhalb des Elementausbildungsgebiets der SOI-Schicht (4) vorgesehen ist und von außen ein elektrisches Potential festsetzen kann, wobei das Körpergebiet (10) außerhalb eines Elementausbil­ dungsgebiets in Kontakt mit dem unteren Halbleitergebiet (11, 12) des Teilisolierfilms ausgebildet ist.
9. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Source- und das Drain-Gebiet (50 bis 54, 60 bis 63) solche Tiefen haben, daß sie die vergrabene Iso­ lierschicht erreichen.
10. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Source- und das Drain-Gebiet (50 bis 54, 60 bis 63) solche Tiefen haben, daß eine von dem Source- und dem Drain-Gebiet (50 bis 54, 60 bis 63) ausgehende Verar­ mungsschicht die vergrabene Isolierschicht (2) während eines normalen Betriebs nicht erreicht.
11. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Source- und das Drain-Gebiet (50 bis 54, 60 bis 63) solche Tiefen haben, daß die vergrabene Isolier­ schicht (2) nicht erreicht wird, während eine von dem Drain- Gebiet (60 bis 63) ausgehende Verarmungsschicht die vergra­ bene Isolierschicht (2) während eines normalen Betriebs er­ reicht.
12. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Drain-Gebiet (60 bis 63) eine größere Tiefe als das Source-Gebiet (50 bis 54) hat, wobei es eine solche Tiefe hat, daß eine von dem Drain-Gebiet (60 bis 63) aus­ gehende Verarmungsschicht während eines normalen Betriebs die vergrabene Isolierschicht (2) erreicht.
13. Halbleitervorrichtung mit einer SOI-Struktur, die ein Halbleitersubstrat (1), eine vergrabene Isolierschicht (2) und eine SOI-Schicht (4) enthält, mit:
einem ersten und einem zweiten Elementausbildungsgebiet, die in der SOI-Schicht (4) vorgesehen sind;
einem Teilisolationsgebiet, das einen Teilisolierfilm (31), der in einem oberen Schichtabschnitt der SOI-Schicht (4) vorgesehen ist, und ein Halbleitergebiet (11, 12), das Teil der unter dem Teilisolierfilm vorgesehenen SOI-Schicht (4) ist, enthält und dazu dient, das erste und das zweite Elementausbildungsgebiet gegeneinander zu isolieren; und
einem ersten und einem zweiten MOS-Transistor, die in dem ersten bzw. in dem zweiten Elementausbildungsgebiet ausgebil­ det sind,
wobei wenigstens entweder eine Struktur eines Körperge­ biets oder eine Struktur einer Gate-Elektrode oder die Anwe­ senheit/Abwesenheit der Körperpotentialfestsetzung in dem ersten und zweiten MOS-Transistor verschieden ist, um die Transistorkenndaten des ersten und des zweiten MOS-Transi­ stors verschieden voneinander zu machen.
14. Halbleitervorrichtung mit einer SOI-Struktur, die ein Halbleitersubstrat (1), eine vergrabene Isolierschicht (2) und eine SOI-Schicht (4) enthält, mit:
einem ersten und einem zweiten Elementausbildungsgebiet, die in der SOI-Schicht (4) vorgesehen sind;
einem Teilisolationsgebiet, das einen Teilisolierfilm (31), der in einem oberen Schichtabschnitt der SOI-Schicht (4) vorgesehen ist, und ein Halbleitergebiet (11, 12), das Teil der unter dem Teilisolierfilm vorgesehenen SOI-Schicht (4) ist, enthält und dazu dient, das erste Elementausbil­ dungsgebiet gegenüber anderen Gebieten zu isolieren;
einem Vollisolationsgebiet, das einen Vollisolierfilm (32) enthält, der über der SOI-Schicht (4) vorgesehen ist und dazu dient, das zweite Elementausbildungsgebiet gegenüber anderen Gebieten zu isolieren;
einem ersten MOS-Transistor, der in dem ersten Elementausbildungsgebiet ausgebildet ist; und
einem zweiten MOS-Transistor, der in dem zweiten Element­ ausbildungsgebiet ausgebildet ist,
wobei der erste und der zweite MOS-Transistor verschie­ dene Transistorkenndaten haben.
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