DE10259745A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben

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DE10259745A1
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Shigenobu Maeda
Takuji Matsumoto
Toshiaki Iwamatsu
Takashi Ipposhi
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Abstract

Es ist eine Aufgabe, eine SOI-Vorrichtung vorzusehen, die in der Lage ist, eine Substratfestlegung durchzuführen und einen schnellen und zuverlässigen Betrieb zu verwirklichen. Eine Gateisolationsschicht (11) mit einer Dicke von 1 bis 5 nm ist zwischen einem anderen Abschnitt einer Gateelektrode (12) als einer Gatekontakt-Anschlußfläche (GP) und einer SOI-Lage (3) vorgesehen. Eine Gateisolationsschicht (110) mit einer Dicke von 5 bis 15 nm ist zwischen der Gatekontakt-Anschlußfläche (GP) und der SOI-Lage (3) vorgesehen. Die Gateisolationsschicht (11) und die Gateisolationsschicht (110) sind ineinander übergehend vorgesehen.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und spezieller auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Grabenisolationsfilm.
  • Eine Halbleitervorrichtung (die hier im folgenden als eine SOl-Vorrichtung bezeichnet wird) mit einer SOI-Struktur, die auf einem SOI-Substrat gebildet ist, in dem ein vergrabener Oxidfilm und eine SOI(Silizium auf Isolator)-Schicht auf einem Siliziumsubstrat vorgesehen sind, kann eine parasitäre Kapazität verringern und ist durch einen schnellen und zuverlässigen Betrieb und einen geringen Leistungsverbrauch gekennzeichnet. Deshalb wird sie für tragbare Gerätschaften oder dergleichen verwendet.
  • Beispielsweise weist eine SOI-Vorrichtung eine vollständige Grabenisolations(FTI)-Struktur zum elektrischen Trennen von Elementen durch eine vollständige Grabenisolationsschicht, die durch Vorsehen eines Grabens, welcher bis zu einem vergrabenen Oxidfilm in einer Oberfläche einer SOI-Schicht reicht, und Vergraben eines isolierenden Materials in dem Graben gebildet ist, auf. Ein durch einen Stoßionisationsvorgang erzeugter Ladungsträger (ein Loch in einer NMOS-Struktur) sammelt sich jedoch in einer Kanalbildungsregion. Folglich treten verschiedenartige Probleme aufgrund eines Substratschwebeeffekts auf.
  • Beispielsweise wird ein Feldknick erzeugt und eine, Betriebsausfallspannung verringert sich. Weiterhin stabilisiert sich ein elektrisches Potential der Kanalbildungsregion nicht, so daß eine Frequenzabhängigkeit einer Verzögerungszeit erzeugt wird.
  • Deshalb wurde eine partielle Grabenisolations(PTI)-Struktur ersonnen, die durch Vorsehen eines Grabens in einer Oberfläche einer SOI-Schicht und Beibehalten einer vorgesehenen Dicke der SOI-Schidht zwischen einem Bodenabschnitt des Grabens und einem vergrabenen Oxidfilm und Vergraben eines isolierenden Materials in dem Graben gebildet wird.
  • Fig. 74 zeigt einen Querschnittsaufbau eines MOS-Transistors Q10 mit der PTI-Struktur. In Fig. 74 wird ein Querschnittsaufbau in einer Richtung einer Gateweite des MOS-Transistors Q10 veranschaulicht.
  • Wie in Fig. 74 gezeigt, ist ein partieller trennender Oxidfilm PT in einer Oberfläche einer SOI-Schicht 3 eines SOI- Substrats, das durch ein Siliziumsubstrat 1, einen vergrabenen Oxidfilm 2 und die SOI-Schicht 3 gebildet wird, vorgesehen. Eine Gateoxidschicht 11 und eine Gateelektrode 12 sind aufeinanderfolgend auf einer aktiven Region AR, die durch die partielle trennende Oxidschicht PT begrenzt wird, vorgesehen.
  • Die SOI-Schicht 3 ist zwischen einem Bodenabschnitt der partiellen trennenden Oxidschicht PT und der vergrabenen Oxidschicht 2 zum Bilden einer Wannenregion WR vorgesehen. Ein Ladungsträger kann durch die Wannenregion WR bewegt werden und daran gehindert werden, sich in einer Kanalbildungsregion zu sammeln. Weiterhin kann durch die Wannenregion WR ein elektrisches Potential der Kanalbildungsregion festgelegt werden (Substratfestlegung). Deshalb gibt es den Vorteil, daß verschiedenartige, durch den Substratschwebeeffekt bewirkte Probleme nicht auftreten.
  • Bei der PTI-Struktur wird jedoch eine Tiefe der partiellen isolierenden Oxidschicht PT hauptsächlich durch das Ätzen während der Bildung eines Grabens bestimmt und variiert auch auf demselben Wafer oder zwischen verschiedenen Wafern aufgrund einer Variation beim Ätzen.
  • Wie in Fig. 74 gezeigt, ist die Tiefe der partiellen trennenden Oxidschicht PT als eine Tiefe d10 von einer Oberfläche einer Hauptoberfläche der SOI-Schicht 3 zu einem Bodenabschnitt definiert. In dem Fall, in dem d10 = 100 nm als ein Entwurfswert gewählt wird, wird die Tiefe der partiellen trennenden Oxidschicht PT tatsächlich auf d10 = 100 nm ± 5 nm eingestellt und variiert innerhalb eines Bereichs von 95 bis 105 nm.
  • Das Voranstehende impliziert, daß eine Dicke der Wannenregion WR in einem unteren Abschnitt der partiellen trennenden Oxidschicht PT innerhalb eines Bereichs von 45 bis 55 nm variiert, wenn eine Dicke der SOI-Schicht 3 zu ungefähr 150 nm gewählt wird. Wenn der Entwurfswert für die Wannenregion WR zu 50 nm gewählt wird, ist die Variation entsprechend ±10%.
  • Der durchzuführende Ätzvorgang beim Bilden des Grabens bei der partiellen trennenden Oxidschicht PT wird weiter unter Bezugnahme auf Fig. 75 und 76 beschrieben.
  • Wie in Fig. 75 gezeigt, wird zunächst ein SOI-Substrat vorbereitet und eine Oxidschicht 4 auf der SOI-Schicht 3 des SOI- Substrats gebildet.
  • Als nächstes wird eine Polysiliziumschicht 21 auf der Oxidschicht 4 durch ein CVD(chemisches Gasphasenabscheidungs)- Verfahren gebildet und eine Nitridschicht 22 wird auf der Polysiliziumschicht 21 durch das CVD-Verfahren gebildet. Die Oxidschicht 4, die Polysiliziumschicht 21 und die Nitridschicht 22 werden auch als Hilfsschichten bezeichnet, da sie hilfsweise dem Bilden einer trennenden. Oxidschicht dienen.
  • Wie in Fig. 76 gezeigt, werden danach die Nitridschicht 22 und die Polysiliziumschicht 21 durch Trockenätzen oder Naßätzen unter Verwendung einer Resist-Maske (nicht gezeigt) mit einem vorgesehenen Öffnungsmuster selektiv entfernt.
  • Unter Verwendung der strukturierten Nitridschicht 22 als einer Ätzmaske wird weiterhin die Oxidschicht 4 durchdrungen und die SOI-Lage 3 wird zum Bilden eines Grabens TR bis zu einer vorgesehenen Tiefe geätzt. Beim Ätzen werden die Ätzbedingungen so eingestellt, daß die SOI-Lage 3 nicht vollständig geätzt wird und die vergrabene Oxidschicht 2 freigelegt wird, sondern so, daß die SOI-Lage 3 mit einer vorgesehenen Dicke in einem Bodenabschnitt des Grabens TR zurückbleibt.
  • Der gesamte Ätzabtrag der Nitridschicht 22, der Polysiliziumschicht 21, der Oxidschicht 4 und der SOI-Lage 3 beträgt 200 bis 400 nm. Sogar wenn eine kleine Tiefe einer partiellen trennenden Oxidschicht PT gewählt wird, beispielsweise ungefähr 50 nm, beträgt der gesamte Ätzabtrag 150 bis 350 nm. Somit ändert sich der gesamte Ätzabtrag nicht sehr stark. Folglich verändert sich eine Schwankung nicht sehr.
  • In dem Fall, in dem für eine Tiefe des Grabens TR 50 nm gewählt werden, wenn die Dicke der SOI-Lage 3 70 nm beträgt, variiert aus diesem Grund die Dicke der Wannenregion WR in dem unteren Abschnitt der partiellen trennenden Oxidschicht PT innerhalb eines Bereichs von ungefähr ±Snm. Wenn der Entwurfswert für die Dicke der Wannenregion WR zu 20 nm gewählt wird, entspricht eine Variation einem Wert von ±25%, was nicht zugelassen werden kann. Durch eine Verringerung der Dicke der SOI-Lage 3 wird die Variation weiter vergrößert, so daß die Substratfestlegung der PTI-Struktur erheblich eingeschränkt ist. Bei einer dünnen SOI-Lage ist es somit schwierig, eine partielle trennende Oxidschicht zu bilden und es ist schwierig, bei der PTI- Struktur die Substratfestlegung durchzuführen.
  • Als ein anderes Verfahren zum Durchführen der Substratfestlegung als das Verfahren, das die PTI-Struktur verwendet, wurde darüberhinaus ein Aufbau vorgeschlagen, bei dem eine planare Gestalt einer Gateelektrode verändert wird oder eine Position, an der ein Substratkontaktabschnitt für die Substratfestlegung gebildet werden soll, berücksichtigt wird.
  • Fig. 77 ist ein planares Layout einer Gateelektrode, die als ein T-Typ-Gate bezeichnet wird. Fig. 77 veranschaulicht eine Gateelektrode 12T, bei der zum Bilden einer Gatekontakt- Anschlußfläche GP eines der Enden in einer Richtung der Gateweite in einer Richtung der Gatelänge stark vergrößert ist, und die von oben gesehen eine "T"-Gestalt aufweist.
  • Ein Substratkontaktabschnitt BD ist auf der Außenseite einer Spitze eines Kopfabschnitts des "T" der Gateelektrode 12T vorgesehen. Eine Verunreinigungsregion mit einem Leitungstyp, der jenem einer Source-Drain-Region entgegengesetzt ist, ist in einer Oberfläche der SOI-Lage 3 in dem Substratkontaktabschnitt BD ausgebildet.
  • Darüberhinaus sind eine aktive Region AR, die die Source- Drain-Region beinhaltet, und der Substratkontaktabschnitt BD ineinander übergehend vorgesehen.
  • Fig. 78 zeigt einen Aufbau eines Querschnitts entlang einer Linie A-A in Fig. 77. Wie in Fig. 78 gezeigt, enthält in dem Fall, in dem ein MOS-Transistor einen N-Leitungstyp aufweist, die unter der Gateelektrode 12T vorgesehene SOI-Lage 3 P-Typ- Verunreinigungen in einer verhältnismäßig niedrigen Konzentration (P), während der Substratkontaktabschnitt BD die P-Typ- Verunreinigungen in einer verhältnismäßigen hohen Konzentration (P+) enthält. Die aktive Region AR und der Substratkontaktabschnitt BD werden durch eine vollständige Grabenisolations- Oxidschicht FT begrenzt.
  • Durch Verwenden einer derartigen Struktur wird die aktive Region AR durch die vollständige Grabenisolations-Oxidschicht FT begrenzt. Deshalb wird keine Variation der Tiefe des Grabens erzeugt, so daß eine Verringerung der Dicke der SOI-Lage 3kein Problem darstellt. Darüberhinaus kann das elektrische Potential der Kanalbildungsregion durch den Substratkontaktabschnitt BD festgelegt werden, so daß ein zuverlässiger Betrieb verwirklicht werden kann.
  • Beispiele einer Struktur zum Hervorrufen der gleichen Funktionen und Wirkungen beinhalten eine in Fig. 79 gezeigte, als H- Typ-Gate bezeichnete Struktur und eine in Fig. 80 gezeigte, als Sourcebinder bezeichnete Struktur.
  • Bei dem in Fig. 79 gezeigten H-Typ-Gate sind beide Enden in einer Richtung der Gateweite in einer Richtung der Gatelänge stark vergrößert und eine Gateelektrode 12H mit einer H- förmigen planaren Gestalt und zwei Substratkontaktabschnitte BD sind vorgesehen.
  • Bei der in Fig. 79 gezeigten Sourcebinderstruktur ist der bandförmige Substratkontaktabschnitt BD in einem Abschnitt einer Sourceregion SR vorgesehen und ein Ende des Substratkontaktabschnitts BD ist mit einer unter der Gateelektrode 12 vorgesehenen Kanalregion verbunden. In dem Fall, in dem die T- Typ-Gatestruktur oder die H-Typ-Gatestruktur verwendet werden, gibt es jedoch das Problem, daß eine parasitäre Kapazität zwischen einem Gate und einer Drain entsprechend einer Vergrößerung einer Fläche der Gateelektrode vergrößert wird und ein schneller und zuverlässiger Betrieb nicht durchgeführt werden kann.
  • Zur Lösung der oben erwähnten Probleme ist die Aufgabe der vorliegenden Erfindung die Durchführung der Substratfestlegung und die Verwirklichung eines schnellen und zuverlässigen Betriebs bei einer SOI-Vorrichtung, bei der die Dicke einer SOI- Lage verringert ist.
  • Die Aufgabe wird gelöst durch ein Verfahren nach Ansprüch 1, 14 und 15 und eine Vorrichtung nach Anspruch 16 und 21.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Ein erster Gesichtspunkt der Erfindung ist auf eine Halbleitervorrichtung gerichtet, die einen MOS-Transistor aufweist, der auf einer SOI-Lage eines SOI-Substrats, bei dem ein Halbleitersubstrat, eine vergrabene isolierende Schicht und die SOI-Lage aufeinanderfolgend vorgesehen sind, vorgesehen ist. Weiterhin weist die Halbleitervorrichtung einen Substratkontaktabschnitt auf, der in einer Oberfläche der SOI-Lage vorgesehen ist und in der Lage ist, ein elektrisches Potential von außerhalb der SOI-Lage festzulegen. Eine Gateelektrode des MOS-Transistors weist in der Draufsicht eine Gestalt auf, bei der zumindest eines der Enden in einer Richtung der Gateweite in einer Richtung der Gatelänge zum Bilden einer Gatekontakt- Anschlußfläche vergrößert ist, und der Substratkontaktabschnitt in der Oberfläche der SOI-Lage auf einer Außenseite des Endes der Gatekontakt-Anschlußfläche in der Richtung der Gateweite vorgesehen ist und über die SOI-Lage elektrisch mit einer unter der Gateelektrode vorgesehenen Kanalbildungsregion verbunden ist. Darüberhinaus weist eine Gateisolationsschicht des MOS-Transistors einen ersten Abschnitt mit einer ersten Dicke und einen zweiten Abschnitt mit einer zweiten Dicke in der Richtung der Gateweite auf, wobei die zweite Dicke größer ist als die erste Dicke und der zweite Abschnitt der Gateisolationsschicht zumindest unter der Gatekontakt-Anschlußfläche vorgesehen ist.
  • Beispielsweise ist die Dicke der unter der Gatekontakt- Anschlußfläche vorgesehenen Gateisolationsschicht, die über einem großen Bereich der SOI-Lage hinweg gebildet ist, vergrößert und die Dicke der Gateisolationsschicht in einer Region, in der ein Strom mit einem großen Betrag fließt, ist verringert. Folglich ist es möglich, eine parasitäre Kapazität zwischen einem Gate und einer Drain mit einer derartigen Struktur dergestalt zu verringern, daß eine Substratfestlegung durchgeführt werden kann. Somit ist es möglich, einen MOS-Transistor zu erhalten, der in der Lage ist, einen schnellen und zuverlässigen Betrieb mit einem niedrigen Leistungsverbrauch durchzuführen.
  • Ein zweiter Gesichtspunkt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, die einen MOS-Transistor aufweist, der auf einer SOI-Lage eines SOI-Substrats vorgesehen ist, bei dem ein Halbleitersubstrat, eine vergrabene isolierende Schicht und die SOI-Lage aufeinanderfolgend vorgesehen sind. Weiterhin weist die Halbleitervorrichtung einen Substratkontaktabschnitt auf, der in einer Oberfläche der SOI- Lage vorgesehen ist, und in der Lage ist, ein elektrisches Potential von außen festzulegen. Eine Gateisolationsschicht des MOS-Transistors weist einen ersten Abschnitt mit einer ersten Dicke und einen zweiten Abschnitt mit einer zweiten Dicke in einer Richtung der Gateweite auf, wobei die zweite Dicke größer als die erste Dicke ist. Darüberhinaus ist der Substratkontaktabschnitt in Gestalt eines Bandes vorgesehen, das an eine Sourceregion des MOS-Transistors in der Oberfläche der SOI-Lage auf einer Außenseite eines Randabschnitts der Sourceregion in der Richtung der Gateweite angrenzt. Eine Isolationsschicht mit der zweiten Dicke, die den zweiten Abschnitt der Gateisolationsschicht aufweist, ist auf einem der beiden Enden einer Gateelektrode in der Richtung der Gateweite des MOS-Transistors, in dem der bandförmige Substratkontaktabschnitt vorgesehen ist, vorgesehen.
  • Bei einer Sourcebinder-Struktur ist die dicke Gateisolationsschicht auf dem Verbindungsabschnitt des Substratkontaktabschnitts und der Kanalregion vorgesehen und die Dicke der Gateisolationsschicht in der Region der Gateelektrode, in der ein Strom von einem großen Betrag fließt, ist verringert. Folglich ist es möglich, eine parasitäre Kapazität zwischen eineit Gate und einer Drain mit einer derartigen Struktur zu verringern, so daß eine Substratfestlegung durchgeführt werden kann. Somit ist es möglich, einen MOS-Transistor zu erhalten, der in der Lage ist, einen schnellen und zuverlässigen Betrieb bei niedriger Leistungsaufnahme zu gewährleisten.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich anhand der Beschreibung von Ausführungsbeispielen unter Zuhilfenahme der Figuren. Von den Figuren zeigen:
  • Fig. 1 eine Ansicht einer planaren Struktur eines MOS-Transistors gemäß einer ersten Ausführungsform der vorliegenden Erfindung,
  • Fig. 2 eine Ansicht eines Querschnittsaufbaus des MOS-Transistors gemäß der ersten Ausführungsform der vorliegenden Erfindung,
  • Fig. 3 bis 7 Ansichten, die ein Verfahren zum Herstellen des MOS-Transistors gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 8 bis 11 Ansichten, die eine planare Struktur eines MOS-Transistors mit einer Sourcebinder- Struktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen,
  • Fig. 12 eine Ansicht eines Querschnittsaufbaus eines MOS-Transistors gemäß einer dritten Ausführungsform der vorliegenden Erfindung,
  • Fig. 13 bis 19 Ansichten, die ein Verfahren zum Herstellen eines MOS-Transistors gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigen,
  • Fig. 20 bis 26 Ansichten, die ein Anwendungsbeispiel eines Herstellungsverfahrens gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigen,
  • Fig. 27 bis 32 Ansichten, die ein Verfahren zum Herstellen eines MOS-Transistors gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigen,
  • Fig. 33 eine detaillierte Teilansicht, die das Verfahren zum Herstellen eines MOS-Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt,
  • Fig. 34 eine Ansicht, die einen Schritt zeigt, bei dem eine Seitenwand einer SOI-Lage in dem Verfahren zum Herstellen eines MOS- Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung nicht oxidiert wird,
  • Fig. 35 bis 42 Ansichten, die eine Variante des Verfahrens zum Herstellen eines MOS-Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 43 bis 46 Draufsichten, die dass Verfahren zum Herstellen eines MOS-Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 47 und 48 Ansichten, die eine planare Struktur des MOS-Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 49 eine Draufsicht zum Erläutern eines Vorteils des MOS-Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung,
  • Fig. 50 eine Ansicht, die eine Variante der planaren Struktur des MOS-Transistors gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulicht,
  • Fig. 51 eine Draufsicht zum Erläutern der Erzeugung von Maskendaten bei dem MOS-Transistor gemäß der fünften Ausführungsform der vorliegenden Erfindung,
  • Fig. 52 bis 55 Ansichten, die ein Beispiel eines Herstellungsverfahrens gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 56 bis 60 Ansichten, die ein verbessertes Beispiel eines Herstellungsverfahrens gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 61 eine Ansicht einer planaren Struktur eines MOS-Transistors gemäß einer sechsten Ausführungsform der vorliegenden Erfindung,
  • Fig. 62 und 63 Ansichten eines Querschnittsaufbaus inmitten der Herstellung des MOS-Transistors gemäß der sechsten Ausführungsform der vorliegenden Erfindung,
  • Fig. 64 bis 67 Ansichten, die ein Verfahren zum Herstellen eines MOS-Transistors gemäß einer siebten Ausführungsform der vorliegenden Erfindung veranschaulichen,
  • Fig. 68 bis 72 Ansichten, die einen Zweifach- Oxidierungsvorgang veranschaulichen,
  • Fig. 73 ein Flußdiagramm zum Erläutern des zweifachen Oxidierungsvorgangs,
  • Fig. 74 eine Ansicht, die einen Querschnittsaufbau eines MOS-Transistors mit einer allgemeinen PTI-Struktur zeigt,
  • Fig. 75 und 76 Ansichten, die ein bekanntes Verfahren zum Herstellen eines MOS--Transistors mit einer PTI-Struktur veranschaulichen und
  • Fig. 77 bis 80 Ansichten, die eine bekannte planare Struktur eines MOS-Transistors zeigen.
    • Erste Ausführungsform
  • Fig. 1 zeigt ein ebenes Layout eines MOS-Transistors Q1 mit einem T-Typ-Gate als eine erste Ausführungsform gemäß der vorliegenden Erfindung.
  • Wie in Fig. 1 gezeigt, weist der MOS-Transistor Q1 eine Gateelektrode 12 auf, bei der eines der Enden in einer Richtung der Gateweite in einer Richtung der Gatelänge stark vergrößert ist und die in der Draufsicht eine T-Gestalt aufweist.
  • Ein Kopfabschnitt der T-förmigen Gateelektrode 12 wird als eine Gatekontakt-Anschlußfläche GP bezeichnet und wirkt als ein elektrischer Kontaktabschnitt für die Gateelektrode. Ein Substratkontaktabschnitt BD ist auf der Außenseite eines Randes der Gatekontakt-Anschlußfläche GP vorgesehen. Eine Verunreinigungsregion mit einem Leitungstyp, der jenem einer Source- Drain-Region entgegengesetzt ist, ist in einer Oberfläche einer SOI-Lage 3 des Substratkontaktabschnitts BD ausgebildet.
  • Darüberhinaus sind eine aktive Region AR, einschließlich einer Source-Drain-Region SDR und der Substratkontaktabschnitt BD ineinander übergehend vorgesehen und die Gatekontakt- Anschlußfläche GP ist auf der aktiven Region AR, die die Source-Drain-Region SDR und den Substratkontaktabschnitt BD verbindet, vorgesehen.
  • In Fig. 1 bezeichnet R1 eine Region, 111 der ein Strom mit einem großen Betrag fließt und R2 bezeichnet eine Region, die der Gatekontakt-Anschlußfläche GP in der Gateelektrode 12 entspricht.
  • Fig. 2 zeigt einen Aufbau eines Querschnitts entlang einer Linie B-B in Fig. 1. Wie in Fig. 2 gezeigt, ist die Gateelektrode 12 auf einem SOI-Substrat vorgesehen, das durch ein Siliziumsubstrat 1, eine vergrabene Oxidschicht 2 und die SOI-Lage 3 gebildet wird. In dem Fall, in dem der MOS-Transistor Q1 vom N-Leitungstyp ist, enthält die unter der Gateelektrode 12 vorgesehene SOI-Schicht 3 eine P-Typ-Verunreinigung mit einer verhältnismäßig niedrigen Konzentration (P-), während der Substratkontaktabschnitt BD eine P-Typ-Verunreinigung mit einer verhältnismäßig hohen Konzentration (P+) enthält. In dem Fall, in dem der MOS-Transistor Q1 vom P-Leitungstyp ist, enthält die unter der Gateelektrode 12 vorgesehene SOI-Lage 3 N-Typ- Verunreinigungen mit einer verhältnismäßig niedrigen Konzentration (N), während der Substratkontaktabschnitt BD N-Typ- Verunreinigungen mit einer verhältnismäßig hohen Konzentration (N+) enthält.
  • Eine Gateisolationsschicht 11 mit einer Dicke von 1 bis Snm ist zwischen einem Abschnitt der Gateelektrode 12, der nicht der Gatekontakt-Anschlußfläche GP entspricht, und der SOI-Lage 3 vorgesehen. Eine Gateisolationsschicht 110 mit einer Dicke von 5 bis 15 nm ist zwischen der Gatekontakt-Anschlußfläche GP und der SOI-Lage 3 vorgesehen. Die Gateisolationsschicht 11 und die Gateisolationsschicht 110 sind ineinander übergehend vorgesehen.
  • Maskendaten zum Bilden der Gateisolationsschicht 110 sind in Fig. 1 mit RX1 bezeichnet. Bezugnehmend auf die Maskendaten RX1, bedeckt die Gateisolationsschicht 110 zusätzlich zu einem unter der Gatekontakt-Anschlußfläche GP vorgesehenen Abschnitt den Substratkontaktabschnitt BD und dessen Umgebung. Die Maskendaten RX1 weisen in der Draufsicht eine rechteckige Gestalt auf und sind dergestalt vorgesehen, daß eine ihrer Seiten nicht vollständig mit einer der Source-Drain-Region zugewandten Seite der Gatekontakt-Anschlußfläche GP überlappt, sondern zu der Seite des Substratkontaktabschnitt BD hin um eine Länge α verschoben ist. Eine derartige Vorkehrung wird angesichts einer Verschiebung zur Zeit der tatsächlichen Maskenjustierung getroffen.
  • Im folgenden wird ein Verfahren zum Herstellen des MOS- Transistors Q1 unter Bezugnahme auf die Fig. 3 bis 7 beschrieben.
  • Wie in Fig. 3 gezeigt, wird zunächst ein SOI-Substrat vorbereitet, das durch ein Siliziumsubstrat 1, eine vergrabene Oxidschicht 2 und eine SOI-Lage 3 gebildet wird. Danach wird eine vollständige Grabenisolations-Oxidschicht FT gebildet, die die vergrabene Oxidschicht 2 durch die SOI-Lage 3 des SOI- Substrats erreicht, und eine aktive Region und eine Region, die später zu einem Substratkontaktabschnitt wird, werden definiert.
  • Bei einem in Fig. 4 gezeigten Schritt wird als nächstes eine Gateisolationsschicht 110 mit einer Dicke von 5 bis 15 nm über der gesamten Oberfläche der SOI-Lage 3 gebildet.
  • Bei einem in Fig. 5 gezeigten Schritt wird danach eine Resist- Maske RM1 auf der Grundlage der Maskendaten RX1 gebildet und eine Region definiert, in der die Gateisolationsschicht 110 belassen wird. Danach wird die Gateisolationsschicht 110, die nicht durch die Resist-Maske RM1 bedeckt ist, durch Naßätzen entfernt.
  • Nachfolgend wird bei einem in Fig. 6 gezeigten Schritt die Resist-Maske RM1 entfernt und mittels thermischer Oxidation eine Gateisolationsschicht 11 mit einer Dicke von 1 bis 5 nm auf der freigelegten SOI-Lage 3 gebildet.
  • Im folgenden kann unter Verwendung eines CVD(chemische Gasphasenabscheidung)-Verfahrens oder dergleichen durch die thermische Oxidation eine Oxidschicht gebildet werden. Darüberhinaus weist die thermische Oxidation zusätzlich zu einem Verfahren, das einen Oxidationsofen verwendet, ein RTO(schnelle thermische Oxidation)-Verfahren auf. Diese Oxidschicht- Bildungsvorgänge und Varianten davon werden in einigen Fällen einfach als Oxidation bezeichnet.
  • Bei einem in Fig. 7 gezeigten Schritt wird als nächstes die Gateelektrode 12 auf den Gateisolationsschichten 11 und 110 strukturiert. Eine Seitenwand-Isolationsschicht 13 kann auf einer Seitenfläche der Gateelektrode 12 gebildet werden.
  • Danach werden eine Implantation von Verunreinigungen zum Bilden einer Source-Drain-Region und eine Implantation von Verunreinigungen zum Bilden des Substratkontaktabschnitts BD durchgeführt, so daß der MOS-Transistor Q1 fertiggestellt wird.
  • Wie oben beschrieben, wird in dem MOS-Transistor Q1 gemäß der ersten Ausführungsform eine Dicke der Gateisolationsschicht in der Richtung der Gateweite variiert und eine Dicke der unter der Gatekontakt-Anschlußfläche GP über einer großen Fläche der SOI-Lage 3 vorgesehenen Gateisolationsschicht 110 vergrößert und eine Dicke der Gateisolationsschicht 11 in der Region R1, in der ein großer Strom fließt, verringert. Folglich kann eine Substratfestlegung durchgeführt werden und eine parasitäre Kapazität zwischen einem Gate und einer Drain kann verringert werden. Somit ist es möglich, einen MOS-Transistor zu erhalten, der in der Lage ist, einen schnellen und zuverlässigen Betrieb bei geringer Leistungsaufnahme zu gewährleisten.
  • Darüberhinaus weist die SOI-Lage 3 eine Dicke von 10 bis 100 nm auf und wird als dünne SOI-Lage bezeichnet. Da die aktive Region AR und der Substratkontaktabschnitt BD durch die vollständige Grabenisolations-Oxidschicht FT definiert werden, treten keine durch eine Variation einer Grabentiefe verursachten Nachteile auf.
  • In der dünnen SOI-Lage, in der die Substratfestlegung mit einer PTI-Struktur schwer durchführbar ist, wird somit auf effektive Weise die Substratfestlegung durch eine dicke Gateisolationsschicht durchgeführt. Sogar wenn die Gateisolationsschicht und die Grabenisolations-Oxidschicht aus dem gleichen Material gebildet sind, ist ein vorgesehenes Muster vollkommen unterschiedlich. Während beispielsweise die Grabenisolations- Oxidschicht nicht auf dem Substratkontaktabschnitt BD gebildet ist, kann sich die dicke Gateisolationsschicht bis zu dem Substratkontaktabschnitt BD erstrecken.
  • Da die Gateisolationsschichten 11 und 110 durch thermische Oxidation gebildet werden, weist eine Schichtdicke eine hervorragende Kontrollierbarkeit auf und variiert weniger. Folglich ist es möglich, durch die Bildung der Gateisolationsschichten 11 und 110 eine Verringerung der Dicke der SOI-Lage 3 voranzutreiben.
  • Während in der ersten Ausführungsform das T-Typ-Gate veranschaulicht wurde, ist es offensichtlich, daß bei einem H-Typ- Gate, bei dem die Gatekontakt-Anschlußflächen auf beiden Enden einer Gateelektrode in einer Richtung der Weite der Gateelektrode vorgesehen sind, die Dicke einer unter zwei Gatekontakt-Anschlußflächen vorgesehenen Gateisolationsschicht vergrößert werden kann.
    • Zweite Ausführungsform
  • Fig. 8 bis 11 zeigen planare Strukturen von MOS-Transistoren Q2 bis Q5 mit einer Sourcebinder-Struktur als eine zweite Ausführungsform gemäß der vorliegenden Erfindung.
  • Bei einer Sourcebinder-Struktur ist ein bandförmiger Substratkontaktabschnitt BD in einem Abschnitt einer Sourceregion SR vorgesehen und eines der Enden des Substratkontaktabschnitts BD ist mit einer unter einer Gateelektrode 12 vorgesehenen Kanalregion verbunden. In Fig. 8 ist in dem N-Typ-MOS-Transistor Q2 der Substratkontaktabschnitt BD entlang der Außenseite eines Randabschnitts einer Sourceregion auf der der Seite der Gateelektrode 12, auf der eine Gatekontakt-Anschlußfläche GP vorgesehen ist, gegenüberliegenden Seite vorgesehen. Weiterhin ist ein Ende des Substratkontaktabschnittes BD mit der unter der Gateelektrode 12 vorgesehenen Kanalregion verbunden. Der Substratkontaktabschnitt BD ist vom P-Leitfähigkeitstyp.
  • In Fig. 9 ist in dem P-Typ-MOS-Transistor Q3 der Substratkontaktabschnitt BD entlang der Außenseite des Randabschnitts der Sourceregion auf der der Seite der Gateelektrode 12, auf der die Gatekontakt-Anschlußfläche GP vorgesehen ist, gegenüberliegenden Seite vorgesehen. Das Ende des Substratkontaktabschnitts BD ist mit der unter der Gateelektrode 12 vorgesehenen Kanalregion verbunden. Der Substratkontaktabschnitt BD ist vom N-Leitfähigkeitstyp.
  • In den MOS-Transistoren Q2 und Q3 ist eine Gateisolationsschicht in einer Region der Gateelektrode 12, in der ein Strom von einem großen Betrag fließt, dünn ausgebildet und eine dicke Gateisolationsschicht ist auf einem Verbindungsabschnitt des Substratkontaktabschnitts BD und der Kanalregion vorgesehen. In Fig. 8 und 9 werden Maskendaten zum Bilden der dicken Gateisolationsschicht mit RX2 bezeichnet. Die Maskendaten RX2 sind in Anbetracht einer Verschiebung zu der Zeit der Maskenbildung um eine Länge α von dem Randabschnitt der Sourceregion zu der gegenüberliegenden Seite der Gatekontakt-Anschlußfläche GP hin verschoben.
  • Darüberhinaus erstreckt sich die in Kontakt mit dem Substratkontaktabschnitt BD vorgesehene Kanalregion bis in die Umgebung eines zentralen Abschnitts einer Gatelänge der Gateelektrode 12 zum Vermeiden eines elektrischen Kurzschlusses zwischen einer Drainregion DR und einer Sourceregion SR. In Fig. 8 und 9 ist jeweils die Kanalregion schraffiert dargestellt.
  • In Fig. 10 ist in dem N-Typ-MOS-Transistor Q4 der Substratkontaktabschnitt BD entlang der Außenseite des Randabschnitts der Sourceregion SR auf der Seite der Gateelektrode 12, auf der die Gatekontakt-Anschlußfläche GP vorgesehen ist, vorgesehen und das Ende des Substratkontaktabschnitts BD ist mit der unter der Gateelektrode 12 vorgesehenen Kanalregion verbunden. Der Substratkontaktabschnitt BD ist vom. P-Leitungstyp.
  • In Fig. 11 ist in dem P-Typ-MOS-Transistor Q5 der Substratkontaktabschnitt BD entlang der Außenseite des Randabschnitts der Sourceregion SR, auf der Seite der Gateelektrode 12, auf der die Gatekontakt-Anschlußfläche GP vorgesehen ist, vorgesehen und das Ende des Substratkontaktabschnitts BD ist mit der unter der Gateelektrode 12 vorgesehenen Kanalregion verbunden. Der Substratkontaktabschnitt BD ist vom N-Leitungstyp.
  • In den MOS-Transistoren Q4 und Q5 ist eine Gateisolationsschicht in einer Region der Gateelektrode 12, in der ein Strom von einem großen Betrag fließt, dünn ausgebildet und eine dicke Gateisolationsschicht ist auf einem Verbindungsabschnitt des Substratkontaktabschnitts BD und der Kanalregion vorgesehen. In Fig. 10 und 11 sind Maskendaten zum Bilden der dicken Gateisolatiohsschicht mit RX3 bezeichnet. Die Maskendaten RX3 sind in Anbetracht einer Verschiebung zur Zeit der Maskenbildung dergestalt vorgesehen, daß sie um eine Länge α von dem Randabschnitt der Sourceregion zu der Seite der Gatekontakt- Anschlußfläche GP hin verschoben sind.
  • Wie oben beschrieben, ist in den MOS-Transistoren Q2 bis Q5 gemäß der zweiten Ausführungsform die dicke Gateisolationsschicht auf dem Verbindungsabschnitt des Substratkontaktabschnitts BD und der Kanalregion vorgesehen und in der Sourcebinder-Struktur ist die Dicke der Gateisolationsschicht in dem Bereich der Gateelektrode, in dem ein Strom von einem großen Betrag fließt, verringert. Folglich kann eine Substratfestlegung durchgeführt werden und eine parasitäre Kapazität zwischen einem Gate und einer Drain kann verringert werden. Somit ist es möglich, einen MOS-Transistor zu erhalten, der in der Lage ist, einen schnellen und zuverlässigen Betrieb mit einer geringen Leistungsaufnahme zu gewährleisten.
    • Dritte Ausführungsform
  • Fig. 12 zeigt Querschnittsaufbauten von MOS-Transistoren Q11, Q12 und Q13 als eine dritte Ausführungsform gemäß der vorliegenden Erfindung.
  • Wie in Fig. 12 gezeigt, sind die MOS-Transistoren Q11 bis Q13 auf einem SOI-Substrat vorgesehen, das durch ein Siliziumsubstrat 1, eine vergrabene Oxidschicht 2 und eine SOI-Lage 3 gebildet wird.
  • In Fig. 12 weist der MOS-Transistor Q11 eine durch eine vollständige Garbenisolations-Oxidschicht FT begrenzte Gateelektrode 12 auf, die auf der SOI-Lage 3 mit einer dazwischen vorgesehenen Gateisolationsschicht 111 von einer vergleichsweisen geringen Dicke (beispielsweise einer Dicke von 1 bis 5 nm) gebildet ist.
  • Darüberhinaus weist der MOS-Transistor Q13 die durch die vollständige Grabenisolations-Oxidschicht FT begrenzte Gateelektrode 12 auf, die auf der SOI-Lage 3 mit einer dazwischen vorgesehenen Gateisolationsschicht 112 von einer vergleichsweise großen Dicke (beispielsweise einer Dicke von 3 bis 15 nm) gebildet ist.
  • Der MOS-Transistor Q12 ist dergestalt aufgebaut, daß die Gateisolationsschichtdll mit einer vergleichsweise kleinen Dicke und die Gateisolationsschicht 112 mit einer vergleichsweise großen Dicke in Richtung der Gateweite ineinander übergehend auf der SOI-Lage 3, die durch die vollständige Grabenisolations-Oxidschicht FT begrenzt wird, vorgesehen sind. Weiterhin ist die Gateelektrode 12 auf der SOI-Lage 3 mit den dazwischen vorgesehenen Gateisolationsschichten 111 und 112 vorgesehen und ein Substratkontaktabschnitt BD ist in einer Oberfläche der SOI-Lage 3 auf der Außenseite eines Endes der Gateelektrode 12 auf der Seite, auf der die Gateisolationsschicht 112 vorgesehen ist, vorgesehen.
  • Der MOS-Transistor Q11 ist ein Niederspannungstransistor mit einer Gatespannung von beispielsweise 0,5 bis 2,0 V. Der MOS- Transistor Q13 ist ein Hochspannungstransistor mit einer Gatespannung von beispielsweise 1,5 bis 5,0 V. Der MOS-Transistor Q12 kann die in der ersten und zweiten Ausführungsform beschriebene Substratfestlegung durchführen.
  • Somit wird ein Verfahren zum Bilden von zwei Arten von MOS- Transistoren auf einem gemeinsamen Halbleitersubstrat, die mit Gateisolationsschichten unterschiedlicher Dicke versehen sind, als ein Doppeloxidverfahren bezeichnet.
  • Durch das Doppeloxidverfahren wird die Bildung eines Niederspannungstransistors und eines Hochspannungstransistors, die Gateisolationsschichten unterschiedlicher Dicke aufweisen, auf einem gemeinsamen SOI-Substrat auf übliche Weise praktisch umgesetzt. Wenn ein Schritt des Bildens der Gateisolationsschichten ebenfalls als ein Schritt zum Bilden der Gateisolationsschichten 111 und 112 des MOS-Transistors Q12 verwendet wird, kann der MOS-Transistor Q12 ohne Hinzufügung eines neuen Herstellungsschrittes gebildet werden. Folglich kann ein Anstieg der Herstellungskosten vermieden werden.
  • Der MOS-Transistor Q12, der in der Lage ist, die Substratfestlegung durchzuführen, eignet sich für die Verwendung in einem Schaltungsabschnitt, in dem ein schneller und zuverlässiger Betrieb erforderlich ist.
  • Spezieller haben schwebende Transistoren, wie beispielsweise die MOS-Transistoren Q11 und Q13 den Nachteil eines Substratschwebeeffekts, wie zum Beispiel eine Frequenzabhängigkeit einer Verzögerungszeit, und ein zeitlicher Spielraum muß vergrößert werden. Weiterhin eigenen sie sich nicht für einen kritischen Pfad, in dem die Wahl des richtigen Zeitpunkts wichtig ist. Andererseits ist ein Transistor mit festgelegtem Substrat, der nicht den Nachteil des schwebenden Substratseffekts aufweist, beispielsweise der MOS-Transistor Q12, für die Verwendung in dem kritischen Pfad geeignet. Darüberhinaus eignet sich der Transistor mit festgelegtem Substrat ebenfalls für eine dynamische Schaltung oder dergleichen.
  • Da der Substratkontaktabschnitt BD vorgesehen wird, ist das Vorsehen einer großen Region erforderlich. In einem Schaltungsabschnitt, in dem ein schneller und zuverlässiger Betrieb nicht erforderlich ist, werden die schwebenden Transistoren, beispielsweise die MOS-Transistoren Q11 und Q13 verwendet, so daß die Größe einer integrierten Halbleiterschaltung verringert werden kann.
  • Allgemeine Aufbauten und Herstellungsverfahren des Niederspannungstransistors und des Hochspannungstransistors werden später beschrieben.
  • Wie bei den MOS-Transistoren Q11 bis Q13 oben beschrieben, werden zwei Arten von MOS-Transistoren, die Gateisolationsschichten unterschiedlicher Dicke aufweisen, und ein Transistor, der in der Lage ist eine Substratfestlegung durchzuführen und bei dem eine Gateisolationsschicht mit einer vergleichsweisen kleinen Dicke und eine Gateisolationsschicht mit einer vergleichsweise großen Dicke in einer Richtung der Gateweite ineinander übergehend vorgesehen sind, auf einem gemeinsamen SOI-Substrat gebildet. Folglich ist es möglich, drei Arten von MOS-Transistoren zu erhalten, ohne einen neuen Herstellungsschritt hinzuzufügen.
    • Vierte Ausführungsform
  • Während in dem unter Bezugnahme auf die Fig. 3 bis 7 beschriebenen Verfahren zum Herstellen des MOS-Transistors Q1 der Schritt des Bildens der dicken Gateisolationsschicht 110 erforderlich ist, kann der Schritt des Bildens der dicken Gateisolationsschicht weggelassen werden, wenn das folgende Verfahren angewendet wird.
  • Im folgenden wird ein Herstellungsverfahren gemäß einer vierten Ausführungsform unter Bezugnahme auf Fig. 13 bis 19 beschrieben.
  • Wie in Fig. 13 gezeigt, wird zunächst ein SOI-Substrat vorbereitet und eine Oxidschicht 4 wird auf einer SOI-Lage 3 des SOI-Substrats gebildet. Die Oxidschicht. 4 ist eine sogenannte unterlegte Oxidschicht (eine Polster-Oxidschicht) und ihre Dicke ist an eine Dicke einer später zu bildenden dicken Gateisolationsschicht angepaßt.
  • Als nächstes wird auf der Oxidschicht 4 ein Polysiliziumfilm 21 durch ein CVD-Verfahren gebildet und auf der Polysiliziumschicht 21 wird durch das CVD-Verfahren eine Nitridschicht 22 gebildet. Da die Oxidschicht 4, die Polysiliziumschicht 21 und die Nitridschicht 22 hilfsweise zum Bilden einer trennenden Oxidschicht dienen, werden sie in manchen Fällen auch als Hilfsschichten bezeichnet. Die Polysiliziumschicht 21 ist nicht immer erforderlich.
  • Danach wird ein Bereich auf der Nitridschicht 22, der einer MOS-Transistorbildungsregion entspricht, mit einer Resist- Maske RM2 bedeckt.
  • In einem in Fig. 14 gezeigten Schritt werden danach die Nitridschicht 22 und die Polysiliziumschicht 21 unter Verwendung der Resist-Maske RM2 als einer Ätzmaske durch Trockenätzen oder durch Naßätzen selektiv entfernt.
  • Weiterhin werden die Oxidschicht 4 und die SOI-Lage 3, die nicht durch die Nitridschicht 22 bedeckt sind, unter Verwendung der strukturierten Nitridschicht 22 als einer Ätzmaske entfernt. Somit wird eine Stapelschicht 99 mit der Nitridschicht 22, der Polysiliziumschicht 21, der Oxidschicht 4 und der SOI-Lage 3 lediglich in der MOS-Transistorbildungsregion belassen.
  • Danach wird mittels thermischer Oxidation eine Seitenwand- Oxidschicht 41 auf freigelegten Seitenflächen der SOI-Lage 3 und der Polysilizium-Schicht 21 gebildet.
  • Bei einem in Fig. 15 gezeigten Schritt wird nachfolgend mittels eines HDP(Hochdichteplasma)-CVD-Verfahrens eine Oxidschicht (SiO2) HX über der gesamten Oberfläche des Substrats ausgebildet, wodurch die Stapelschicht 99 bedeckt wird. Danach wird zum Freilegen einer obersten Oberfläche der Nitridschicht 22 die Oxidschicht HX durch eine CMP(Chemisch-Mechanisches- Polieren)-Behandlung eingeebnet.
  • Das HDP-CVD-Verfahren verwendet ein Plasma mit einer um ein bis zwei Stellen höheren Dichte als jener eines allgemeinen Plasma-CVD-Verfahrens und bildet eine Oxidschicht, während zur gleichen Zeit Sputtern und Abscheiden durchgeführt werden. Somit ist es möglich, eine Oxidschicht mit einer hohen Schichtqualität zu erhalten.
  • Bei einem in Fig. 16 gezeigten Schritt wird als nächstes die Dicke der Oxidschicht HX durch Naßätzen verringert und die Nitridschicht 22 wird durch thermische Phosphorsäure entfernt. Weiterhin wird die Polysiliziumschicht 21 entfernt. Folglich ist es möglich, eine Struktur zu erhalten, bei der die Oxidschicht 4 auf der durch eine vollständige Grabenisolations- Oxidschicht FT begrenzten SOI-Lage 3 zu belassen.
  • Die Polysiliziumschicht 21 kann durch Naßätzen unter Verwendung einer Mischung aus einer alkalischen Lösung (beispielsweise einer KOH(Kaliumhydroxid)-Lösung) oder Ammonium und wäßrigem Wasserstoffperoxid oder durch Trockenätzen mit einer Selektivität gegenüber der Oxidschicht entfernt werden.
  • Danach wird eine Resist-Maske RM3 zum Bedecken einer vorgesehenen Region auf der Oxidschicht 4 strukturiert. Die durch die Resist-Maske RM3 bedeckte Region wirkt als eine Region für eine dicke Gateisolationsschicht.
  • Bei einem in Fig. 17 gezeigten Schritt wird danach in einer Region, die nicht durch die Resist-Maske RM3 bedeckt ist, die Oxidschicht 4 durch Naßätzen entfernt.
  • Bei einem in Fig. 18 gezeigten Schritt wird nachfolgend eine dünne Gateisolationsschicht 11 durch Gateoxidation gebildet und darauffolgend eine Gateelektrode 12 strukturiert. Zu dieser Zeit wird die Gateelektrode 12 dergestalt gebildet, daß eines der Enden der Gateelektrode 12 in einer Richtung der Gateweite die Oxidschicht 4 übergreift.
  • Durch die vorstehend erwähnten Schritte ist es möglich, eine Struktur zu erhalten, bei der die Gateisolationsschicht 11 mit einer vergleichsweise kleinen Dicke und die Gateisolationsschicht 4 mit einer vergleichsweise großen Dicke in der Richtung der Gateweite ineinander übergehend vorgesehen werden. Somit wird die Gateelektrode 12 auf der SOI-Lage 3 mit den dazwischengefügten Gateisolationsschichten 11 und 4 vorgesehen.
  • Darüberhinaus ist ein Substratkontaktabschnitt BD in einer Oberfläche der SOI-Lage 3 außerhalb des Endes der Gateelektrode 12 auf der Seite, auf der die Gateisolationsschicht 4 vorgesehen werden soll, vorgesehen.
  • Während Fig. 18 einen Aufbau zeigt, bei dem die dünne Gateisolationsschicht 11 auf dem Substratkontaktabschnitt BD gebildet ist, ist es auch möglich, einen Aufbau zu verwenden, bei dem, wie in Fig. 19 gezeigt, die Gateisolationsschicht 4 auf dem Substratkontaktabschnitt BD gebildet ist. Durch Abändern der Strukturierung der in Fig. 16 gezeigten Resist-Maske RM3 ist es möglich, optional eine Region zu wählen, in der die Gateisolationsschicht 4 belassen werden soll.
  • Gemäß dem oben beschriebenen Herstellungsverfahren der vierten Ausführungsform wird die unterlegte Oxidschicht ebenfalls als die dicke Gateisolationsschicht verwendet. Deshalb kann ein Vorgang zum Bilden der dicken Gateisolationsschicht weggelassen werden und das Verfahren kann dadurch vereinfacht werden, so daß ein Anstieg der Herstellungskosten verhindert werden kann.
  • Durch Anwendung des Herstellungsverfahrens gemäß der vierten Ausführungsform ist es möglich, auf einem gemeinsamen SOI- Substrat in einem vereinfachten Herstellungsverfahren vier Arten von MOS-Transistoren zu bilden, einschließlich zweier Arten von MOS-Transistoren, die mit Gateisolationsschichten unterschiedlicher Dicke versehen sind, und zweier Arten von MOS- Transistoren, bei denen eine Gateisolationsschicht einer vergleichsweise geringen Dicke und eine Gateisolationsschicht einer vergleichsweise großen Dicke in Richtung der Gateweite ineinander übergehend vorgesehen sind und eine Substratfestlegung durchgeführt werden kann. Somit kann ein Anstieg der Herstellungskosten vermieden werden.
  • Im folgenden wird das Verfahren unter Bezugnahme auf Fig. 20 bis 26, bei denen es sich um Querschnittsansichten handelt, die die Reihenfolge des Herstellungsverfahrens zeigen, beschrieben.
  • Zunächst werden die unter Bezugnahme auf Fig. 13 bis 16 beschriebenen Schritte durchgeführt, so daß eine Struktur erhalten wird, bei der eine Oxidschicht 4 auf einer Mehrzahl von Regionen einer SOI-Lage 3 gebildet ist, welche, wie in Fig. 20 gezeigt, durch eine vollständige Grabenisolations-Oxidschicht FT begrenzt sind. Die Oxidschicht 4 weist eine Dicke von 7 bis 30 nm auf.
  • Die Regionen der SOI-Lage 3 werden in die Regionen LV1, LV2, HV2 und HV2 eingeteilt. In den Regionen LV1 und LV2 soll beispielsweise eine Niederspannungstransistor mit einer Gatespannung von 0,5 bis 2,0 V gebildet werden. Die Regionen LV1 und LV2 werden in einer Niederspannungsregion LVR gebildet.
  • Darüberhinaus wird in den Regionen HV1 und HV2 beispielsweise ein Hochspannungstransistor mit einer Gatespannung von 1,5 bis 5,0 V gebildet. Die Regionen HV1 und HV2 werden in einer Hochspannungsregion HVR gebildet.
  • In einem in Fig. 21 gezeigten Schritt wird als nächstes eine Resist-Maske RM4 zum Bedecken einer vorgesehenen Region auf der Oxidschicht 4 in den Regionen LV2 und HV2 strukturiert. Die durch die Resist-Maske RM4 bedeckte Region wirkt als eine dicke Gateisolationsschicht.
  • Danach wird in einer Region, die nicht durch die Resist-Maske RM4 bedeckt ist, die Oxidschicht 4 durch Naßätzen unter Verwendung von Flußsäure (HF) oder dergleichen entfernt.
  • Nachfolgend wird die Resist-Maske RM4 entfernt und danach wird eine Gateisolationsschicht 11B auf der freigelegten SOI-Lage 3 mittels Gateoxidation in einem in Fig. 22 gezeigten Schritt gebildet. Die Gateisolationsschicht 21B weist eine Dicke von 3 bis 10 nm auf.
  • In einem in Fig. 23 gezeigten Schritt wird als nächstes eine Resistmaske RM5 zum Bedecken der gesamten Hochspannungsregion HVR und einer vorgesehenen Region auf der Oxidschicht 4 in der Region LV2 strukturiert. Die Resist-Maske RM5 wird zum Belassen der Oxidschicht 4 lediglich in einem Abschnitt, der durch die Resist-Maske RM5 bedeckt ist, ebenfalls auf der Oxidschicht 4 in der Region LV2 ausgebildet. Bei dem in Fig. 21 gezeigten Schritt wird die Oxidschicht 4 in einem größeren als dem letztendlich erforderlichen Bereich belassen. Bei dem in Fig. 23 gezeigten Schritt wird die Oxidschicht 4 bis auf den am Schluß erforderlichen Bereich reduziert. Bei einer derartigen Struktur kann verhindert werden, daß ein letztendlich erforderlicher Bereich der Oxidschicht 4 in der Region LV2 aufgrund einer Überlagerungs-Verschiebung der Resist-Maske RM5 reduziert wird.
  • Bei einem in Fig. 24 gezeigten Schritt wird danach die Oxidschicht 4 in der Region, die nicht mit der Resist-Maske RM5 bedeckt ist, mittels Naßätzens unter Verwendung von Flußsäure (HF) oder dergleichen entfernt.
  • Nachfolgend wird die Resist-Maske RM5 entfernt und eine Gateisolationsschicht 11A wird danach auf der freigelegten SOI-Lage 3 mittels Gateoxidation in einem in Fig. 25 gezeigten Schritt ausgebildet. Die Gateisolationsschicht 11A weist eine Dicke von 1 bis 5 nm auf.
  • Bei einem in Fig. 26 gezeigten Schritt wird als nächstes eine Gateelektrode 12 in jeder der Regionen LV1, LV2, HV1 und HV2 strukturiert. Zu dieser Zeit wird in den Regionen LV2 und HV2 die Gateelektrode 12 dergestalt ausgebildet, daß eines der Enden der Gateelektrode 12 in einer Richtung der Gateweite die Oxidschicht 4 übergreift.
  • Durch die oben erwähnten Schritte werden die schwebenden Transistoren QL1 und QH1 mit den Gateisolationsschichten 11A und 11B in den Regionen LV1 und HV1 erhalten. Ein Transistor QL2, in dem die Gateisolationsschicht 11A mit der kleinsten Dicke und die Gateisolationsschicht 4 mit der größten Dicke in einer Richtung der Gateweite ineinander übergehend vorgesehen sind und eine Substratfestlegung durchgeführt werden kann, wird in der Region LV2 erhalten. Weiterhin wird ein Transistor QH2, bei dem die Gateisolationsschicht 11B mit einer mittleren Dicke und die Gateisolationsschicht 4 mit der größten Dicke in der Richtung der Gateweite ineinander übergehend vorgesehen sind und die Substratfestlegung durchgeführt werden kann, in der Region HV2 erhalten. Durch das vereinfachte Herstellungsverfahren ist es somit möglich, insgesamt vier Arten von MOS- Transistoren zu erhalten.
  • Ein Substratkontaktabschnitt BD ist in einer Oberfläche der SOI-Lage 3 auf der Außenseite des Endes der Gateelektrode 12 auf der Seite, auf der die Gateisolationsschicht 4 der Transistoren QL2 und QH2 vorgesehen werden soll, vorgesehen.
  • In dem Fall, in dem die Oxidschicht 4 beispielsweise eine Dicke von 7,2 nm aufweist und die Gateisolationsschicht 11P mit einer Dicke von 3,5 nm mittels Gateoxidation in dem in Fig. 22 gezeigten Schritt gebildet wird, wird durch die Gateoxidation die Dicke der Oxidschicht 4 um ungefähr 0,3 nm vergrößert und ändert sich nicht sehr stark.
    • Fünfte Ausführungsform
  • Während in der unter Bezugnahme auf Fig. 1 und 2 beschriebenen ersten Ausführungsform und der unter Bezugnahme auf Fig. 8 bis 11 beschriebenen zweiten Ausführungsform in der aktiven Region die dicke Gateisolationsschicht über der gesamten Oberfläche der SOI-Lage gebildet wird und danach durch die Maskenstruktur die Region, in der die dicke Gateisolationsschicht gebildet werden soll, definiert wird, kann eine dicke Gateisolationsschicht auch durch ein Herstellungsverfahren erhalten werden, das im folgenden als eine fünfte Ausführungsform beschrieben wird.
  • Das Herstellungsverfahren gemäß der fünften Ausführungsform wird unter Bezugnahme auf Fig. 27 bis 33 beschrieben, bei denen es sich um Querschnittsansichten handelt, die die Reihenfolge des Herstellungsverfahrens zeigen.
  • Wie in Fig. 27 gezeigt, wird zunächst ein SOI-Substrat vorbereitet und eine Oxidschicht 4 wird auf einer SOI-Lage 3 des SOI-Substrats gebildet. Die Oxidschicht 4 ist eine sogenannte unterlegte Oxidschicht (eine Polster-Oxidschicht).
  • Als nächstes wird auf der Oxidschicht 4 eine Polysiliziumschicht 21 durch ein CVD-Verfahren gebildet und auf der Polysiliziumschicht 21 eine Nitridschicht 22 durch das CVD- Verfahren gebildet. Da die Oxidschicht 4, die Polysiliziumschicht 21 und die Nitridschicht 22 hilfsweise zum Bilden einer trennenden Oxidschicht dienen, werden sie in manchen Fällen auch als Hilfsschichten bezeichnet. Die Polysiliziumschicht 21 ist nicht immer erforderlich.
  • Danach werden eine aktive Region AR eines MOS-Transistors und eine Region auf der Nitridschicht 22, die einer Region BR entspricht, in der ein Substratkontaktabschnitt gebildet werden soll, durch eine Resist-Maske RM6 bedeckt.
  • Zu dieser Zeit wird die Resist-Maske RM6 dergestalt strukturiert, daß eine Region XR, in der eine dicke Gateisolationsschicht gebildet werden soll, als ein Öffnungsabschnitt OP dient.
  • Danach werden unter Verwendung der Resist-Maske RM6 als einer Ätzmaske die Nitridschicht 22 und die Polysiliziumschicht 21 selektiv durch Trockenätzen oder Naßätzen entfernt.
  • Weiterhin werden unter Verwendung der strukturierten Nitridschicht 22 als einer Ätzmaske die Oxidschicht 4 und die SOI- Lage 3, die nicht durch die Nitridschicht 22 bedeckt sind, entfernt. Dadurch werden die Stapelfilme 991 und 992 mit der Nitridschicht 22, der Polysiliziumschicht 21 und der Oxidschicht 4 lediglich in der aktiven Region AR des MOS- Transistors und der Substratkontaktabschnitts-Bildungsregion BR belassen. Die Region XR dient als ein unterer Öffnungsabschnitt OP1 und die SOI-Lage 3 liegt zu einem Bodenabschnitt desselben hin frei.
  • Eine Weite W der Stapelschicht 991 entspricht einer Gateweite des später zu bildenden MOS-Transistors.
  • Als nächstes wird die Resist-Maske RM6 entfernt und danach wird eine thermische Oxidation durchgeführt zum Bilden einer Oxidschicht 5 mit einer Dicke von 10 bis 40 nm auf einer Oberfläche der SOI-Lage 3 einschließlich einer Bodenfläche des Öffnungsabschnitts OP1 bei einem in Fig. 28 gezeigten Schritt. Zu dieser Zeit wird eine Oxidschicht 41 ebenfalls auf einer freigelegten Seitenwand der Polysiliziumschicht 21 (Seitenwandoxidation) gebildet.
  • Bei einem in Fig. 29 gezeigten Schritt wird nachfolgend eine Resist-Maske RM7 zum alleinigen Bedecken der aktiven Region AR des MOS-Transistor der Substratkontaktabschnitts-Bildungsregion BR und der Region XR, in der die dicke Gateisolationsschicht gebildet werden soll, ausgebildet. Die Resist-Maske RM7 weist ein Öffnungsmuster zum Definieren einer Region, in der später eine vollständige Grabenisolations-Oxidschicht gebildet werden soll, auf. Die vollständige Grabenisolations- Oxidschicht wird in einer Region gebildet, die nicht durch die Resist-Maske RM7 bedeckt ist.
  • Die Oxidschicht 5 und die SOI-Lage 3 in der Region, die nicht durch die Resist-Maske RM7 bedeckt ist, werden unter Verwendung der Resist-Maske RM7 als einer Atzmaske entfernt. Nachfolgend wird eine Stapelschicht 993 mit der Nitridschicht 22, der Polysiliziumschicht 21, der Oxidschicht 4 und der SOl-Lage 3 gebildet.
  • In Anbetracht der Tatsache, daß die Resist-Maske RM7 in einem tatsächlichen Verfahren eine Überlagerungs-Verschiebung unterliegt, bedeckt in Fig. 29 die Resist-Maske RM7 die Nitridschicht 22 nicht vollständig. Sogar wenn somit die Resist- Maske RM7 der Überlagerungs-Verschiebung unterliegt, wirkt sie als Ätzmaske, da die Nitridschicht 22 vorhanden ist. Eine Gateweite des MOS-Transistors wird durch eine Weite der Nitridschicht 22 in der Region BR bestimmt, so daß die Resist-Maske RM7 nicht durch die Überlagerungs-Verschiebung beeinflußt wird.
  • Als nächstes wird die Resist-Maske RM7 entfernt und danach in dem in Fig. 30 gezeigten Schritt eine thermische Oxidation ausgeführt. Dadurch wird ein Oxidfilm 42 mit einer Dicke von 3 bis 30 nm auf einer freigelegten Seitenwand der SOI-Lage 3 gebildet (Seitenwandoxidation). Danach wird zum Bedecken der Stapelschicht 993 durch ein HDP-CVD-Verfahren eine Oxidschicht (SiO2)HX über der gesamten Oberfläche des Substrats ausgebildet. Die Oxidschicht HX wird danach durch eine CMP-Behandlung zum Freilegen der obersten Oberfläche der Nitridschicht 22 eingeebnet. Folglich füllt die Oxidschicht HX eine Region IR, in der später eine vollständige Grabenisolations-Oxidschicht ausgebildet werden soll, und den Öffnungsabschnitt OP1 der Region XR aus.
  • Bei einem in Fig. 31 gezeigten Schritt wird als nächstes die Dicke der Oxidschicht HX durch Naßätzen verringert und die Nitridschicht 22 wird durch thermische Phosphorsäure entfernt. Weiterhin wird die Polysiliziumschicht 21 entfernt. Folglich ist es möglich, eine Struktur zu erhalten, bei der die Oxidschichten 4 und 5 auf der durch eine vollständige Grabenisolation-Oxidschicht FT begrenzten SOI-Lage 3 belassen werden.
  • Die Polysiliziumschicht 21 kann durch Naßätzen unter Verwendung einer Mischung aus einer alkalischen Lösung, beispielsweise einer KOH(Kaliumhydroxid)-Lösung oder Ammonium, und wäßrigem Wasserstoffperoxid oder mittels Trockenätzen mit einer Selektivität gegenüber einer Oxidschicht entfernt werden.
  • Bei einem in Fig. 32 gezeigten Schritt wird danach die unterlegte Oxidschicht 4 entfernt und danach wird in der aktiven Region AR des MOS-Transistors und der Substratkontaktabschnitts-Bildungsregion BR eine Oxidschicht 4A gebildet. Die Oxidschicht 4A wirkt als eine Gateisolationsschicht und ihre Dicke wird vorzugsweise innerhalb eines Bereichs von beispielsweise 1 bis l0 nm gewählt. Nachfolgend wird eine Gateelektrode 12 auf dem Oxidfilm 4A in der aktiven Region AR strukturiert. Zu dieser Zeit wird die Gateelektrode 12 dergestalt strukturiert, daß eines der Enden in einer Richtung der Gateweite die Oxidschicht 5 übergreift und das andere Ende die vollständige Grabenisolations-Oxidschicht FT übergreift. Ein auf der Oxidschicht 4A in der Region BR zu bildender Abschnitt wirkt im wesentlichen als ein Gate. Die Oxidschicht 5 kann auch als eine Gateisolationsschicht bezeichnet wird und durch die Oxidschichten 4A und 5A wird eine ununterbrochene Gateisolationsschicht gebildet. Danach wird durch die Implantation von Source-Drain-Verunreinigungen eine Source-Drain-Region gebildet. Weiterhin wird der Substratkontaktabschnitt BD durch eine Verunreinigungsimplantation in eine Oberfläche der SOI- Lage 3 auf der Außenseite des Endes der Gateelektrode 12 auf der Seite, auf der die Gateisolationsschicht 5 vorgesehen werden soll, gebildet. Dadurch kann ein MOS-Transistor Q21 erhalten werden.
  • Während oben unter Bezugnahme auf Fig. 30 das Beispiel beschrieben wurde, bei dem die Oxidschicht 42 auf der Seitenwand der SOI-Lage 3 gebildet wird, zeigt Fig. 33 einen detaillierten Aufbau einer Region D in Fig. 30.
  • Wie in Fig. 33 gezeigt, wird in einigen Fällen, in denen wie in Fig. 33 gezeigt, die Oxidschicht 42 auf der Seitenwand der SOI-Lage 3 gebildet wird, eine Oxidschicht 421 gebildet, die zwischen eine Bodenfläche der SOI-Lage 3 und eine vergrabene Oxidschicht 2 gelangt. Wenn die Oxidschicht 421 gebildet wird, wird in der SOI-Lage 3 eine mechanische Spannung verursacht, so daß ein Leckstrom verursacht wird.
  • Nach dem in Fig. 29 gezeigten Schritt wird die Resist-Maske RM7 entfernt und die thermische Oxidation nicht durchgeführt. Danach wird die Oxidschicht (SiO2) HX über der gesamten Oberfläche des Substrats durch das HDP-CVD-Verfahren zum Bedecken der Stapelschicht 993 gebildet. Somit ist es möglich, eine Struktur zu erhalten, bei der die Seitenwand der SOI-Lage 3 nicht oxidiert ist, wie dies in Fig. 34 gezeigt ist.
  • In einigen Fällen, in denen, wie in Fig. 29 gezeigt, die Seitenwand der SOI-Lage 3 durch das Ätzen zum Bilden der vollständigen Grabenisolations-Oxidschicht beschädigt wird, wird ein Leckstrom verursacht. In diesen Fällen ist es zur Verhinderung eines Leckstroms wünschenswert, daß die Seitenwandoxidation durchgeführt wird.
  • Im Hinblick auf eine Abwägung zwischen dem durch die auf der Seitenwand der SOI-Lage 3 gebildete Oxidschicht 42 verursachten Leckstrom und dem Leckstrom, der durch den Ätzschaden an der Seitenwand der SOI-Lage 3 verursacht wird, ist es am wünschenswertesten zu bestimmen, ob eine Seitenwandoxidation der SOI-Lage 3 durchgeführt werden soll oder nicht.
  • Anstelle der in den Fig. 28 und 29 gezeigten Schritte, ist es ebenfalls möglich, die in den Fig. 35 bis 37 gezeigten Schritte durchzuführen, die im folgenden beschrieben werden.
  • Spezieller wird nach der Durchführung des unter Bezugnahme auf Fig. 27 beschriebenen Schrittes die Resist-Maske RM6 entfernt. Statt ihrer wird eine Resist-Maske RM8 zum alleinigen Bedecken der aktiven Region AR des MOS-Transistors, der Substratabschnitts-Bildungsregion BR und der Region XR, in der eine dicke Gateisolationsschicht gebildet werden soll, gebildet, wie dies in Fig. 35 gezeigt ist.
  • In einem in Fig. 36 gezeigten Schritt werden als nächstes in der Region, die nicht durch die Resist-Maske RM8 bedeckt ist, die Oxidschicht 4 und die SOI-Lage 3 unter Verwendung der Resist-Maske RM8 als einer Ätzmaske entfernt. Folglich wird eine Stapelschicht 993 mit der Nitridschicht 22, der Polysiliziumschicht 21, der Oxidschicht 4 und der SOI-Lage 3 gebildet. Als nächstes wird bei einem in Fig. 37 gezeigten Schritt die Resist-Maske RM8 entfernt und danach eine thermische Oxidation durchgeführt. Dadurch wird eine Oxidschicht 5 mit einer Dicke von 10 bis 40 nm auf einer Oberfläche der SOI-Lage 3 gebildet und die Oxidschichten 41 und 42 werden auf den freigelegten Seitenwänden der Polysiliziumschicht 21 und der SOI-Lage 3 gebildet (Seitenwandoxidation).
  • Wenn das obenstehende Verfahren angewendet wird, kann die Seitenwandoxidation der SOI-Lage 3 gleichzeitig mit der Bildung der Oxidschicht 5 durchgeführt werden. Deshalb ist es möglich, den Vorteil zu erzielen, daß der Herstellungsprozeß vereinfacht werden kann. Andererseits ist es unmöglich, so vorzugehen, daß die Seitenwandoxidation der SOI-Lage 3 nicht ausgeführt wird. Im Hinblick auf die Abwägung bezüglich des Leckstroms ist es deshalb wünschenswert zu bestimmen, ob das obenstehende Verfahren durchgeführt werden soll oder nicht.
  • Anstelle der in Fig. 27 bis 29 gezeigten Schritte, ist es ebenfalls möglich, die in Fig. 38 bis 40 gezeigten Schritte durchzuführen, die im folgenden beschrieben werden.
  • Wie in Fig. 38 gezeigt, wird auf einem SOI-Substrat eine Stapelschicht mit einer Nitridschicht 22, einer Polysiliziumschicht 21 und einer Oxidschicht 4 gebildet, und eine Region auf der Nitridschicht 22, die einer MOS-Transistor- Bildungsregion entspricht, wird durch eine Resist-Maske RM6 bedeckt.
  • Zu dieser Zeit wird die Resist-Maske RM6 so strukturiert, daß eine Region XR, in der eine dicke Gateisolationsschicht gebildet werden soll, als ein Öffnungsabschnitt OP wirkt.
  • Durch Verwendung der Resist-Maske RM6 als einer Ätzmaske werden danach die Nitridschicht 22 und die Polysiliziumschicht 21 selektiv mittels Trockenätzens oder Naßätzens entfernt.
  • Weiterhin werden die Oxidschicht 4 und die SOI-Lage 3, die nicht durch die Nitridschicht 22 bedeckt sind, unter Verwendung der strukturierten Nitridschicht 22 als einer Ätzmaske entfernt. Dadurch werden die Stapelschichten 991 und 992 mit der Nitridschicht 22, der Polysiliziumschicht 21 und der Oxidschicht 4 lediglich in einer aktiven Region AR des MOS- Transistors und einer Substratkontaktabschnitts-Bildungsregion BR zurückgelassen. Die Region XR dient als ein unterer Öffnungsabschnitt OP1 und die SOI-Lage 3 liegt zu einem Bodenabschnitt desselben hin frei. Zu dieser Zeit wird die SOI-Lage 3 infolge Überätzen geringfügig abgetragen. Der Abtrag erfolgt mit einer maximalen Dicke von ungefähr 50 nm. Darüberhinaus werden die Nitridschicht 22, die Polysiliziumschicht 21 und die Oxidschicht 4 aufeinanderfolgend einzeln geätzt. Deshalb schwankt ein Betrag des Überätzens der SOI-Lage 3 kaum in unterschiedlicher Weise gegenüber der PTI-Bildung.
  • Als nächstes wird die Resist-Maske RMG entfernt und danach eine Resist-Maske RM8 gebildet, die lediglich die aktive Region AR des MOS-Transistors, die Substratkontaktabschnitts- Bildungsregion BR und die Region XR, in der eine dicke Gateisolationsschicht gebildet werden soll, bedeckt. Die Oxidschicht 4 und die SOI-Lage 3 in einer Region, die nicht durch die Resist-Maske RM8 bedeckt ist, werden unter Verwendung der Resist-Maske RM8 als einer Ätzmaske entfernt. Dadurch wird eine Stapelschicht 993 mit der Nitridschicht 22, der Polysiliziumschicht 21, der Oxidschicht 4 und der SOI-Lage 3 gebildet. Dies geschieht bei einem in Fig. 39 gezeigten Schritt.
  • Nachfolgend wird die Resist-Maske RM8 entfernt und danach eine thermische Oxidation zum Bilden einer Oxidschicht 5 mit einer Dicke von 10 bis 40 nm auf einer Oberfläche der SOI-Lage 3 einschließlich einer Bodenfläche des Öffnungsabschnitts OP1 und zum Bilden der Oxidschichten 41 und 42 auf freigelegten Seitenwänden der Polysiliziumlage 21 und der SOI-Lage 3 bei einem in Fig. 40 gezeigten Schritt (Seitenwandoxidation) durchgeführt.
  • Da die Oxidschicht 5 in dem überätzten Abschnitt der SOI-Lage 3 gebildet wird, kann deren Dicke auf einfache Weise erhöht werden.
  • Nach der Ausführung des in Fig. 38 gezeigten Schrittes kann das Innere des Öffnungsabschnitts OP1 zum Bilden der Oxidschicht 5 oxidiert werden.
  • Bei den in Fig. 27 und 38 gezeigten Schritten können darüberhinaus die Nitridschicht 22 und die Polysiliziumschicht 21 selektiv mittels Trockenätzens oder Naßätzens entfernt werden. Weiterhin werden die Oxidschicht 4 und die SOI-Lage 3 unter Verwendung der strukturierten Nitridschicht 22 als einer Ätzmaske entfernt. Beim Entfernen der Oxidschicht 4 und der SOI- Lage 3 wird der Oberfläche der SOI-Lage 3 kein Ätzschaden zugefügt, wenn eine Ätzung mit einer geringen Ätzschädigung, wie zum Beispiel ein chemisches Trockenätzen (CDE), durchgeführt wird. In dem Fall, in dem ein Überätzen durchgeführt werden soll, kann darüberhinaus ebenfalls eine Kontrollierbarkeit eines Überätz-Betrags erhöht werden.
  • CDE ist eine Abart des Trockenätzens, die in einer speziellen Gasatmosphäre oder in einem Vakuumbehälter, in dem der Druck kontrolliert wird, durchgeführt wird. CDE wird unter Verwendung eines chemisch aktiven Radikals als Ätzstoff und einer Vorrichtung zum Trennen eines Abschnitts, in dem ein aktives Radikal gebildet werden soll, von einem Abschnitt, in dem die Ätzung durchgeführt werden soll, durchgeführt.
  • Bezüglich des Ätzstoffes wurde über ein Beispiel berichtet, bei dem ein Fluor(F)-Radikal, das aus einem Plasma unter Verwendung einer Gasmischung von CF4-Gas und O2-Gas erhalten wird, verwendet wird (siehe Monthly Semiconductor World 1994.1, Seite 64 bis 67, veröffentlicht durch Press Journal Co., Ltd.). Darüberhinaus wird eine Stapelschicht mit einer Nitridschicht 22, einer Polysiliziumschicht 21 und einer Oxidschicht 4 auf einem SOI-Substrat gebildet. Dann ist es ebenfalls möglich, zunächst eine Ätzung zum Definieren einer Region, in der eine vollständige Grabenisolations-Oxidschicht gebildet werden soll, durchzuführen.
  • Wie in Fig. 41 gezeigt, wird spezieller eine Resist-Maske RM9 mit einem Öffnungsmuster zum Definieren der Region, in der eine vollständige Grabenisolations-Oxidschicht gebildet werden soll, auf der Stapelschicht mit der Nitridschicht 22, der Polysiliziumschicht 21 und der Oxidschicht 4, die auf dem SOI- Substrat ausgebildet ist, vorgesehen. Weiterhin werden die Nitridschicht 22, die Polysiliziumschicht 21, die Oxidschicht 4 und die SOI-Lage 3 in einer Region, die nicht durch die Resist-Maske RM9 bedeckt ist, entfernt.
  • Bei einem in Fig. 42 gezeigten Schritt wird danach eine Resist-Maske RM10 über der gesamten Oberfläche des SOI-Substrats gebildet. Die Resist-Maske RM10 wird dergestalt strukturiert, daß lediglich eine Region XR, in der eine dicke Gateisolationsschicht gebildet werden soll, als ein Öffnungsabschnitt OP wirkt. Danach werden zum Bilden eines Öffnungsabschnitts OP1 unter Verwendung der Resist-Maske RM10 als einer Ätzmaske die Nitridschicht 22, die Polysiliziumschicht 21 und die Oxidschicht 4 entfernt.
  • Nachfolgend ist es wünschenswert, wenn der unter Bezugnahme auf Fig. 37 beschriebene Schritt oder der unter Bezugnahme auf Fig. 40 beschriebene Schritt als Schritt zum Oxidieren des Inneren des Öffnungsabschnitts OP1 zum Bilden einer Oxidschicht 5 durchgeführt werden.
  • Ein Beispiel eines ebenen Layouts in jedem der unter Bezugnahme auf Fig. 27 bis 32 beschriebenen Schritte wird im folgenden unter Bezugnahme auf Fig. 43 bis 46 beschrieben.
  • Fig. 43 zeigt ein ebenes Layout der Resist-Maske RM6, das in dem in Fig. 27 gezeigten Schritt verwendet wird. Resists mit individuell unterschiedlichen Gestalten sind in Regionen vorgesehen, die der aktiven Region AR des MOS-Transistors und der Substratkontaktabschnitts-Bildungsregion BR entsprechen.
  • Andere Regionen dienen als Öffnungsabschnitte. Eine Region, in der der Resist vorgesehen ist, wirkt als eine sogenannte Feldregion. In Fig. 43 werden darüberhinaus Maskendaten zum Definieren der Feldregion einschließlich der aktiven Region AR (nicht gezeigt) und Maskendaten zum Definieren der Feldregion einschließlich der Substratkontaktabschnitts-Bildungsregion BR (nicht gezeigt) typischerweise als FM1 bzw. FM2 gezeigt. Ein Abschnitt zwischen den Maskendaten FM1 und FM2 wirkt als eine Region, in der eine dicke Gateisolationsschicht gebildet werden soll, wie dies unter Bezugnahme auf Fig. 27 beschrieben wurde.
  • Fig. 44 zeigt ein ebenes Layout der Resistmaske RM7, das in dem in Fig. 29 gezeigten Schritt verwendet wird. Ein ununterbrochener Resist ist in Regionen vorgesehen, die der aktiven Region AR des MOS-Transistors, der Region XR, in der später eine dicke Gateisolationsschicht gebildet werden soll und der Substratkontaktabschnitts-Bildungsregion BR-entsprechen. Andere Regionen wirken als Öffnungsabschnitte. Die Region, in der der Resist vorgesehen ist, und eine andere Region als jene, die durch eine unterbrochene Linie umgeben ist, welche durch die Maskendaten FM1 und FM2 definiert wird, wirken als eine sogenannte vollständige Grabenisolations-Oxidschicht- Bildungsregion. In Fig. 44 sind Maskendaten zum Definieren einer vollständigen Grabenisolations-Oxidschicht- Nichtbildungsregion FTR typischerweise als FTM gezeigt.
  • Fig. 45 zeigt ein ebenes Layout einer Resist-Maske RM11 (die nicht in Fig. 32 gezeigt ist) zum Bilden der Gateelektrode 12 in dem in Fig. 32 gezeigten Schritt. Ein Resist ist lediglich in einem Abschnitt vorgesehen, in dem die Gateelektrode 12 gebildet werden soll.
  • Fig. 46 zeigt ein ebenes Layout eines MOS-Transistors Q21, der unter Verwendung der Resist-Masken RM6, RM7 und RM11, die oben beschrieben wurden, gebildet wird.
  • Fig. 46 zeigt den MOS-Transistor Q21, der die aktive Region AR einschließlich einer Source-Drain-Region, die Gateelektrode 12 und den Substratkontaktabschnitt BD, der auf der Seite der Gatekontakt-Anschlußfläche GP der Gateelektrode 12 in Richtung der Gateweite außerhalb vorgesehen ist, aufweist.
  • Fig. 47 ist eine typische Ansicht, die jener von Fig. 46 überlagert ist. Fig. 47 zeigt die Maskendaten SDM und BM zum Definieren einer Implantationsregion von Source-Drain- Verunreinigungen in der aktiven Region AR und einer Implantationsregion von Verunreinigungen in dem Substratkontaktabschnitt BD.
  • In Fig. 47 dienen durch die Maskendaten SDM und BM bezeichnete rechteckige Regionen als die Öffnungsabschnitte des Resists. Bevorzugt sollten die Maskendaten BM dergestalt ausgelegt werden, daß ein Rand der Gate-Anschlußfläche GP zu der Region der Maskendaten BM reicht. Wenn der Rand der Gate-Anschlußfläche GP nicht zu der Region der Maskendaten BM reicht, werden Source-Drain-Verunreinigungen in die SOI-Lage zwischen dem Substratkontaktabschnitt BD und der aktiven Region AR eingebracht. Der Grund hierfür ist, daß ein Eindringen nicht verhindert werden kann.
  • In dem Fall, in dem eine Implantationsmaske gebildet werden soll, können abhängig von einem Unterschied der Resist- Materialien zwei Bildungsverfahren verwendet werden.
  • Spezieller wird bei einem der beiden Verfahren mittels CAD oder dergleichen eine Region entworfen, in die Verunreinigungen implantiert werden sollen. Danach wird eine negative Maske erzeugt, wobei eine andere Region, als die Region, in die Verunreinigungen implantiert werden sollen, als lichtabschirmender Abschnitt wirkt. Danach wird ein positiver Resist unter Verwendung der negativen Maske belichtet, wodurch eine Öffnungs-Vorzugsmaske gebildet wird. Bei dem anderen Verfahren wird mittels CAD oder dergleichen eine Region entworfen, in die Verunreinigungen implantiert werden sollen. Danach wird eine positive Maske erzeugt, wobei die Region, in die Verunreinigungen implantiert werden sollen, als ein lichtabschirmender Abschnitt auf der Maske selbst gewählt wird. Danach wird ein negativer Resist unter Verwendung der positiven Maske belichtet, wodurch eine Öffnungs-Vorzugsmaske gebildet wird.
  • Während in Fig. 47 die Struktur gezeigt ist, bei der der Substratkontaktabschnitt BD auf der Seite der Gate-Anschlußfläche GP der Gateelektrode 12 auf der Außenseite in Richtung der Gateweite vorgesehen ist, ist es ebenfalls möglich, ein ebenes Layout zu verwenden, bei dem die Gateelektrode 12 invertiert ist. Fig. 48 zeigt das ebene Layout.
  • Fig. 48 zeigt das Layout, bei dem der Substratkontaktabschnitt BD auf der der Seite der Gate-Anschlußfläche GP der Gateelektrode 12 gegenüberliegenden Seite in Richtung der Gateweite auf der Außenseite vorgesehen ist.
  • Gemäß des oben beschriebenen Herstellungsverfahrens der fünften Ausführungsform variiert in dem Fall, in dem das Verfahren zum Bilden einer vollständigen Grabenisolations-Oxidschicht unter Verwendung einer Hilfsschicht angewendet wird, eine Dicke der Gateisolationsschicht in Richtung der Gateweite. Die dicke Gateisolationsschicht 5 kann unter der Gatekontakt- Anschlußfläche GP gebildet werden, die über einer großen Fläche der SOI-Lage 3 vorgesehen ist. Durch Verringerung einer Dicke der Gateisolationsschicht 5 in einer Region, in der ein Strom großen Betrags fließt, ist es möglich, eine parasitäre Kapazität zwischen einem Gate und einer Drain mit einer Struktur, bei der eine Substratfestlegung durchgeführt werden kann, zu verringern. Somit ist es möglich, einen MOS-Transistor zu erhalten, bei dem ein schneller und zuverlässiger Betrieb durchgeführt werden kann bei geringem Leistungsverbrauch.
  • In Fig. 28 kann darüberhinaus die Gateweite des MOS- Transistors durch Selbstjustierung in einem photolithographischen Vorgang festgelegt werden und ist durch die Weite W der Stapelschicht 991 gekennzeichnet. Deshalb ist es möglich, einen MOS-Transistor mit einer kleinen Variation in der Gateweite zu erhalten.
  • Bezüglich eines ebenen Layouts eines MOS-Transistors mit festgelegtem Substrat wurde darüberhinaus eine in Fig. 49 gezeigte Struktur ebenfalls durch B.W. Min u. a. (2001 IEEE International SOI Conference, Seite 71 bis 72) veröffentlicht. Bei der Struktur gibt es die Möglichkeit, das ein Leckstrompfad zwischen der Source und der Drain ausgebildet wird.
  • Spezieller ist in Fig. 49 eine partielle Grabenisolationsregion 102 zwischen einer aktiven Region 101 und einer Substratkontaktregion 103 vorgesehen und eine Gateelektrode 104 erstreckt sich bis zu dem Mittelbereich der partiellen Grabenisolationsregion 102. In dem Fall, in dem eine Source-Drain- Implantation durchgeführt wird, gibt es folglich die Möglichkeit, das Source-Drain-Verunreinigungen ebenfalls in einer Region X (ein schraffierter Abschnitt) in eine unter der Grabenisolationsregion 102 vorgesehene SOI-Lage zwischen einem Rand der Gateelektrode 104 und der Substratkontaktregion 103 eingebracht werden. Dies resultiert in der Erzeugung eines Leckstroms zwischen der Source und dem Drain über die Region X.
  • Zur Verhinderung der Erzeugung des Leckstroms ist es notwendig, die Verunreinigungskonzentration. (wobei die Verunreinigungen einen entgegengesetzten Leitungstyp zu jenem der Source-Drain-Verunreinigungen aufweisen) in der SOI-Lage der Region X zu erhöhen, so daß diese nicht durch die implantierten Source-Drain-Verunreinigungen kompensiert werden. Folglich ist es schwierig zu erreichen, daß die Source-Drain- Verunreinigungsschicht oder eine Verarmungsschicht, die darunter gebildet ist, bis zu einem vergrabenen Oxidfilm 2 reicht. Somit ist es unmöglich, den Vorteil zu erzielen, daß eine Übergangskapazität klein ist, welches eine Eigenschaft einer SOI-Vorrichtung ist. Sogar wenn die Source-Drain- Verunreinigungsschicht oder die Verarmungsschicht bis zu der vergrabenen Oxidschicht 2 reicht, ist darüberhinaus die Übergangskapazität, wenn eine Verunreinigungskonzentration einer Kanalregion hoch ist. Folglich kann der Vorteil einer SOI- Vorrichtung nicht erzielt werden.
  • Wenn das in Fig. 47 und 48 gezeigte ebene Layout gemäß der vorliegenden Ausführungsform verwendet wird, kann jedoch ein solches Problem nicht auftreten.
  • In dem in Fig. 47 gezeigten ebenen Layout weist eine vollständige Grabenisolations-Oxidschicht-Nichtbildungsregion FTR in der Draufsicht eine T-Gestalt auf und eine Länge eines Abschnitts, der einem Vertikalabschnitt der T-Gestalt entspricht, in Richtung der Gatelänge wird größer gewählt als eine Länge der Gatekontakt-Anschlußfläche GP der Gateelektrode 12 in Richtung der Gatelänge. Wie in Fig. 50 gezeigt, kann eine Länge des Abschnitts, der dem Vertikalabschnitt der T- Gestalt entspricht, in Richtung der Gatelänge kleiner gewählt werden als die Länge der Gatekontakt-Anschlußfläche GP der Gateelektrode 12 in Richtung der Gatelänge.
  • Bei einer derartigen Struktur ist ein Verbindungsabschnitt zwischen dem Substratkontaktabschnitt BD und der aktiven Region AR durch die Gatekontakt-Anschlußfläche GP bedeckt. Bei der Implantation der Source-Drain-Verunreinigungen kann folglich ein Einbringen in den Verbindungsabschnitt verhindert werden.
  • Während, wie unter Bezugnahme auf Fig. 43 bis 45 beschrieben wurde, zum Erzeugen des ebenen Layouts des MOS-Transistors, der in Fig. 46 gezeigt ist, mindestens drei Resist-Masken einschließlich der Resist-Masken RM6, RM7 und RM11 erforderlich sind, können die Maskendaten FTM zum Bilden der Resist-Maske RM7 auf einfache Weise durch das folgende Verfahren erhalten werden.
  • Spezieller können die Maskendaten FTM zum Definieren der vollständigen Grabenisolations-Oxidschicht-Nichtbildungsregion FTR durch Verwenden der Maskendaten FM1 zum Definieren der aktiven Region AR und der Maskendaten FM2 zum Definieren der Substratkontaktabschnitts-Bildungsregion BR halbautomatisch erzeugt werden.
  • Fig. 51 ist eine Ansicht, die typischerweise ein Verfahren zum halbautomatischen Erzeugen der Maskendaten FTM zeigt. Die Maskendaten FM1 und FM2 werden einer Verkleinerung um einen Wert s unterzogen, so daß Maskendaten (der Verkleinerung) FTM1 und FTM2 automatisch erhalten werden können und Maskendaten FTM3 (Daten eines Verbindungsabschnitts zwischen einer Substratkontaktregion und einer aktiven Region) zwischen den Maskendaten FTM1 und FTM2 eingegeben werden. Folglich ist es möglich, die Maskendaten FTM zum Definieren der vollständigen Grabenisolations-Oxidschicht-Nichtbildungsregion FTR (mit anderen Worten, Maskendaten zum Definieren der vollständigen Grabenisolations-Oxidschicht-Bildungsregion) zu erhalten. Dadurch ist es möglich, auf einfache Weise die Maskendaten FTM zu erhalten.
  • Die Verkleinerung dient der isotropen Verringerung der Objektdaten um einen vorbestimmten Betrag. Zum Beispiel bedeutet (L31 UN0.1 µm), daß jede der vier Seiten um 0.1 µm nach innen verschoben wird, wenn die Original-Felddaten (als L31 bezeichnet) eine rechteckige Region definieren.
  • Als Beispiel des oben beschriebenen Herstellungsverfahrens gemäß der fünften Ausführungsform wird unter Bezugnahme auf Fig. 52 bis 55, bei denen es sich um Querschnittsansichten handelt, die aufeinanderfolgend einen Herstellungsvorgang zeigen, ein Verfahren zum Bilden von zwei Arten von MOS-Transistoren, die Gateisolationsschichten unterschiedlicher Dicke aufweisen, beschrieben.
  • Zunächst werden die Schritte, die unter Bezugnahme auf Fig. 27 bis 31 beschrieben wurden, durchgeführt, um eine Struktur zu erhalten, bei der eine Oxidschicht 5 in zwei Regionen R10 und R20 einer SOI-Lage 3 gebildet wird, welche wie in Fig. 52 gezeigt, durch eine vollständige Grabenisolations-Oxidschicht FT begrenzt ist. Die Oxidschicht 5 weist eine Dicke von 10 bis 40 nm auf.
  • Bei einem in Fig. 53 gezeigten Schritt wird als nächstes in den Regionen R10 und R20 eine Gateoxidation über der freigelegten SOI-Lage 3 durchgeführt und dadurch eine Gateisolationsschicht 11B gebildet. Die Gateisolationsschicht 11B weisen eine Dicke von 3 bis l0 nm auf.
  • Bei einem in Fig. 54 gezeigten Schritt wird dann eine Resist- Maske RM21 zum Bedecken der Region R20 gebildet und die Gateisolationsschicht 11B in der Region R10, die nicht mit der Resist-Maske RM21 bedeckt ist, wird mittels Naßätzens unter Verwendung von Flußsäure (HF) oder dergleichen entfernt.
  • Nachfolgend wird die Resist-Maske RM21 entfernt und eine Gateisolationsschicht 11A wird danach auf der freigelegten SOI- Lage 3 durch die Gateoxidation bei einem in Fig. 55 gezeigten Schritt gebildet. Die Gateisolationsschicht 11A weist eine Dicke von 1 bis 5 nm auf.
  • Der unter Bezugnahme auf Fig. 32 beschriebene Schritt wird durchgeführt. Folglich ist es möglich, zwei Arten von MOS- Transistoren zu erhalten, die Gateisolationsschichten mit unterschiedlichen Dicken aufweisen.
  • Eine Grenze zwischen einer aktiven Region und einer vollständigen Grabenisolations-Oxidschicht zum Definieren der aktiven Region wird als eine Feldkante bezeichnet. In einigen Fällen, in denen eine Gateelektrode auf der Feldkante vorgesehen ist und eine Kerbe oder dergleichen in dem Feldkantenabschnitt aufgrund eines Herstellungsvorgangs gebildet wird, gelangt die Gateelektrode hinein, so daß ein Phänomen erzeugt wird, welches als sogenannte Gatewindung bezeichnet wird.
  • Ein Herstellungsverfahren zum Verhindern der Gatewindung wird im folgenden unter Bezugnahme auf Fig. 56 bis 58, bei denen es sich um Querschnittsansichten handelt, die aufeinanderfolgend einen Herstellungsvorgang zeigen, beschrieben.
  • Zunächst werden die unter Bezugnahme auf Fig. 27 und 28 beschriebenen Schritte zum Bilden einer Oxidschicht 5 mit einer Dicke von 10 bis 40 nm auf einer Oberfläche einer SOI-Lage 3 und zum Bilden einer Oxidschicht 41 auf einer freigelegten Seitenwand einer Polysiliziumschicht 21 durch Seitenwandoxidation durchgeführt. Bei einem in Fig. 56 gezeigten Schritt wird dann auf der gesamten Oberfläche eines SOI-Substrats durch ein CVD-Verfahren eine Oxidschicht 45 mit einer Dicke von 5 bis 20 nm gebildet.
  • Bei einem in Fig. 57 gezeigten Schritt wird dann eine Resist- Maske RM12 zum alleinigen Bedecken einer aktiven Region AR eines MOS-Transistors, einer Substratkontaktabschnitts- Bildungsregion BR und einer Bildungsregion XR einer dicken Gateisolationsschicht gebildet. Diese entspricht der in Fig. 29 gezeigten Resist-Maske RM7.
  • Danach werden die Oxidschichten 5 und 45 und die SOI-Lage 3, die nicht durch die Resist-Maske RM12 bedeckt sind, unter Verwendung der Resist-Maske RM12 als einer Ätzmaske entfernt. Folglich wird eine Stapelschicht 993 mit einer Nitridschicht 22, der Polysiliziumschicht 21, einer Oxidschicht 4 und der SOI-Lage 3 gebildet. Die Oxidschicht 45 bleibt auf den Seitenwänden der Nitridschicht 22 und der Polysiliziumschicht 21.
  • Danach werden zum Erhalt einer in Fig. 58 gezeigten Struktur die Schritte durchgeführt, die unter Bezugnahme auf Fig. 30 und 31 beschrieben wurden.
  • Wie in Fig. 58 gezeigt, wird in einem Feldkantenabschnitt ein vorgewölbter Abschnitt MP mit einer lokal erhöhten Dicke der Oxidschicht als Grenze zwischen einer vollständigen Grabenisolations-Oxidschicht FT und der aktiven Region AR und als Grenzabschnitt zwischen der vollständigen Grabenisolations- Oxidschicht FT und der Substratkontaktabschnitts- Bildungsregion BR gebildet.
  • Der vorgewölbte Abschnitt MP entspricht einem Kantenabschnitt der Oxidschicht 5, die durch thermische Oxidation gebildet ist, und die Oxidschicht 5, die durch die thermische Oxidation gebildet ist, weist eine geringere Ätzrate auf als eine Oxidschicht HX, die durch ein HDP-CVD-Verfahren gebildet ist. Bei dem unter Bezugnahme auf Fig. 31 beschriebenen Naßätzen der Oxidschicht HX bleibt deshalb der Kantenabschnitt der Oxidschicht 5 mit einer Wölbung zurück.
  • In dem vorgewölbten Abschnitt MP wird die Oxidschicht 45 in einem oberen Abschnitt einer Region gebildet, die durch einen Abstand d1 von einem Ende der vollständigen Grabenisolations- OxidsChiCht FT gekennzeichnet ist, innerhalb dessen der Einfluß der Ätzung der Oxidschicht HX geringer ist. Folglich kann die Oxidschicht 45 als ein Abstandshalter zum Vergrößern des vorgewölbten Abschnitts MP bezeichnet werden.
  • Durch absichtliches Bilden des vorgewölbten Abschnitts MP der Oxidschicht in dem Feldkantenabschnitt kann somit die Gatewindung verhindert werden, auch wenn die Gateelektrode die Feldkante übergreift.
  • Obwohl ein Beispiel beschrieben wurde, bei dem die unter Bezugnahme auf Fig. 27 und 28 beschriebenen Schritte durchgeführt wurden und danach die Oxidschicht 45 über der gesamten Oberfläche des SOI-Substrats durch das CVD-Verfahren gebildet wurde, kann eine Nitridschicht als Abstandshalter gebildet werden.
  • Fig. 59 zeigt einen Zustand, bei dem die unter Bezugnahme auf Fig. 27 und 28 beschriebenen Schritte durchgeführt werden, danach eine Nitridschicht 46 über der gesamten Oberfläche des SOI-Substrats durch das CVD-Verfahren gebildet wird und nachfolgend die Nitridschicht 46 durch anisotropes Ätzen entfernt wird. Die Nitridschicht 46 verbleibt auf den Seitenwänden der Nitridschicht 22 und der Polysiliziumschicht 21.
  • Wie in Fig. 60 gezeigt, wird in diesem Zustand eine Resist- Maske RM13 gebildet, die lediglich die aktive Region AR des MOS-Transistors, die Substratkontaktabschnitts-Bildungsregion BR und die Bildungsregion XR der dicken Gateisolationsschicht bedeckt. Diese entspricht der in Fig. 29 gezeigten Resist- Maske RM7.
  • Durch Verwenden der Resist-Maske RM13 als einer Ätzmaske zum Bilden einer Stapelschicht 993 mit der Nitridschicht 22, der Polysiliziumschicht 21, der Oxidschicht 4 und der SOI-Lage 3 werden die Oxidschichten 5 und 45 und die SOI-Lage 3 in einer Region, die nicht durch die Resist-Maske RM13 bedeckt ist, entfernt. Die Nitridschicht 46 verbleibt auf den Seitenwänden der Nitridschicht 22 und der Polysiliziumschicht 21.
  • Danach werden die unter Bezugnahme auf Fig. 30 und 31 beschriebenen Schritte durchgeführt, so daß eine in Fig. 58 gezeigte Struktur erhalten wird.
    • Sechste Ausführungsform
  • In dem unter Bezugnahme auf Fig. 1 beschriebenen ebenen Layout des MOS-Transistors Q1 gemäß der ersten Ausführungsform überlappt eine Seite der Maskendaten RX1 nicht vollständig mit einer Seite der Gatekontakt-Anschlußfläche GP auf der Seite der Source-Drain-Region, sondern ist zu der Seite des Substratkontaktabschnitts BD um eine Länge α verschoben.
  • In diesem Fall wird jedoch ein Teil der Gatekontakt- Anschlußfläche GP auf einer dünnen Gateisolationsschicht gebildet. Deshalb besteht die Möglichkeit, daß eine parasitäre Kapazität in dieser Region erhöht sein kann.
  • In einer sechsten Ausführungsform gemäß der vorliegenden Erfindung werden ein ebenes Layout und ein Herstellungsverfahren eines MOS-Transistors zum Beseitigen einer derartigen Möglichkeit beschrieben.
  • Wie in Fig. 61 gezeigt, überlappt in einem MOS-Transistor Q1A eine Seite der Maskendaten RX1 der dicken Gateisolationsschicht nicht vollständig mit einer Seite einer Gatekontakt- Anschlußfläche GP auf der Seite der Source-Drain-Region, sondern ist zu der Seite der aktiven Region AR um eine Länge β verschoben. Zusätzlich weisen die gleichen Strukturen wie jene des unter Bezugnahme auf Fig. 1 beschriebenen MOS-Transistors Q1 die gleichen Bezugszeichen auf und eine Wiederholung der Beschreibung wird unterlassen.
  • Die Länge β ist definiert als ein Abstand von einem Kantenabschnitt der Gatekontakt-Anschlußfläche GB auf der Seite der aktiven Region AR zu einem Kantenabschnitt der Maskendaten RX1 auf der Seite der aktiven Region AR.
  • Durch Verwenden eines derartigen ebenen Layouts wird die Gatekontakt-Anschlußfläche GP vollständig auf der dicken Gateisolationsschicht ausgebildet. Deshalb kann bei einer derartigen Struktur eine parasitäre Kapazität zwischen einem Gate und einer Drain verringert werden, so daß eine Substratfestlegung durchgeführt werden kann. Somit ist es möglich, einen MOS- Transistor zu erhalten, der in der Lage ist, einen schnellen und zuverlässigen Betrieb bei geringem Leistungsverbrauch zu gewährleisten.
  • Wenn das in Fig. 61 gezeigte ebene Layout verwendet wird, gibt es die Möglichkeit, daß ein Leckstrom zwischen einer Source und einer Drain in einer A-Region (einer schraffierten Region) von Fig. 61 erzeugt wird, das heißt in einer Region, in der eine Gatelänge klein ist und eine dicke Gateisolationsschicht unter einer Gateelektrode 12 vorhanden ist.
  • Zum Verhindern der Erzeugung des Leckstroms wird in Betracht gezogen, die Implantation von Verunreinigungen in die A-Region von Fig. 61 durch eine LDD(niedrig dotierte Drain)- Implantation (eine Erweiterungsimplantation) so stark wie möglich zu verringern.
  • Fig. 62 zeigt eine Struktur eines Abschnitts entlang einer Linie C-C in Fig. 61 (das heißt eines Abschnitts in der A- Region) während der LDD-Implantation. Wie in Fig. 62 gezeigt, ist eine dicke Gateisolationsschicht 110 unter der Gateelektrode 12 innerhalb eines Abstands γ von beiden Seitenflächen des Gates in einer Richtung der Gatelänge vorgesehen.
  • Beim Bilden einer niedrig dotierten Drain-Schicht (oder einer Source-Drain-Erweiterungsschicht) wird folglich eine Verunreinigung mit einer Energie implantiert, die gleich einer Implantationsenergie in der aktiven Region AR ist, so daß die Verunreinigungsimplantation durch die dicke Gateisolationsschicht 110 abgeblockt wird. Folglich ist ein in eine SOI-Lage 3 in der A-Region von Fig. 61 zu implantierender Verunreinigungsbetrag geringer als ein in die SOI-Lage 3 in der aktiven Region AR zu implantierender Verunreinigungsbetrag, so daß ein Leckstrom verringert werden kann.
  • Eine derartige Überlegung hinsichtlich des Herstellungsverfahren gilt auch für den Fall, in dem die in Fig. 47 und 48 gezeigten Struktureh und die in Fig. 50 gezeigte Struktur verwendet werden.
  • Unter dem Gesichtspunkt, daß die Dosis der bei der Source- Drain-Implantation zu implantierenden Verunreinigungen in der A-Region, die in Fig. 61 gezeigt ist, so stark wie möglich verringert wird, ist es darüberhinaus möglich, einen Leckstrom zwischen einer Source und einer Drain zu verringern.
  • Fig. 63 zeigt eine Struktur eines Abschnitts entlang der Linie C-C in Fig. 61 bei der Source-Drain-Implantation.
  • Wie in Fig. 63 gezeigt, wird auf einer Seitenfläche der Gateelektrode 12 eine Seitenwand-Isolationsschicht 13 gebildet. Bei der Bildung der Seitenwand-Isolationsschicht 13 ist es möglich zu verhindern, daß eine Source-Drain-Verunreinigung in die SOI-Lage 3 eingebracht wird, die unter der Gateisolationsschicht 110 vorgesehen ist, indem eine Breite 8 der Seitenwand-Isolationsschicht 13 größer oder gleich der Länge γ (γ ≤ δ), die einen Bildungsbereich der dicken Gateisolationsschicht 110 kennzeichnet, gewählt wird. Spezieller verhält es sich so, daß beispielsweise wenn die Länge γ zu 30 nm gewählt wird, die Breite δ zu ungefähr 50 nm gewählt wird, so daß das Ziel erreicht werden kann.
  • Unter einem anderen Gesichtspunkt sollte eine Länge der SOI- Lage 3, die unter der dicken Gateisolationsschicht 110 vorgesehen ist, in einer Richtung der Gatelänge vorzugsweise kleiner gewählt werden als eine durch Addieren der Gatelänge (Lg) der Gateelektrode 12 zu dem Doppelten der Breite (δ) der Seitenwand-Isolationsschicht 13 erhaltene Länge.
  • Wie oben beschrieben, wird das Einbringen von Verunreinigungen für die LDD-Implantation und Verunreinigungen für die Source- Drain-Implantation in die SOI-Lage 3 der Region, in der eine Gatelänge klein ist und die dicke Gateisolationsschicht unter der Gateelektrode 12 vorgesehen ist, so stark wie möglich verhindert. Folglich kann ein Leckstrom verringert werden.
  • Wie in Fig. 61 gezeigt, kann darüberhinaus die dicke Gateisolationsschicht 110 zu einem Substratkontaktabschnitt BD hin erweitert werden und führt zu einem Unterschied gegenüber einem Anordnungsmuster einer vollständigen Grabenisolations- Oxidschicht, die nicht zu dem Substratkontaktabschnitt BD hin erweitert ist.
    • Siebte Ausführungsform
  • Zum Erhalt der Struktur, bei der die Dicke der Gateisolationsschicht in Richtung der Gateweite variiert, wird bei den Herstellungsverfahren gemäß der ersten und zweiten und fünften Ausführungsform der Oxidierungsschritt mindestens zweimal durchgeführt. Durch Anwendung eines Verfahrens gemäß einer siebten Ausführungsform, das unten beschrieben wird, ist es möglich, mit einem Oxidierungsschritt eine Struktur zu erhalten, bei der die Dicke der Gateisolationsschicht in Richtung der Gateweite variiert.
  • Wie in Fig. 64 gezeigt, wird zunächst ein durch ein Siliziumsubstrat 1, eine vergrabene Oxidschicht 2 und eine SOI-Lage 3 gebildetes SOI-Substrat vorbereitet und eine durch die SOI- Lage 3 des SOI-Substrats hindurch zu der vergrabenen Oxidschicht 2 reichende vollständige Grabenisolations-Oxidschicht FT gebildet, woraufhin Regionen als aktive Region und als Substratkontaktabschnitt definiert.
  • Beispielsweise wird auf der Grundlage der Maskendaten RX1, die in Fig. 1 gezeigt sind, eine Resist-Maske RM31 strukturiert. Bei der Resist-Maske RM31 entspricht eine Region, in der ein Öffnungsabschnitt OP10 gebildet werden soll, einer Region, in der eine dicke Gateisolationsschicht gebildet werden soll.
  • Danach werden Fluor-Ionen in die SOI-Lage 3 von oberhalb der Resist-Maske RM31 implantiert. Zu dieser Zeit beinhalten die Dotierungsbedingungen eine Energie von 10 bis 50 keV und eine Dosis von 1 × 1014 bis 1 × 1015 cm2.
  • Als nächstes wird die Resist-Maske RM31 entfernt und mit der Randbedingung, daß eine dünne Gateisolationsschicht gebildet werden soll, eine thermische Oxidation durchgeführt. Wie in Fig. 65 gezeigt, wird nachfolgend in einer Region der SOI-Lage 3, in die die Fluor-Ionen implantiert wurden, eine hinsichtlich der elektrisch-physikalischen Eigenschaften hinreichend dicke Gateisolationsschicht 110 gebildet. Auf einer Region der SOI-Lage 3, die durch die Resist-Maske RM31 bedeckt ist, wird eine dünne Gateisolationsschicht 11 gebildet.
  • Der Grund hierfür ist, daß das in die SOI-Lage 3 implantierte Fluor in eine Oxidschicht diffundiert, so daß eine Dielektrizitätskonstante der Oxidschicht verringert wird und die Dicke in Bezug auf die elektrisch-physikalischen Eigenschaften im Endeffekt vergrößert wird.
  • Tatsächlich ist die Dicke nicht gegenüber jener der Gateisolationsschicht 110 in Fig. 65 vergrößert.
  • Darüberhinaus ist es ebenfalls möglich, sich das Phänomen zunutze zu machen, daß eine dünne Oxidschicht auf einer SOI-Lage gebildet wird, in welche Stickstoff implantiert wurde.
  • Spezieller haben L.K. Han u. a. (IEDM 97 Seite 643 bis 646) berichtet, daß Stickstoff mit einer Dosis von 5 × 1014/cm2 oder mehr in ein Siliziumsubstrat implantiert wird, so daß, verglichen zu dem Falle der Nichtimplantation, eine Dicke einer darauf zu bildenden Oxidschicht um 50% oder mehr verringert ist.
  • Bei einem in Fig. 66 gezeigten Schritt wird folglich beispielsweise eine Resist-Maske RM32 auf der Grundlage der Maskendaten RX1, die in Fig. 1 gezeigt sind, strukturiert. In der Resist-Maske RM32 entspricht eine Region, in der ein Öffnungsabschnitt OP20 gebildet werden soll, einer Region, in der eine dünne Gateisolationsschicht gebildet werden soll.
  • Danach werden Stickstoffionen in die SOI-Lage 3 von oberhalb der Resist-Maske RM32 implantiert. Zu dieser Zeit weisen die Implantationsbedingungen eine Implantationsenergie von 3 bis 30 keV und eine Dosis von 5 × 1014/cm2 oder mehr auf.
  • Nachdem die Resist-Maske RM32 entfernt ist, wird als nächstes eine thermische Oxidation mit der Bedingung, daß eine dicke Gateisolationsschicht gebildet werden soll, durchgeführt. Wie in Fig. 67 gezeigt, wird folglich eine dünne Gateisolationsschicht 11 auf einer Region der SOI-Lage 3 gebildet, in die Stickstoffionen implantiert wurden und eine dicke Gateisolationsschicht 110 wird auf einer Region der SOI-Lage 3 gebildet, die durch die Resist-Maske RM32 bedeckt war.
  • In diesem Fall ist die Dicke der dünnen Gateisolationsschicht 11 annähernd der Hälfte der Dicke der dicken Gateisolationsschicht 110.
  • Wie oben beschrieben, ist es möglich, eine Struktur, bei der die Dicke der Gateisolationsschicht in der Richtung der Gateweite variiert, in einem Oxidationsschritt zu erhalten, indem selektiv Fluor- oder Stickstoff-Ionen in die SOI-Lage implantiert werden.
  • Wenn Fluor oder Stickstoff in eine Siliziumschicht implantiert werden, wird eine sehr kleine Anzahl von Kristalldefekten in der Siliziumschicht erzeugt und die Kristalldefekte wirken als Lebensdauer-Killer. Deshalb ist es ebenfalls möglich, den Effekt einer Vergrößerung der Substratfestlegungs-Fähigkeit in einer SOI-Vorrichtung für die Substratfestlegung zu erhalten.
  • Ein Verfahren zum Herstellen eines Hochspannungstransistors und eines Niederspannungstransistors wird im folgenden unter Bezugnahme auf Fig. 68 bis 72 beschrieben.
  • Wie in Fig. 68 gezeigt, wird zunächst eine Isolationsschicht 202 mit einer vergleichsweise großen Dicke auf einem Halbleitersubstrat 201, wie zum Beispiel einem Siliziumsubstrat, gebildet.
  • Wie in Fig. 69 gezeigt, wird ein strukturierter Resist 203 zum Bedecken einer Hochspannungsbetriebsregion A1 gebildet und die Isolationsschicht 202 wird unter Verwendung des Resists 203 äls einer Maske geätzt. Dadurch wird der auf einer Niederspannungsbetriebsregion A2 gebildete Isolationsfilm 202 entfernt.
  • Wie in Fig. 70 gezeigt, wird danach der Resist 203 zum Bilden einer Isolationsschicht mit einer vergleichsweisen geringen Dicke über der gesamten Oberfläche entfernt. Dadurch wird eine Isolationsschicht 204 in der Niederspannungsbetriebsregion A2 gebildet und die Dicke der Isolationsschicht 202 in der Hochspannungsbetriebsregion A1 ein wenig vergrößert. Danach wird über der gesamten Oberfläche eine leitende Schicht 205 abgeschieden.
  • Wie in Fig. 71 gezeigt, wird nachfolgend zum Bilden einer Gateisolationsschicht 61 und einer Gateelektrode 62 in der Hochspannungsbetriebsregion A1 und zum Bilden einer Gateisolationsschicht 71 und einer Gateelektrode 72 in der Niederspannungsbetriebsregion A2 zur gleichen Zeit die leitende Schicht 205 selektiv geätzt. In diesem Fall wird die Gateisolationsschicht 61 mit einer größeren Dicke ausgebildet als die Gateisolationsschicht 71 und die Gateelektrode 62 wird mit einer größeren Gatelänge ausgebildet als die Gateelektrode 72.
  • Weiterhin ist die Niederspannungsbetriebsregion A2 mit einem ersten Resist bedeckt (der in Fig. 72 nicht gezeigt ist) und zur gleichen Zeit werden Verunreinigungsionen 64 lediglich in die Hochspannungsbetriebsregion A1 implantiert. Dadurch wird eine Verunreinigungsdiffusionsregion 63 als Ursprung einer LDD-Region gebildet. Dadurch wird ein erster LDD- Implantationsvorgang durchgeführt. Zusätzlich ist die Hochspannungsbetriebsregion A1 mit einem zweiten Resist, (der in Fig. 71 nicht gezeigt ist) bedeckt und zur gleichen Zeit werden Verunreinigungsionen 74 lediglich in die Niederspannungsbetriebsregion A2 implantiert. Dadurch wird eine Verunreinigungsdiffusionsregion 73 als Ursprung der LDD-Region gebildet. Dadurch wird ein zweiter LDD-Implantationsvorgang durchgeführt.
  • Dadurch werden die erste und die zweite LDD-Implantation in getrennten Schritten ausgeführt und die Verunreinigungsdiffusionsregion 63 wird in der Regel tiefer ausgebildet als die Verunreinigungsdiffusionsregion 73. Bei dem ersten und zweiten LDD-Implantationsvorgang kann zugleich ein Taschen- Implantationsvorgang zum Bilden einer Taschenregion ausgeführt werden.
  • Wie in Fig. 72 gezeigt, werden nachfolgend Isolationsschichten (Seitenwandisolationsschichten) als Seitenwände von unteren und oberen Lagen aufeinanderfolgend zum Ausführen einer Rückätzung gebildet. Folglich wird in der Hochspannungsbetriebsregion A1 die Seitenwand-Isolationsschicht, die eine Seitenwand einer oberen Lage 65 und eine Seitenwand einer unteren Lage 66 aufweist, auf einer Seitenfläche der Gateelektrode 62 gebildet. In der Niederspannungsbetriebsregion A2 wird die Seitenwand-Isolationsschicht, die eine Seitenwand einer oberen Lage 75 und eine Seitenwand einer unteren Lage 76 aufweist, auf einer Seitenfläche der Gateelektrode 72 gebildet.
  • Weiterhin werden unter Verwendung der Gateelektrode 62, der Seitenwand einer oberen Lage 65 und der Seitenwand einer unteren Lage 66 als einer Maske in der Hochspannungsbetriebsregion A1 und unter Verwendung der Gateelektrode 72, der Seitenwand einer oberen Lage 75 und der Seitenwand einer unteren Lage 76 als einer Maske in der Niederspannungsbetriebsregion A2 Verunreinigungsionen 55 von oben implantiert. Somit wird zum Bilden einer Source-Drain-Region 67 und einer LDD-Region 68 (der unter den Seitenwänden 65 und 66 vorgesehenen Verunreinigungs- Diffusionsregion 63) in der Hochspannungsbetriebsregion A1 und einer Source-Drain-Region 77 und einer LDD-Region 78 (der unter den Seitenwänden 75 und 76 vorgesehenen Verunreinigungs- Diffusionsregion 73) in der Niederspannungsbetriebsregion A2 ein Source-Drain-Regions-Bildungsvorgang durchgeführt.
  • Als ein Resultat wird in der Hochspannungsbetriebsregion A1 ein Hochspanungs-MOS-Transistor Q101, der die Gateisolationsschicht 61, die Gateelektrode 62, die Seitenwand einer oberen Lage 65, die Seitenwand einer unteren Lage 66, die Source- Drain-Region 67 und die LDD-Region 68 aufweist, gebildet. Weiterhin wird in der Niederspannungsbetriebsregion A2 ein Niederspannungs-MOS-Transistor Q102, der die Gateisolationsschicht 71, die Gateelektrode 72, die Seitenwand einer oberen Lage 75, die Seitenwand einer unteren Lage 76, die Source- Drain-Region 77 und die LDD-Region 78 aufweist, gebildet. Der Hochspannungs-MOS-Transistor kennzeichnet einen hauptsächlich für Ein- und Ausgabe verwendeten MOS-Transistor der bei ungefähr 3,3 V betrieben wird. Der Niederspannungs-MOS-Transistor kennzeichnet einen hauptsächlich für einen Logikbetrieb verwendeten MOS-Transistor, der bei ungefähr 1,8 V betrieben wird.
  • Unter Bezugnahme auf ein Flußdiagramm in Fig. 73 wird ein Herstellungsvorgang zum Erhalt einer Halbleitervorrichtung mit einer CMOS-Struktur unter Verwendung des oben beschriebenen Herstellungsverfahrens beschrieben.
  • Das Flußdiagramm von Fig. 73 zeigt einen Verfahrensablauf, der durchzuführen ist, nachdem die Gateisolationsschicht und die Gateelektrode bereits sowohl in der Hochspannungsbetriebsregion A2 als auch in der Niederspannungsbetriebsregion A2 gebildet wurden.
  • Zunächst wird bei einem Schritt S1 ein LDD- Implantationsvorgang für einen Niederspannungs-NMOS-Transistor durchgeführt. Der LDD-Implantationsvorgang für einen Niederspannungs-PMOS-Transistor wird bei einem Schritt S2 ausgeführt. Der LDD-Implantationsvorgang für einen Hochspannungs- NMOS-Transistor wird bei einem Schritt S3 ausgeführt. Der LDD- Implantationsvorgang für einen Hochspannungs-PMOS-Transistor wird bei einem Schritt S4 ausgeführt.
  • Die Prozeßschritt S1 bis S4 werden in keiner speziellen Reihenfolge ausgeführt und der Taschen-Implantationsvorgang zum Bilden einer Taschenregion kann zusammen mit jedem der Schritt S1 und S2 durchgeführt werden.
  • Als nächstes wird bei einem Schritt S5 eine Vorbehandlung unter Verwendung einer Naßbehandlung (einschließlich Naßätzen, Reinigen unter Verwendung von Flüssigkeit und dergleichen) ausgeführt. Beispiele der Vorbehandlung unter Verwendung der Naßbehandlung beinhalten RCA-Reinigung und dergleichen. Die RCA-Reinigung kennzeichnet eine Behandlung mit sowohl einer Behandlung unter Verwendung von NH4OH/H2O2 (eine Behandlung zum Entfernen von Teilchen) als auch eine Behandlung unter Verwendung von HCL/H2O2 (eine Behandlung zum Beseitigen von Metallverunreinigungen).
  • Anschließend wird bei einem Schritt S6 die Seitenwandschicht einer unteren Lage gebildet. Danach wird bei einem Schritt S7 eine Seitenwandschicht einer oberen Lage gebildet. Danach wird eine Nachbehandlung, wie zum Beispiel eine HF(Flußsäure)- Behandlung durchgeführt. Somit wird in allen MOS-Transistoren die Seitenwand auf den Seitenflächen der Gateelektroden gebildet.
  • Anschließend wird bei einem Schritt S8 ein Source-Drain- Regions-Bildungsvorgang für alle (Hoch- und Niederspannungs-)- NMOS-Transistoren ausgeführt und bei einem Schritt S9 ein Source-Drain-Regions-Bildungsvorgang für alle PMOS- Transistoren ausgeführt. Die Vorgänge in den Schritten S8 und S9 werden in keiner speziellen Reihenfolge ausgeführt.
  • Danach wird auf einer Oberfläche der Source-Drain-Region und einer Oberfläche der Gateelektrode ein Silizid (Salizid), wie zum Beispiel COSi2 oder TiSi2 gebildet. Dadurch werden alle MOS-Transistoren fertiggestellt.
  • Wie oben beschrieben, wird ein Verfahren zum Bilden des Niederspannungstransistors und des Hochspannungstransistors auf einem Halbleitersubstrat bereitgestellt. Es ist möglich, eine Mehrzahl von Arten von MOS-Transistoren in einem vereinfachten Verfähren zu erhalten, indem das unter Bezugnahme auf Fig. 12 beschriebene Verfahren gemäß der dritten Ausführungsform und das unter Bezugnahme auf Fig. 20 bis 26 beschriebene Verfahren gemäß der vierten Ausführungsform kombiniert werden.

Claims (21)

1. Verfahren zum Herstellen einer Halbleitervorrichtung mit
einem MOS-Transistor, der auf einer SOI-Lage (3) eines SOI- Substrats, in dem aufeinanderfolgend ein Halbleitersubstrat (1), eine vergrabene Oxidschicht (2) und die SOI-Lage vorgesehen sind, vorgesehen ist, und einem Substratkontaktabschnitt (BD), der in einer Oberfläche der SOI-Lage vorgesehen ist und in der Lage ist, ein elektrisches Potential von außen festzulegen, wobei
eine Gateelektrode des MOS-Transistors, in einer Draufsicht eine Gestalt aufweist, bei der zumindest eines der Enden in einer Richtung einer Gateweite in einer Richtung einer Gatelänge vergrößert ist zum Bilden einer Gatekontakt- Anschlußfläche (GP),
der Substratkontaktabschnitt in der Oberfläche der SOI-Lage auf einer Außenseite des Endes der Gatekontakt-Anschlußfläche in der Richtung der Gateweite vorgesehen ist und durch die SOI-Lage elektrisch mit einer Kanalbildungsregion verbunden ist, die unter der Gateelektrode vorgesehen ist, und
eine Gateisolationsschicht des MOS-Transistors einen ersten Abschnitt (11; 4) mit einer ersten Dicke und einen zweiten Abschnitt (110; 5) mit einer zweiten Dicke in der Richtung der Gateweite aufweist, wobei die zweite Dicke größer ist als die erste Dicke, und das Verfahren die Schritte aufweist:
a) Selektives Bilden einer isolierenden Schicht mit der zweiten Dicke einschließlich des zweiten Abschnitts der Gateisolationsschicht auf der SOI-Lage und
b) selektives Bilden einer isolierenden Schicht mit der ersten Dicke einschließlich des ersten Abschnitts der Gateisolationsschicht auf der SOI-Lage, zum unmittelbaren Übergehen in die isolierende Schicht mit der zweiten Dicke einschließlich des zweiten Abschnitts, dadurch gekennzeichnet, daß der Schritt (a) einen Schritt des Bildens der Isolationsschicht mit der zweiten Dicke in einer Region aufweist, die zu einem unteren Teil von zumindest der Gatekontakt- Anschlußfläche wird.
2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der MOS- Transistor in Schritten des Bildens eines ersten und eines zweiten MOS-Transistors, die die erste und zweite Gateisolationsschicht mit unterschiedlichen Dicken zueinander aufweisen, in einem Zweifach-Oxidationsvorgang gebildet wird, wobei der Schritt (a) aufweist:
einen Schritt des Bildens der Isolationsschicht mit der zweiten Dicke einschließlich des zweiten Abschnitts der Gateisolationsschicht unter Verwendung eines Schrittes des Bildens der ersten oder der zweiten Gateisolationsschicht, die eine größere Dicke aufweist, in dem Zweifach-Oxidationsvorgang und der Schritt (b) aufweist:
einen Schritt des Bildens des ersten Abschnitts der Gateisolationsschicht unter Verwendung eines Schrittes des Bildens der ersten oder zweiten Gateisolationsschicht, die eine kleinere Dicke aufweist, in dem Zweifach-Oxidationsvorgang.
3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, das weiterhin einen Schritt des Bildens einer Grabenisolationsschicht zum Begrenzen einer aktiven Region, die zu einer Region wird, in der ein MOS-Transistor gebildet werden soll, und zum elektrischen Isolieren des MOS- Transistors aufweist, wobei
der Schritt (a) einen Schritt:
(a-1) Belassen einer unterlegten Oxidschicht (4) als auf der SOI-Lage gebildete Hilfsschicht, wenn die Grabenisolationsschicht gebildet wird, wodurch die Isolationsschicht mit der zweiten Dicke einschließlich des zweiten Abschnitts der Gateisolationsschicht gebildet wird,
aufweist.
4. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der MOS- Transistor einen ersten und einen zweiten MOS-Transistor aufweist, wobei
der Schritt (a-1) auf einen Schritt des Bildens der Isolationsschicht mit der zweiten Dicke einschließlich des zweiten Abschnitts von sowohl dem ersten als auch dem zweiten MOS- Transistor angewendet wird und
die ersten Abschnitte des ersten und des zweiten MOS- Transistors in einem Zweifach-Oxidationsvorgang dergestalt gebildet werden, daß sie unterschiedliche Dicken zueinander aufweisen.
5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, das weiterhin einen Schritt des Bildens einer Grabenisolationsschicht zum Definieren einer aktiven Region (AR) als Region, in der der MOS-Transistor gebildet werden soll, einer Region (BR), in der der Substratkontaktabschnitt gebildet werden soll und eines Verbindungsabschnitts der aktiven Region (AR) und der Substratkontaktabschnitt-Bildungsregion (BR) und zum elektrischen Isolieren des MOS-Transistors aufweist, wobei
der Schritt (a) einen Schritt:
(a-1) Bilden einer mehrlagigen Schicht auf der SOI-Lage als Hilfsschicht zum Bilden der Grabenisolationsschicht;
(a-2) Strukturieren einer Resist-Maske (RM6) auf der mehrlagigen Schicht mit einem Öffnungsabschnitt (OP) als Region, in der die Isolationsschicht mit der zweiten Dicke einschließlich zumindest des zweiten Abschnitts der Gateisolationsschicht gebildet werden soll;
(a-3) Entfernen einer Region, die nicht mit der Resist-Maske bedeckt ist, durch Ätzen zum Erreichen der Oberfläche der SOI- Lage und
(a-4) Bilden einer Oxidschicht mit einer vergleichsweise großen Dicke auf der Oberfläche der SOI-Lage, die freigelegt ist, und Wählen der Oxidschicht mit einer vergleichsweise großen Dicke in einer Region, die dem Öffnungsabschnitt entspricht, als Isolationsschicht mit der zweiten Dicke einschließlich des zweiten Abschnitts der Gateisolationsschicht, aufweist, wobei
der Schritt (a-1) einen Schritt des Bildens einer unterlegten Oxidschicht (4) auf der SOI-Lage als eine unterste Schicht der mehrlagigen Schicht aufweist und
der Schritt (b) nach dem Schritt (a) ausgeführt wird und einen Schritt des Entfernens der unterlegten Oxidschicht und des nachfolgenden Bildens der Isolationsschicht mit der ersten Dicke in der Region aufweist.
6. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt (a-2) einen Schritt des Strukturierens der Resist-Maske dergestalt, daß sie einen Öffnungsabschnitt in einem Abschnitt aufweist, der einer Region entspricht, in der die Grabenisolations- Oxidschicht gebildet werden soll, aufweist und durch das Strukturieren der Resist-Maske die Gateweite des MOS-Transistors in Selbstjustierung bestimmt wird.
7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt (a-3) einen Schritt des Ätzens der zu überätzenden SOI-Lage aufweist.
8. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt (a-3) einen Schritt des Entfernens der unterlegten Oxidschicht durch chemisches Trockenätzen aufweist.
9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Überätzen der SOI-Lage einen Schritt des Durchführens einer chemischen Trockenätzung aufweist.
10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt (a-3) weiterhin einen Schritt des Ätzens der mehrlagigen Schicht in einem Abschnitt, der einer Region entspricht, in der die Grabenisolations-Oxidschicht zum Erreichen der Oberfläche der SOI-Lage gebildet werden soll, aufweist, und einen Schritt des Ätzens der SOI-Lage, die der Region entspricht, in der die Grabenisolations-Oxidschicht zum Erreichen der vergrabenen Oxidschicht nach dem Schritt (a) gebildet werden soll, wodurch ein Graben zum Bilden der Grabenisolations- Oxidschicht gebildet wird, aufweist.
11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, das weiterhin aufweist einen Schritt des Bildens einer isolierenden Schicht (45; 46) auf einer Oberfläche der mehrlagigen Schicht und einer Oberfläche der vergleichsweise dicken Oxidschicht und des nachfolgenden Entfernens der isolierenden Schicht durch anisotropes Ätzen, wodurch ein Abstandshalter der isolierenden Schicht auf einer Seitenfläche der mehrlagigen Schicht vor der Bildung des Grabens nach dem Schritt (a) gebildet wird, wobei der Graben mit dem zurückgelassenen Abstandshalter der isolierenden Schicht gebildet wird.
12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, bei dem der Schritt (a-3) einen Schritt des Ätzens der mehrlagigen Schicht in einem Abschnitt, der einer Region entspricht, in der die Grabenisolations-Oxidschicht gebildet werden soll zum Erreichen der Oberfläche der SOI-Lage, aufweist,
wobei das Verfahren weiterhin:
einen Schritt des Ätzens der SOI-Lage zum Erreichen der vergrabenen Oxidschicht, wodurch ein Graben zum Bilden der Grabenisolations-Oxidschicht zwischen den Schritten (a-3) und (a-4) gebildet wird,
aufweist.
13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, das weiterhin einen Schritt des Bildens einer Grabenisolationsschicht zum Definieren einer aktiven Region als Region, in der der MOS-Transistor gebildet werden soll und zum elektrischen Isolieren des MOS-Transistors aufweist, wobei der Schritt des Bildens einer Grabenisolationsschicht die Schritte aufweist:
Vorbereiten erster Maskendaten (FM1) zum Definieren der aktiven Region (AR) und zweiter Maskendaten (FM2) zum Definieren einer Region (BR), in der der Substratkontaktabschnitt gebildet werden soll und
Vorbereiten dritter Maskendaten (FTR) zum Definieren einer Region, in der die Grabenisolations-Oxidschicht nicht gebildet wird,
wobei der Schritt des Vorbereitens der dritten Maskendaten einen Schritt des Ausführens eines Verkleinerungsvorgangs an den ersten und zweiten Maskendaten um eine vorbestimmte Größe (ε) aufweist zum Erzeugen von ersten und zweiten verkleinerten Daten (FTM1, FTM2) und des Eingebens von Daten (FTM3) eines Verbindungsabschnitts zum Verbinden der ersten und zweiten untersetzten Daten aufweist.
14. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem MOS-Transistor, der auf einer SOI-Lage (3) eines SOI- Substrats, in dem ein Halbleitersubstrat (1), eine vergrabene Oxidschicht (2) und die SOI-Lage aufeinanderfolgend vorgesehen sind, vorgesehen ist und einem Substratkontaktabschnitt (BD), der in einer Oberfläche der SOI-Lage vorgesehen ist, und in der Lage ist, ein elektrisches Potential von außen festzulegen, wobei eine Gateisolationsschicht des MOS-Transistors in einer Richtung einer Gateweite einen ersten Abschnitt (11), der nicht Fluor aufweist, aufweist und einen zweiten Abschnitt (110), der Fluor aufweist und das Verfahren die Schritte aufweist:
a) Strukturieren einer Resist-Maske (RM31) mit einem Öffnungsabschnitt (OP10) auf der SOI-Lage als Region, in der eine Isolationsschicht, die Fluor aufweist, einschließlich des zweiten Abschnitts der Gateisolationsschicht gebildet werden soll;
b) Implantieren von Fluor-Ionen von dem ö??ffnungsabschnitt in die SOI-Lage; und
c) Entfernen der Resist-Maske und nachfolgendes Oxidieren der SOI-Lage.
15. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem MOS-Transistor, der auf einer SOI-Lage (3) eines SOI- Substrats, in dem ein Halbleitersubstrat (1), eine vergrabene Oxidschicht (2) und die SOI-Lage aufeinanderfolgend vorgesehen sind, vorgesehen ist, und einem Substratkontaktabschnitt (BD), der in einer Oberfläche der SOI-Lage vorgesehen ist und in der Lage ist, ein elektrisches Potential von außen festzulegen, und einer Gateisolationsschicht des MOS-Transistors einschließlich eines ersten Abschnitts (11) mit einer ersten Dicke und eines zweiten Abschnitts (110) mit einer zweiten Dicke in einer Richtung einer Gateweite, wobei die zweite Dicke größer ist als die erste Dicke, wobei das Verfahren die Schritte aufweist:
a) Strukturieren einer Resist-Maske (RM32) mit einem Öffnungsabschnitt (OP20) auf der SOI-Lage als Region, in der eine isolierende Schicht mit der ersten Dicke einschließlich des ersten Abschnitts der Gateisolationsschicht gebildet werden soll;
b) Implantieren von Stickstoffionen von dem Öffnungsabschnitt in die SOI-Lage; und
c) Entfernen der Resist-Maske und nachfolgendes Oxidieren der SOI-Lage unter der Bedingung, daß eine isolierende Schicht mit der zweiten Dicke gebildet wird.
16. Halbleitervorrichtung mit:
einem MOS-Transistor, der auf einer SUI-Lage (3) eines SOI- Substrats, bei dem ein Halbleitersubstrat (1), eine vergrabene Oxidschicht (2) und die SOI-Lage aufeinanderfolgend vorgesehen sind, vorgesehen ist,
einem Substratkontaktabschnitt (BD), der in einer Oberfläche der SOI-Lage vorgesehen ist und in der Lage ist, ein elektrisches Potential von außen festzulegen, und
einer Gateelektrode des MOS-Transistors mit einer derartigen Gestalt in der Draufsicht, das zumindest eines der Enden in einer Richtung einer Gateweite in einer Richtung einer Gatelänge vergrößert ist zum Bilden einer Gatekontakt- Anschlußfläche (GP) wobei
der Substratkontaktabschnitt in der Oberfläche der SOI-Lage auf einer Außenseite des Endes der Gatekontakt-Anschlußfläche in Richtung der Gateweite vorgesehen ist und durch die SOI- Lage elektrisch mit einer unter der Gateelektrode vorgesehenen Kanalbildungsregion verbunden ist,
eine Gateisolationsschicht des MOS-Transistors einen ersten Abschnitt mit einer ersten Dicke und einen zweiten Abschnitt mit einer zweiten Dicke in der Richtung der Gateweite aufweist und
die zweite Dicke größer ist als die erste Dicke, wobei der zweite Abschnitt der Gateisolationsschicht zumindest unter der Gatekontakt-Anschlußfläche vorgesehen ist.
17. Halbleitervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß eine Isolationsschicht mit der zweiten Dicke einschließlich des zweiten Abschnitts der Gateisolationsschicht unter der Gatekontakt-Anschlußfläche und darum herum vorgesehen ist.
18. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Isolationsschicht mit der zweiten Dicke auf der SOI-Lage als Verbindungsabschnitt des Substratkontaktabschnitts und der Kanalbildungsregion vorgesehen ist.
19. Halbleitervorrichtung nach Anspruch 18, bei der eine Länge der SOI-Lage in Richtung einer Gatelänge als Verbindungsabschnitt des Substratkontaktabschnitts und der Kanalbildungsregion kleiner ist als eine Länge, die durch Addieren einer Gatelänge der Gateelektrode und des Doppelten einer Weite einer Seitenwand-Isolationsschicht, die auf einer Seitenfläche der Gateelektrode vorgesehen ist, erhalten wird.
20. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß eine Länge der SOI-Lage in Richtung der Gatelänge als Verbindungsabschnitt des Substratkontaktabschnitts und der Kanalbildungsregion geringer ist als eine Länge der Gatekontakt-Anschlußfläche in Richtung der Gatelänge.
21. Halbleitervorrichtung mit:
einem MOS-Transistor, der auf einer SOI-Lage (3) eines SOI- Substrats, bei dem ein Halbleitersubstrat (1), eine vergrabene Isolationsschicht (2) und die SOI-Lage aufeinanderfolgend vorgesehen sind, vorgesehen ist,
einem Substratkontaktabschnitt (BD), der in einer Oberfläche der SOI-Lage vorgesehen ist und in der Lage ist, ein elektrisches Potential von außen festzulegen, und
einer Gateisolationsschicht des MOS-Transistors einschließlich eines ersten Abschnitts mit einer ersten Dicke und eines zweiten Abschnitts mit einer zweiten Dicke in einer Richtung einer Gateweite, wobei die zweite Dicke größer ist als die erste Dicke, dadurch gekennzeichnet, daß der Substratkontaktabschnitt angrenzend an eine Source-Region des MOS-Transistors wie ein Band in der Oberfläche der SOI- Lage auf einer Außenseite eines Kantenabschnitts der Sourceregion in der Richtung der Gateweite vorgesehen ist, und eine isolierende Schicht mit der zweiten Dicke einschließlich des zweiten Abschnitts der Gateisolationsschicht auf einem der beiden Enden einer Gateelektrode des MOS-Transistors, bei dem der bandförmige Substratkontaktabschnitt vorgesehen ist, in Richtung der Gateweite vorgesehen ist.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP2004221234A (ja) * 2003-01-14 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7153734B2 (en) * 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
KR100595902B1 (ko) * 2003-12-31 2006-06-30 동부일렉트로닉스 주식회사 시모스 이미지 센서 및 그 제조방법
EP3570374B1 (de) 2004-06-23 2022-04-20 pSemi Corporation Integriertes hf-frontend
US7299435B2 (en) * 2005-01-18 2007-11-20 Lsi Corporation Frequency dependent timing margin
US7453122B2 (en) * 2005-02-08 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. SOI MOSFET device with reduced polysilicon loading on active area
JP5114844B2 (ja) * 2005-02-14 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100680958B1 (ko) * 2005-02-23 2007-02-09 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7790527B2 (en) * 2006-02-03 2010-09-07 International Business Machines Corporation High-voltage silicon-on-insulator transistors and methods of manufacturing the same
WO2008015649A1 (en) * 2006-08-04 2008-02-07 Nxp B.V. Method of manufacturing a double gate transistor
US20080191788A1 (en) * 2007-02-08 2008-08-14 International Business Machines Corporation Soi mosfet device with adjustable threshold voltage
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
EP2040299A1 (de) * 2007-09-12 2009-03-25 Forschungsverbund Berlin e.V. Elektronische Bauelemente mit verbesserten Transfercharakteristiken und Methode zur Optimierung der Transfercharakteristiken solcher elektronischen Bauelementen.
EP2568608B1 (de) 2008-02-28 2014-05-14 Peregrine Semiconductor Corporation Verfahren und Vorrichtung zur Verwendung beim digitalen Abstimmen eines Kondensators in einer integrierten Schaltungsvorrichtung
US20090236632A1 (en) * 2008-03-19 2009-09-24 Anderson Brent A Fet having high-k, vt modifying channel and gate extension devoid of high-k and/or vt modifying material, and design structure
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US9030248B2 (en) * 2008-07-18 2015-05-12 Peregrine Semiconductor Corporation Level shifter with output spike reduction
EP2346169A3 (de) 2008-07-18 2013-11-20 Peregrine Semiconductor Corporation Lärmarme, hocheffiziente Vorspannungserzeugungsschaltung und Verfahren
US7820530B2 (en) * 2008-10-01 2010-10-26 Freescale Semiconductor, Inc. Efficient body contact field effect transistor with reduced body resistance
US8441071B2 (en) 2010-01-05 2013-05-14 International Business Machines Corporation Body contacted transistor with reduced parasitic capacitance
JP2011222769A (ja) 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置
US8053325B1 (en) 2010-05-18 2011-11-08 International Business Machines Corporation Body contact structures and methods of manufacturing the same
US8299544B2 (en) 2011-01-04 2012-10-30 International Business Machines Corporation Field effect transistor having ohmic body contact(s), an integrated circuit structure incorporating stacked field effect transistors with such ohmic body contacts and associated methods
US9413362B2 (en) 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
US8217456B1 (en) 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102790088A (zh) * 2012-07-20 2012-11-21 昆山华太电子技术有限公司 一个击穿电压可以调整rf-ldmos器件
US8564069B1 (en) 2012-08-21 2013-10-22 International Business Machines Corporation Field effect transistors with low body resistance and self-balanced body potential
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9780117B2 (en) * 2014-10-22 2017-10-03 Qualcomm Incorporated Semiconductor structure with active device and damaged region
US9691750B2 (en) * 2015-01-30 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method thereof
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
KR101921627B1 (ko) * 2017-06-16 2018-11-26 한국과학기술연구원 전계 효과 트랜지스터, 이를 구비한 바이오 센서, 전계 효과 트랜지스터의 제조방법 및 바이오 센서의 제조방법
FR3076398B1 (fr) * 2017-12-29 2019-12-27 X-Fab France Transistor et son procede de fabrication
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US11705487B2 (en) * 2019-05-12 2023-07-18 Skyworks Solutions, Inc. Transistors having reduced parasitics and enhanced performance
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
CN111916125B (zh) * 2020-07-15 2023-04-25 电子科技大学 一种低压下提升读写速度和稳定性的sram存储单元电路
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器
CN113471296B (zh) * 2021-05-28 2024-03-15 北京机械设备研究所 一种高电压薄膜晶体管

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3247801B2 (ja) * 1993-07-27 2002-01-21 三菱電機株式会社 Ｓｏｉ構造を有する半導体装置およびその製造方法
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
JPH08125187A (ja) 1994-10-24 1996-05-17 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法
JPH1012885A (ja) * 1996-06-24 1998-01-16 Toshiba Corp 半導体装置及びその製造方法
JP2927268B2 (ja) 1997-03-03 1999-07-28 日本電気株式会社 薄膜トランジスタおよびその製造方法
JP3447927B2 (ja) 1997-09-19 2003-09-16 株式会社東芝 半導体装置およびその製造方法
JPH11317528A (ja) 1998-05-07 1999-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3383219B2 (ja) * 1998-05-22 2003-03-04 シャープ株式会社 Ｓｏｉ半導体装置及びその製造方法
US6335262B1 (en) * 1999-01-14 2002-01-01 International Business Machines Corporation Method for fabricating different gate oxide thicknesses within the same chip
JP2000294794A (ja) 1999-04-09 2000-10-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001077368A (ja) 1999-09-03 2001-03-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6521959B2 (en) * 1999-10-25 2003-02-18 Samsung Electronics Co., Ltd. SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
KR100350575B1 (ko) 1999-11-05 2002-08-28 주식회사 하이닉스반도체 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법
JP3716406B2 (ja) * 2000-02-08 2005-11-16 富士通株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2001298195A (ja) * 2000-04-17 2001-10-26 Kawasaki Steel Corp Ｍｏｓトランジスタ
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6461379B1 (en) * 2001-04-30 2002-10-08 Medivance, Incorporated Localized bodily cooling/heating apparatus and method
US6642579B2 (en) * 2001-08-28 2003-11-04 International Business Machines Corporation Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET
US6620656B2 (en) * 2001-12-19 2003-09-16 Motorola, Inc. Method of forming body-tied silicon on insulator semiconductor device
US6677645B2 (en) * 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET

Also Published As

Publication number Publication date
JP2003318405A (ja) 2003-11-07
TW557566B (en) 2003-10-11
KR100491853B1 (ko) 2005-05-27
KR20030084557A (ko) 2003-11-01
CN1453848A (zh) 2003-11-05
CN1230888C (zh) 2005-12-07
US7504291B2 (en) 2009-03-17
US7005705B2 (en) 2006-02-28
US7300847B2 (en) 2007-11-27
US20080081436A1 (en) 2008-04-03
US20030201494A1 (en) 2003-10-30
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US20060134843A1 (en) 2006-06-22

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