DE10331560B4 - Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben Download PDF

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Abstract

Halbleitervorrichtung aufweisend:
ein isoliertes Gate-Elektrodenmuster (104);
einen Seitenwand-Spacer (108), der an den Seitenwänden des Gate-Musters (104) ausgebildet ist;
einen Source-Bereich (130) und einen Drain-Bereich (140), die auf gegenüberliegenden Seiten benachbart zu dem Gate-Muster (104) ausgebildet sind, wobei die Source- und Drain-Bereiche einen dazwischen angeordneten Kanal-Bereich aufweisen und wobei die Source-, Drain- und Kanalbereiche einen gemeinsamen Wannenbereich (100) einer ersten Dotierkonzentration aufweisen, wobei der Source-Bereich (130) enthält:
einen Störstellenbereich einer zweiten Konzentration (106), der unterhalb des Seitenwand-Spacers (108) ausgebildet ist, und eine Silizidschicht (120), die innerhalb und auf dem Störstellenbereich einer zweiten Konzentration (106) ausgebildet ist,
wobei die Gesamttiefe der Silizidschicht (120) weniger als die Gesamttiefe des Störstellenbereichs einer zweiten Konzentration (106) beträgt, bis auf Bereiche in denen die Tiefe der Silizidschicht so groß ist, dass sie dort mit dem gemeinsamen Wannenbereich (100) einer ersten Dotierkonzentration direkt elektrisch verbunden ist,
wobei der Drain-Bereich (140) einen...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Diese Erfindung betrifft im allgemeinen Halbleitervorrichtungen und insbesondere eine Halbleitervorrichtungsstruktur für ein Wannen-"Biasing", um einen Latch-Up oder Soft-Error zu verhindern.
  • 2. Beschreibung des Standes der Technik
  • Aus der Druckschrift US 5,818,085 A ist ein MOSFET bekannt, bei dem ein stark p-dotierter Bereich zum Kontaktieren eines SOI-Körperbereichs in einem leicht n-dotierten Source- oder Drainbereich ausgebildet ist. Der stark p-dotierte Bereich ist über ein Silizid mit einem metallischen Kontakt verbunden.
  • Aus der Druckschrift US 5,040,037 A ist ein SOI-MOSFET bekannt, bei dem ein SOI-Körperbereich über einen p+-dotierten Bereich und einen Silizidbereich, der innerhalb eines Drain- oder Sourcebereiches ausgebildet ist, mit einem Metallkontakt verbunden ist.
  • Komplementäre Metalloxidhalbleiterschaltungen bzw. CMOS-Schaltungen, wie etwa CMOS-Speicherzellen eines statischen Schreib-Lese-Speichers (SRAM), weisen Probleme wie etwa Latch-Up oder Soft-Error auf.
  • Bei CMOS-Schaltungen tritt ein Latch-Up aufgrund des Vorhandenseins von komplementären parasitären Bipolartransistorstrukturen auf. Da sich n-Kanal- und p-Kanal-Vorrichtungen in enger Nachbarschaft zueinander in CMOS-Schaltungen befinden, können zufällige (parasitäre) p-n-p-n-Bipolarstrukturen entstehen. Unter bestimmten Biasing-Bedingungen bzw. Vorspannungsbedingungen kann folglich der p-n-p-Teil der Struktur einen Basisstrom zu der n-p-n-Struktur liefern, was einen großen Stromfluß bewirkt. Dies kann eine Fehlfunktion der Schaltung bewirken oder sogar die Schaltung selbst aufgrund der erzeugten hohen Verlustwärme zerstören. Das Latch-Up-Phänomen wird durch eine zufällige Stromänderung aufgrund einer Schwankung in der Leistungsversorgungsspannung, durch einen Punchthrough-Strom (d. h. Durchgriffsstrom) an der Wannengrenze oder anderer ähnlicher Umstände ausgelöst. Derartige Auslöseströme können auf verschiedenste Wege erzeugt werden, einschließlich einer Anschlußüberspannungsbelastung, Transientenverschiebungsströmen, Ioneneinstrahlung oder Stoßionisation durch heiße Elektronen.
  • Falls energetische Teilchen aus der Umgebung, wie etwa Alpha-Partikel, auf einen Übergang treffen, etwa den Drain-Übergang, der von einem Verarmungsbereich umgeben ist, werden zusätzlich zu dem Latch-Up-Problem Elektronen und Löcher innerhalb des darunterliegenden Halbleitermaterials erzeugt und sammeln sich an der Grenze zu dem Verarmungsbereich an. Die an dem Übergang anliegende Spannung wird durch diese Ladungsstörung verringert. Falls die Ladungsstörung ausreichend groß ist, kann der gespeicherte Logikzustand kippen, was einen sogenannten "Soft-Error" verursacht. Der Latch-Up und Soft-Error werden beide durch das instabile Potential der Wanne während eines Stand-By-Betriebs mit verringerter Spannung verstärkt.
  • Es wurden eine Vielzahl von Verfahren zum Unterdrücken des Latch-Up und des Soft-Errors vorgeschlagen. Beispielsweise kann ein Latch-Up durch Vorsehen von Bias-Spannungen, wie etwa VSS (Masse) an die p-Wanne und VCC (Versorgungsspannung) an die n-Wanne zum Einstellen der Potentiale der p–-Wanne und der n–-Wanne, unterdrückt werden. Ein solches Beispiel wird in 1 gezeigt. Gemäß 1 ist ein Wannenverbindungsimplantierungsbereich (well-tie implant region) 18 ausgebildet, der den gleichen Leitungstyp bzw. Ladungsträgertyp wie der Wannenbereich 16 aufweist, um den Wannenbereich 16 vorzuspannen. Der Wannenverbindungsimplantierungsbereich 18 ist von dem Source-Bereich 20 in der Zelle getrennt. Unglücklicherweise benötigt dieses Verfahren eine relativ große Fläche innerhalb der Zelle zum Ausbilden eines separaten Wannenverbindungsimplantierungsbereichs 18 und getrennten Kontakten 28, 30, was die Packungsdichte einer integrierten Schaltung wesentlich verschlechtert. Andere Verfahren nach dem Stand der Technik, beispielsweise wie in US-Patent Nr. 6,300,661 B1 offenbart, benötigen ebenso einen separaten Abschnitt des Zellbereichs neben dem Source-Bereich zum Ausbilden eines Wannenverbindungsbereichs, was die Packungsdichte verringert. Zudem sind die herkömmlichen Verfahren aufgrund der dem Photolithographieverfahren, das zum Ausbilden dieser feinen Strukturen verwendet wird, inhärenten Genauigkeitsgrenzen eingeschränkt.
  • Daher ist es wünschenswert, den Platzbedarf, der für ein Biasing bzw. zum Vorspannen eines Wannenbereichs zum Verhindern eines Latch-Up und Soft-Errors in den CMOS-Schaltungen erforderlich ist, zu verringern, und dadurch die Zellengröße zu verringern und die Packungsdichte zu erhöhen, ohne durch die Grenzen der Photolithographietechnologie eingeschränkt zu sein.
  • KURZFASSUNG
  • Diese Aufgabe wird erfindungsgemäß jeweils durch die Halbleitervorrichtung nach Patentanspruch 1 oder 14, sowie durch ein Verfahren nach Patentanspruch 11 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den Unteransprüchen angegeben.
  • Im Stand der Technik wird ein separater Wannenverbindungsbereich neben dem Source-Bereich für ein Biasing eines Wannenbereichs benötigt. Gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung kann ein zusätzlicher Raum, der herkömmlicher Weise zum Ausbilden eines Wannenverbindungsbereichs benötigt wird, vermieden werden, da ein Source-Bereich eine Silizidschicht enthält, die innerhalb des Wannenbereichs ausgebildet ist und da zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert. Somit können durch die Zusammenlegung eines Wannenverbindungsbereichs mit einem Source-Bereich die Zellgrößen verringert werden und die Packungsdichte kann erhöht werden, ohne eine Einschränkung durch die Photolithographietechnologie.
  • Die vorangehenden und andere Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen der Erfindung besser ersichtlich, welche im Zusammenhang mit der Zeichnung gemacht werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • 1 ist eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung.
  • 2A bis 7 sind Querschnittsansichten einer Halbleitervorrichtung in fortgeschrittenem Zustand ihrer Herstellung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • 8A und 8B sind Querschnittsansichten einer Halbleitervorrichtung in Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Bei der folgenden Beschreibung werden zahlreiche spezifische Details für ein umfassendes Verständnis der vorliegenden Erfindung dargelegt. Jedoch erkennt der Fachmann, daß die Erfindung auch ohne diese spezifischen Details verwirklicht werden kann. Bei einigen Beispielen werden bekannte Strukturen und Techniken nicht gezeigt oder im Detail beschrieben, um das Erkennen des Grundprinzips der vorliegenden Erfindung nicht unnötig zu erschweren. Es ist zu beachten, daß die Figuren, die hier gezeigt sind, zum besseren Verständnis nicht maßstabsgetreu ausgeführt sind.
  • Gemäß 2A ist ein Wannenbereich 100 eines ersten Leitungstyps in einem Halbleitersubstrat, wie etwa einem Siliziumsubstrat, ausgebildet. Eine Gate-Isolationsschicht 102 und ein Gate-Elektrodenmuster 104 werden sequentiell auf dem Wannenbereich 100 ausgebildet. Ein Source-Bereich 130 und ein Drain-Bereich 140 sind auf benachbarten gegenüberliegenden Seiten des Gate-Elektrodenmusters 104 ausgebildet. Der Source-Bereich 130 enthält einen Störstellenbereich 106 einer ersten Konzentration von einem zweiten Leitungstyp, der innerhalb des Wannenbereichs 100 ausgebildet ist. Der zweite Leitungstyp besitzt eine dem ersten Leitungstyp entgegengesetzte Polarität. Zum Beispiel kann der erste Leitungstyp bzw. Ladungsträgertyp vom n-Typ sein und der zweite Leitungstyp bzw. zweite Ladungsträgertyp kann vom p-Typ sein.
  • Ein Seitenwand-Spacer 108 eines Isolationsmaterials, z. B. Oxid oder Nitrid, ist auf den Seitenwänden des Gate-Elektrodenmusters 104 ausgebildet. Der Störstellenbereich 106 einer ersten Konzentration ist unterhalb der Seitenwand-Spacer 108 ausgebildet. Die Tiefe des Störstellenbereichs einer ersten Konzentration liegt in einem Bereich von ungefähr 50 bis 150 nm. Der Source-Bereich 130 enthält ferner eine Silizidschicht 120a innerhalb des Wannenbereichs 100. Die Tiefe der Silizidschicht 120a liegt in einem Bereich von ungefähr 30 bis 100 nm. Gemäß einer Ausführungsform der vorliegenden Erfindung kontaktiert zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs, um den Wannenbereich 100 ausreichend zum Verhindern eines Latch-Up oder Soft-Errors vorzuspannen. Gemäß einem Aspekt der vorliegenden Erfindung darf der Source-Bereich 130 keinen Störstellenbereich 110 einer zweiten Konzentration enthalten, wie er in dem Drain-Bereich 140 enthalten ist. Somit sind die Stör stellenbereiche dieser Ausführungsform der vorliegenden Erfindung asymetrisch.
  • Die Silizidschicht 120a kann auf dem Störstellenbereich 106 einer ersten Konzentration ausgebildet sein. In diesem Fall beträgt die gesamte Dicke der Silizidschicht 120a des Source-Bereichs 130 weniger als die Dicke des Störstellenbereichs einer ersten Konzentration des Source-Bereichs 130, obwohl ein Teil der Silizidschicht 120a immer noch einen Abschnitt des Wannenbereichs 100 kontaktiert. Jedoch muß die Silizidschicht 120a nahe genug an dem p-n-Übergang 109, d. h. dem Übergang zwischen dem Störstellenbereich 106 einer ersten Konzentration und dem Wannenbereich 100, angeordnet sein, um den Wannenbereich 100 zum Verhindern von Latch-Ups oder Soft-Errors vorzuspannen. Der Unterschied zwischen der Tiefe der Silizidschicht 120a und der Tiefe des Störstellenbereichs 106 einer ersten Konzentration in dem Source-Bereich 130 beträgt vorzugsweise weniger als ungefähr 50 nm.
  • Alternativ kann gemäß einem nicht zur Erfindung gehörigen Beispiel, wie in 2B gezeigt, die Tiefe der Silizidschicht 120a gleich der Tiefe des Störstellenbereichs 106 einer ersten Konzentration in dem Source-Bereich 130 sein. Die Tiefe der Silizidschicht 120a kann ebenso gemäß einem nicht zur Erfindung gehörigen Beispiel auch größer als die Tiefe des Störstellenbereichs 106 einer ersten Konzentration gemacht werden.
  • Die Halbleitervorrichtung der vorliegenden Erfindung kann ferner eine Silizidschicht 120c aufweisen, die auf dem Gate-Elektrodenmuster 104 ausgebildet ist.
  • Gemäß 2A und 2B enthält der Drain-Bereich 140 vorzugsweise einen Störstellenbereich 106 einer ersten Konzentration, der unter dem Seitenwand-Spacer 108 ausgebildet ist, eine Silizidschicht 120b, die nahe dem Seitenwand-Spacer 108 ausgebildet ist, und einen zweiten Störstellenbereich 110 einer zweiten Konzentration enthalten, der unter der Silizidschicht 120b ausgebildet ist. Im Gegensatz zu der Silizidschicht 120a in dem Source-Bereich 130, kontaktiert die Silizidschicht 120b in dem Drain-Bereich 140 den Wannenbereich 100 zum Verhindern von unerwünschten Leckströmen nicht. Der Störstellenbereich 110 einer zweiten Konzentration weist vorzugs weise eine Konzentration auf, die größer ist als die Konzentration des Störstellenbereichs 106. Mit anderen Worten, der Störstellenbereich 110 einer zweiten Konzentration von einem zweiten Leitungstyp ist lediglich in dem Drain-Bereich 140 ausgebildet. Dazu wird eine hochdosierte Ionenimplantation in dem Source-Bereich 130 mit dem Wannenverbindungsbereich (der Silizidschicht 120a), die hierin zusammengelegt bzw. verbunden sind, vermieden.
  • Unter Verwendung des vorstehenden Aufbaus kann das Anlegen einer Bias-Spannung an den Wannenbereich 100 und den Source-Bereich 130 einer Halbleitervorrichtung, insbesondere einer CMOS-Schaltung, gleichzeitig vorgesehen werden, wobei lediglich ein Leitungskontakt verwendet wird. Da überdies die Silizidschicht (oder der Wannenverbindungsbereich) 120a mit dem Source-Bereich 130 zusammengelegt bzw. verbunden ist, wird kein zusätzlicher Raum für ein Biasing der Referenzspannung an die Wanne benötigt. Falls beispielsweise eine p-Wanne und ein NMOS-Transistor ausgebildet sind, kann der Wannenbereich 100 und der Source-Bereich 130 durch die Silizidschicht 120a in dem Source-Bereich 130 gleichzeitig mit der Massespannung (VSS) vorgespannt werden. Falls der Wannenbereich 100 eine n-Wanne ist und ein PMOS-Transistor ausgebildet ist, kann sowohl an den Source-Bereich 130 als auch an dem Wannenbereich 100 eine Versorgungsspannung (VCC) angelegt werden. Daher kann die Packungsdichte der Halbleitervorrichtung beträchtlich erhöht werden, verglichen mit herkömmlichen CMOS-Schaltungsstrukturen.
  • 3 bis 7 stellen eine Schrittsequenz dar, welche zum Ausbilden der Halbleitertopographie einer bevorzugten Ausführungsform, wie sie in 2A gezeigt ist, durchgeführt werden können.
  • Gemäß 3 wird ein Gate-Elektrodenmuster 104 über der Gate-Isolationsschicht 102 ausgebildet. Insbesondere läßt man vorzugsweise eine erste Isolationsschicht durch thermische Oxidation auf der Oberfläche eines Wannenbereichs 100 eines ersten Leitungstyps in einem Halbleitersubstrat, wie etwa einem Siliziumsubstrat aufwachsen. Anschließend wird eine Leitungsschicht über der ersten Isolationsschicht aus gebildet. Eine dotierte Polysiliziumschicht, die durch chemische Dampfphasenabscheidung (CVD) ausgebildet worden ist, kann als die Leitungsschicht verwendet werden. Die Leitungsschicht und die erste Isolationsschicht werden anschließend durch Photolithographie in das Gate-Elektrodenmuster 104 bzw. die Gate-Isolationsschicht 102 gemustert.
  • Gemäß 4 werden anschließend Störstellenbereiche 106 einer ersten Konzentration in dem Wannenbereich 100 ausgebildet. Nach der Ausbildung des Gate-Elektrodenmusters 104 werden die Störstellenbereiche 106 einer ersten Konzentration als LDD-Bereiche in dem Wannenbereich 100 auf gegenüberliegenden Seiten der Gate-Elektrode 104 durch Ionenimplantieren mit einer ersten Dosis einer ersten Störstelle eines zweiten Leitungstyps unter Verwendung der Gate-Elektrodenmuster 104 als eine Maske ausgebildet. Der zweite Leitungstyp bzw. Ladungsträgertyp besitzt die entgegengesetzte Polarität des ersten Leitungstyps bzw. Ladungsträgertyps.
  • Bei einer Ausführungsform, bei welcher beispielsweise eine p-Wanne in dem Substrat ausgebildet ist, sind n–-Störstellenbereiche 106 einer ersten Konzentration als LDD-Bereiche in dem p-Wannenbereich 100 an gegenüberliegenden Seiten des Gate-Elektrodenmusters 104 durch Ionenimplantieren eines n-Dotierstoffs 105 unter Verwendung des Gate-Elektrodenmusters 104 als eine Ionenimplantationsmaske ausgebildet. Phosphor mit einer Dosis von 1 × 1013 Ionen pro cm2 oder darüber können verwendet werden. Die erste Dosierung kann 1 × 1013 Ionen pro cm2 oder mehr betragen und die zweite Dosis kann 1 × 1015 Ionen pro cm2 oder mehr betragen.
  • Gemäß 5 sind die Seitenwand-Spacer 108 auf gegenüberliegenden Seiten des Gate-Elektrodenmusters 104 ausgebildet. Nachdem die n-Typ-Störstellenbereiche 106 einer ersten Konzentration ausgebildet worden sind, wird eine Isolationsschicht auf der resultierenden Struktur abgeschieden. Die Isolationsschicht wird anschließend unter Verwendung von anisotropem Ätzen, wie etwa reaktivem Ionenätzen (RIE) zurückgeätzt, um die Seitenwand-Spacer 108 auf den Seitenwänden des Gate-Elektrodenmu sters 104 auszubilden. Die Isolationsschicht besteht vorzugsweise aus einem Silidationsblockierungsmaterial, wie etwa ein Nitrid oder ein Oxid.
  • Gemäß 6 wird anschließend ein n+-Störstellenbereich 110 einer zweiten Konzentration ausgebildet. Nach dem Ausbilden der Seitenwand-Spacer 108 wird ein Photoresistmuster 50 zum Maskieren des Source-Bereichs 130 mittels Photolithographie ausgebildet. Anschließend wird der n+-Störstellenbereich 110 einer zweiten Konzentration als ein hochkonzentrierter Drain-Berich entlang einer Seite des Seitenwand-Spacers 108 durch Ionenimplantieren von n-Dotierungsmittel 111 unter Verwendung des Photoresistmusters 50 als eine Ionenimplantationsmaske ausgebildet. Das Dotiermittel 111 kann beispielsweise Arsen mit einer Dosierung von 1 × 1015 Ionen pro cm2 oder mehr sein. Da der Bereich, der durch das Photoresistmuster maskiert ist, keine n+-Ionenimplantation erfährt, ist lediglich ein n–-Störstellenbereich einer ersten Kontenztation in diesem Bereich vorhanden.
  • 7 stellt die Ausbildung einer Silizidschicht 120 dar. Gemäß 7 wird das Photoresistmuster 50 entfernt, nachdem der n+-Störstellenbereich 110 einer zweiten Konzentration ausgebildet worden ist. Ein Silizid bildendes Metallmaterial, wie etwa Titan (Ti), Nickel (Ni), Kobalt (Co) oder Tantal (Ta) wird auf der resultierenden Struktur abgeschieden. Das Silizid bildende Metallmaterial wird anschließend einem schnellen Tempern (rapid thermal anneal = RTA) oder einem Tempern unter Verwendung eines Ofens unterzogen, so daß die Silidation in einem Bereich stattfindet, bei dem das Metallmaterial das Silizium kontaktiert. Folglich wird auf den Oberflächen des freigelegten Abschnitts der Störstellenbereiche 130, 140 einer ersten bzw. zweiten Konzentration und auf dem Gate-Elektrodenmuster 104 die Silizidschicht 120, wie etwa eine Titansilizidschicht (TiSi2), eine Nickelsilizidschicht (NiSi), eine Kobaltsilizidschicht (CoSi2) oder eine Tantalsilizidschicht (TaSi2) ausgebildet. Die Dicke des Silizid bildenden Metallmaterials und die Verfahrensbedingungen für die Silidation werden derart gesteuert, daß ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs kontaktiert, um den Wannenbereich 100 zum Verhindern eines Latch-Up oder von Soft-Errors ausreichend vorzuspannen. Daher kann die Silizidschicht 120 des Source-Bereichs 130 den Wannenbereich 100 direkt kontaktieren. Metallmaterial, das nicht reagiert hat, wird anschließend unter Verwendung eines Ätzmittels, das die Silizidschicht 120 das Halbleitersubstrat oder die Gate-Isolationsschicht 102 nicht beschädigt, selektiv entfernt.
  • Ein Kontaktfenster (nicht gezeigt) wird zum Freilegen eines Abschnitts des Source-Bereichs 130 durch Abscheiden einer Isolationsschicht auf der resultierenden Struktur und anisotropem Ätzen der Isolationsschicht ausgebildet. Das Ätzen kann beispielsweise mittels RIE durchgeführt werden. Anschließend wird zum Kontaktieren der Silizidschicht 120 des Source-Bereichs 130 eine Metallschicht durch Auffüllen des Kontaktfensters mit einem Metall ausgebildet.
  • Gemäß 8A und 8B wird eine CMOS-Vorrichtung (z. B. eine SRAM-Zelle) mit Substratanschlüssen, die mit einem Masseknoten (VSS) oder einem Versorgungsspannungsknoten (VCC) verbunden sind, in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung dargestellt. Insbesondere werden vorzugsweise in einem vorbestimmten Bereich eines Halbleitersubstrats (wie etwa einem Siliziumsubstrat) Grabenisolationsstrukturen 200 ausgebildet. Ein p-Wannenbereich 210 und ein n-Wannenbereich 220 werden benachbart zueinander auf dem Substrat vorgesehen. Gate-Isolationsschichten 230 und Gate-Elektrodenmuster 232 werden auf dem p-Wannenbereich 210 und dem n-Wannenbereich 220 schichtweise aufgebracht. Ein NMOS-Transistor, der in dem p-Wannenbereich 210 ausgebildet ist, weist einen Source-Bereich 280 mit einem n–-Störstellenbereich 240 einer ersten Konzentration und einen Drain-Bereich 281 mit einem n+-Störstellenbereich 260 einer zweiten Konzentration auf, der mit einem n–-Störstellenbereich 240 einer ersten Konzentration in dem Substrat benachbart zu einer Seite des Gate-Elektrodenmusters 132 überlappt. Der n+-Störstellenbereich 260 einer zweiten Konzentration ist schmaler bzw. kürzer als der n–-Störstellenbereich 240 einer ersten Konzentration in dem Drain-Bereich 281. In ähnlicher Weise weist der in dem n-Wannenbereich 220 ausgebildete PMOS-Transistor einen Source-Bereich 282 mit einem p–-Störstellenbereich 245 einer ersten Konzentration und einen Drain-Bereich 283 mit einem p+-Störstellenbereich 265 einer zweiten Konzentration auf, der mit einem p–-Störstellenbereich 245 einer ersten Konzentration in dem Substrat benachbart zu einer Seite des Gate-Elektrodenmusters 232 überlappt. Seitenwand-Spacer 250 eines Isolationsmaterials (z. B. Oxid oder Nitrid) werden auf den Seitenwänden der Gate-Elektrodenmuster 232 ausgebildet.
  • Die Source-Bereiche 280, 282 und die Drain-Bereiche 281, 283 der CMOS-Vorrichtung, die in 8 dargestellt sind, weisen ähnliche strukturelle Eigenschaften wie die im Zusammenhang mit den 2A und 2B beschriebenen. Beispielsweise ist der Störstellenbereich 240, 245 einer ersten Konzentration unter den Seitenwand-Spacern 250 ausgebildet. Die Tiefe des Störstellenbereichs 240, 245 einer ersten Konzentration liegt ungefähr in einem Bereich von ungefähr 50 bis 150 nm. Die Source-Bereiche 280, 282 enthalten jeweils eine Silizidschicht 270a innerhalb des Wannenbereichs 210, 220. Die Tiefe der Silizidschicht 270a liegt vorzugsweise in einem Bereich von 30 bis 100 nm. Eine Silizidschicht 270c kann ebenso über den Gate-Elektrodenmustern 232 ausgebildet sein.
  • Gemäß einem Aspekt der vorliegenden Erfindung enthält die in 8 dargestellte CMOS-Vorrichtung eine Silizidschicht 270, die in den Drain-Bereichen 281, 283 in den Wannenbereichen 210, 220 ausgebildet ist. Die Silizidschicht 270b in den Drain-Bereichen 281, 283 kontaktiert keinen Abschnitt der Wannenbereiche 210, 220, um unerwünschte Leckströme, wie vorhergehend beschrieben, zu verhindern.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kontaktiert ein Teil der Silizidschicht 270a einen Abschnitt der Wannenbereiche 210, 220, um die Wannenbereiche 210, 220 ausreichend vorzuspannen, um einen Latch-Up oder Soft-Errors zu verhindern.
  • Um dies zu realisieren, enthalten die Source-Bereiche 280, 282 gemäß der vorliegenden Erfindung keinen Störstellenbereich einer zweiten Konzentra tion. Die Silizidschicht 270a in den Source-Bereichen 280, 282 können auf den Störstellenbereichen 240, 245 einer ersten Konzentration ausgebildet sein. In diesem Fall ist die Gesamttiefe der Silizidschicht 270a der Source-Bereiche 280, 282 geringer als die Tiefe der Störstellenbereiche 240, 245 einer ersten Konzentration des Source-Bereichs 280, 282. Jedoch muß die Silizidschicht 270a und der p-n-Übergang 209, der durch den Übergang zwischen den Störstellenbereichen 240, 245 einer ersten Konzentration und den Wannenbereichen 210, 220 ausgebildet wird, nahe genug sein, um die Wannenbereiche 210, 220 zum Verhindern eines Latch-Up oder Soft-Errors vorzuspannen. Der Unterschied zwischen der Tiefe der Silizidschicht 270a und der Tiefe der Störstellenbereiche 240, 245 einer ersten Konzentration in den Source-Bereichen 280, 282 ist geringer als ungefähr 50 nm. (Wie zuvor erwähnt, kontaktiert ein Teil der Silizidschicht 270a weiterhin einen Abschnitt der Wannenbereiche 210, 220, wie in 2A gezeigt).
  • Wie in 8B gezeigt, kann die Tiefe der Silizidschicht 270a alternativ gemäß einem nicht zur Erfindung gehörigen Beispiel gleich der Tiefe der Störstellenbereiche 240, 245 einer ersten Konzentration in den Source-Bereichen 280, 282 sein. Die Tiefe der Silizidschicht 270a kann gemäß einem nicht zur Erfindung gehörigen Beispiel ebenso größer als die Tiefe der Störstellenbereiche 240, 245 in den Source-Bereiche 280, 282 gemacht werden. Der p-Wannenbereich 210, ebenso wie die Source-Bereiche 280 des NMOS-Transistors, können daher mit der Masseleitung (VSS) durch die Silizidschicht 270a in den Source-Bereich 280 elektrisch verbunden sein. In ähnlicher Weise kann der n-Wannenbereich 220 ebenso wie der Source-Bereich 282 des PMOS-Transistors mit der Leistungsversorgungsleitung (VCC) durch die Silizidschicht 270a in den Source-Bereiche 282 elektrisch verbunden sein.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist die CMOS-Vorrichtung eine Silizidschicht 270b in den Drain-Bereichen 281, 283 auf, welche die Wannenbereiche 210, 220 nicht kontaktiert.
  • Es ist zu beachten, daß dieses Schema nicht nur auf SRAM-Zellen anwendbar ist, sondern ebenso auf andere Vorrichtungen, die ähnliche Strukturen zum Anlegen einer Referenzspannung für ein Biasing an den Wannenbereich benutzen. Obgleich in 8A und 8B. die Source-Bereiche 280, 282 und die Drain-Bereiche 281, 283 von sowohl NMOS- als auch PMOS-Transistoren den gleichen Aufbau aufweisen, ist dem Fachmann außerdem ersichtlich, daß die NMOS- bzw. PMOS-Transistoren verschiedene Strukturen abhängig von der Anwendung aufweisen können.
  • Wie vorangehend beschrieben, verringern verschiedene Aspekte und Ausführungsformen der vorliegenden Erfindung die Zellengröße durch Weglassen eines zusätzlichen Raums, der für herkömmliches Biasing einer Wanne und der Source/Drain-Bereiche einer Halbleitervorrichtung erforderlich ist. Mit anderen Worten der Grundgedanke der vorliegenden Erfindung erhöht wesentlich die Packungsdichte durch das Zusammenlegen bzw. Verbinden des Wannenverbindungsbereichs mit dem Source-Bereich. Folglich kann die Struktur der CMOS-Vorrichtung minimiert werden, und sogleich weiterhin ein Latch-Up durch Vorsehen einer stabilen Bias-Spannung in der Wanne jeder Zelle einer CMOS-SRAM-Vorrichtung verhindert werden. Dies kann in vorteilhafter Weise ohne einer Verkleinerung des Abmessungen des Wannenverbindungsbereichs erzielt werden. Die Verfahren der vorliegenden Erfindung sind daher nicht auf die derzeitige Photolithographietechnologie beschränkt und die Verfahrensschritte sind einfacher und weniger kostenträchtig als solche des Stands der Technik.

Claims (20)

  1. Halbleitervorrichtung aufweisend: ein isoliertes Gate-Elektrodenmuster (104); einen Seitenwand-Spacer (108), der an den Seitenwänden des Gate-Musters (104) ausgebildet ist; einen Source-Bereich (130) und einen Drain-Bereich (140), die auf gegenüberliegenden Seiten benachbart zu dem Gate-Muster (104) ausgebildet sind, wobei die Source- und Drain-Bereiche einen dazwischen angeordneten Kanal-Bereich aufweisen und wobei die Source-, Drain- und Kanalbereiche einen gemeinsamen Wannenbereich (100) einer ersten Dotierkonzentration aufweisen, wobei der Source-Bereich (130) enthält: einen Störstellenbereich einer zweiten Konzentration (106), der unterhalb des Seitenwand-Spacers (108) ausgebildet ist, und eine Silizidschicht (120), die innerhalb und auf dem Störstellenbereich einer zweiten Konzentration (106) ausgebildet ist, wobei die Gesamttiefe der Silizidschicht (120) weniger als die Gesamttiefe des Störstellenbereichs einer zweiten Konzentration (106) beträgt, bis auf Bereiche in denen die Tiefe der Silizidschicht so groß ist, dass sie dort mit dem gemeinsamen Wannenbereich (100) einer ersten Dotierkonzentration direkt elektrisch verbunden ist, wobei der Drain-Bereich (140) einen Störstellenbereich einer zweiten Konzentration (106), der unter dem Seitenwand-Spacer (108) ausgebildet ist, und eine Silizidschicht (120), die benachbart zu dem Seitenwand-Spacer (108) ausgebildet ist, und einen Störstellenbereich einer dritten Konzentration (110) enthält, der unterhalb der Silizidschicht (120) ausgebildet ist, wobei die Silizidschicht (120) keinen Abschnitt des Wannenbereichs (100) kontaktiert, wobei der Source-Bereich keinen Störstellenbereich einer dritten Konzentration enthält, wobei der Störstellenbereich einer dritten Konzentration (110) eine Störstellenkonzentration aufweist, die größer als die des Störstellenbereichs einer zweiten Konzentration (106) ist.
  2. Halbleitervorrichtung nach Anspruch 1, die ferner eine Masseleitung (Vcc) aufweist, die mit dem Wannenbereich (100) und dem Source-Bereich (130) durch die Silizidschicht (120) elektrisch verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1, die ferner eine Leistungsversorgungsleitung (Vss) aufweist, die mit dem Wannenbereich (100) und dem Source-Bereich (130) durch die Silizidschicht (120) elektrisch verbunden ist.
  4. Halbleitervorrichtung nach Anspruch 1, die ferner eine Silizidschicht (120) auf dem Gate-Elektrodenmuster (104) aufweist.
  5. Halbleitervorrichtungen nach Anspruch 1, wobei ein Unterschied zwischen einer Tiefe der Silizidschicht (120) und einer Tiefe des Störstellenbereichs einer zweiten Konzentration (106) in dem Source-Bereich (130) weniger als ungefähr 50 nm beträgt.
  6. Halbleitervorrichtung nach Anspruch 1, wobei eine Tiefe des Störstellenbereichs einer dritten Konzentration (110) größer ist als die Tiefe des Störstellenbereichs einer zweiten Konzentration (106).
  7. Halbleitervorrichtung nach Anspruch 1, wobei der Wannenbereich (100) vom p-Typ ist und die Source- und Drain-Bereiche (130, 140) vom n-Typ sind.
  8. Halbleitervorrichtung nach Anspruch 7, die ferner eine Masseleitung (Vcc) aufweisen, die über die Silizidschicht (120) mit dem Wannenbereich (100) und dem Source-Bereich (130) elektrisch verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei der Wannenbereich (100) vom n-Typ ist und die Source- und Drain-Bereiche (130, 140) vom p-Typ sind.
  10. Halbleitervorrichtung nach Anspruch 9, die ferner eine Leistungsversorgungsleitung (Vss) aufweist, die über die Silizidschicht (120) mit dem Wannenbereich (100) und dem Source-Bereich (130) elektrisch verbunden ist.
  11. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren aufweist: Ausbilden eines isolierten Gate-Elektrodenmusters (104) auf einem Wannenbereich (100) einer ersten Dotierkonzentration; Ausbilden eines Störstellenbereichs einer zweiten Konzentration (106) benachbart zu den ersten und zweiten Seiten des Gate-Musters (104), wobei die erste Seite der zweiten Seite gegenüberliegt; Ausbilden eines Seitenwand-Spacers (108) auf Seitenwänden des Gate-Musters (104); Bedecken der ersten Seite des Gate-Musters (104) mit einer Maske, und Ionenimplantieren von Störstellen in die resultierende Struktur, um einen Störstellenbereich einer dritten Konzentration (110) unterhalb der zweiten Seite des Gate-Musters (104) benachbart zu dem Seitenwand-Spacer (108) auszubilden; und Ausbilden einer ersten Silizidschicht (120a) mit einer Dicke, die geringer als die Dicke des Störstellenereichs einer zweiten Konzentration (106) ist, an der ersten Seite des Gate-Musters (104) und einer zweiten Silizidschicht (120b) an der zweiten Seite des Gate-Musters, wobei die erste Silizidschicht (120a) bereichsweise eine Tiefe aufweist, sodass sie mit dem Wannenbereich (100) der ersten Dotierkonzentration direkt elektrisch verbunden ist und die zweite Silizidschicht (120b) keinen Teil des Wannenbereichs (100) berührt, wobei der Störstellenbereich einer dritten Konzentration (110) eine höhere Störstellenkonzentration als der Störstellenbereich einer zweiten Konzentration (106) besitzt.
  12. Verfahren nach Anspruch 11, wobei die Silizidschicht (120a, 120b) auf der Störstellenschicht einer zweiten Konzentration (106) ausgebildet ist.
  13. Verfahren nach Anspruch 11, das ferner ein Ausbilden einer Silizidschicht (120c) auf dem Gate-Elektrodenmuster (104) aufweist.
  14. Halbleitervorrichtung aufweisend: einen ersten Transistor und einen zweiten Transistor mit einem dazwischen angeordneten Isolationsbereich (200), wobei der erste bzw. zweite Transistor auf einem ersten bzw. zweiten Wannenbereich einer ersten bzw. zweiten Dotierkonzentration (210, 220) ausgebildet sind, wobei der erste Transistor enthält: ein erstes isoliertes Gate-Elektrodenmuster (104), das auf dem ersten Wannenbereich (210) des ersten Leitungstyps ausgebildet ist, einen ersten Seitenwand-Spacer (250), der auf den Seitenwänden des ersten Gate-Musters (232) ausgebildet ist, einen ersten Source-Bereich (280) und einen ersten Drain-Bereich (281) eines zweiten Leitungstyps, die auf gegenüberliegenden Seiten benachbart zu dem ersten Gate-Muster (232) ausgebildet sind, wobei der erste Source-Bereich (280) enthält: einen Störstellenbereich einer dritten Konzentration (240) eines zweiten Leitungstyps, der unter dem ersten Seitenwand-Spacer (250) ausgebildet ist, und eine erste Silizidschicht (270a), die innerhalb des ersten Wannenbereichs (210) ausgebildet ist, wobei eine Gesamttiefe der ersten Silizidschicht (270a) weniger als die Gesamttiefe des Störstellenbereichs einer dritten Konzentration (240) beträgt, bis auf Be reiche, in denen die Tiefe der ersten Silizidschicht (270a) so groß ist, dass sie dort mit dem ersten Wannenbereich (210) der ersten Dotierkonzentration direkt elektrisch verbunden ist, wobei der erste Drain-Bereich (281) einen Störstellenbereich der dritten Konzentration (240) eines zweiten Leitfähigkeitstyps, der unter dem ersten Seitenwand-Spacer (250) ausgebildet ist, und eine erste Silizidschicht (270b), die benachbart zu dem ersten Seitenwand-Spacer (250) ausgebildet ist, sowie einen unter der ersten Silizidschicht (270b) ausgebildeten Störstellenbereich einer vierten Konzentration (260) enthält, wobei die erste Silizidschicht (270b) keinen Teil des Wannenbereichs (210) berührt, wobei der erste Source-Bereich (280) keinen Störstellenbereich der vierten Konzentration enthält, wobei der Störstellenbereich der vierten Konzentration (260) eine höhere Störstellenkonzentration als der Störstellenbereich der dritten Konzentration (240) besitzt; und wobei der zweite Transistor enthält: ein zweites isoliertes Gate-Elektrodenmuster (232), das auf den zweiten Wannenbereich (220) eines zweiten Leitungstyps ausgebildet ist, einen zweiten Seitenwand-Spacer (250), der auf den Seitenwänden des zweiten Gate-Musters (232) ausgebildet ist; einen zweiten Source-Bereich (282) und einen Drain-Bereich (283) eines ersten Leitungstyps, die auf gegenüberliegenden Seiten benachbart zu dem zweiten Gate-Muster (232) ausgebildet sind, wobei der zweite Source-Bereich (282) enthält: einen zweiten Störstellenbereich der dritten Konzentration (245) eines ersten Leitungstyps, der unter dem zweiten Seitenwand-Spacer (250) ausgebildet ist, und eine zweite Silizidschicht (270a), die innerhalb des zweiten Wannenbereichs (220) ausgebildet ist, wobei eine Gesamttiefe der zweiten Silizidschicht (270a) weniger als die Gesamttiefe des zweiten Störstellenbereichs der dritten Konzentration (245) beträgt, bis auf Bereiche, in denen die Tiefe der zweiten Silizidschicht (270a) so groß ist, dass sie dort mit dem zweiten Wannenbereich (220) der zweiten Dotierkonzentration direkt elektrisch verbunden ist; wobei der zweite Drain-Bereich (283) einen zweiten Störstellenbereich der dritten Konzentration (245) eines ersten Leitfähigkeitstyps, der unter dem ersten Seitenwand-Spacer (250) ausgebildet ist, und eine zweite Silizidschicht (270b), die benachbart zu dem zweiten Seitenwand-Spacer (250) ausgebildet ist, sowie einen unter der zweiten Silizidschicht (270b) ausgebildeten zweiten Störstellenbereich der vierten Konzentration (265) enthält, wobei die zweite Silizidschicht (270b) keinen Teil des zweiten Wannenbereichs (220) berührt, wobei der zweite Source-Bereich (282) keinen zweiten Störstellenbereich der vierten Konzentration enthält, wobei der zweite Störstellenbereich der vierten Konzentration (265) eine höhere Störstellenkonzentration als der zweite Störstellenbereich der dritten Konzentration (245) besitzt, wobei die erste Silizidschicht (270b) innerhalb und auf der Störstellenschicht der dritten Konzentration (245) ausgebildet ist, und wobei die zweite Silizidschicht (270a) innerhalb und auf dem zweiten Störstellenbereich der dritten Konzentration (260) ausgebildet ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der erste Leitungstyp ein p-Typ ist und der zweite Leitungstyp ein n-Typ ist.
  16. Halbleitervorrichtung nach Anspruch 15, die ferner eine Masseleitung (Vcc) aufweist, die über die erste Silizidschicht (270a) den ersten Wannenbereich (210) und den ersten Source-Bereich (280) elektrisch verbunden ist, und ein Leistungsversorgungsleitung (Vss) aufweist, die über die zweite Silizidschicht (270a), den zweiten Wannenbereich (220) und den zweiten Source-Bereich (282) elektrisch verbunden ist.
  17. Halbleitervorrichtung nach Anspruch 14, wobei der erste Leitungstyp vom n-Typ ist und der zweite Leitungstyp vom p-Typ ist.
  18. Halbleitervorrichtung nach Anspruch 17, die ferner eine Masseleitung (Vcc) aufweist, die über die zweite Silizidschicht (270a) mit dem zweiten Wannenbereich (220) und dem zweiten Source-Bereich (282) elektrisch verbunden ist, und eine Leistungsversorgungsleitung (Vss) aufweist, die über die erste Silizidschicht (270b) mit dem ersten Wannenbereich (210) und dem ersten Source-Bereich (280) elektrisch verbunden ist.
  19. Halbleitervorrichtung nach Anspruch 14, die ferner Silizidschichten (270c) aufweist, die auf dem ersten und zweiten Gate-Elektrodenmuster ausgebildet sind.
  20. Halbleitervorrichtung nach Anspruch 1, wobei die Silizidschicht angrenzend an den p-n-Übergang, der zwischen dem Störstellenbereich der dritten Konzentration und dem Wannenbereich ausgebildet ist, liegt, um den Wannenbereich zum Verhindern eines Latch-Up vorzuspannen.
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