KR20000045475A - 웰 바이어싱 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 웰 바이어싱 트랜지스터 ( well biasing transistor ) 형성방법에 관한 것으로, 반도체기판에 소자분리막을 형성하고 엔웰과 피웰을 형성하고 상기 엔웰과 피웰에 피형과 엔형 소오스/드레인 접합영역을 형성하는 동시에 상기 엔웰과 피웰의 경계부에 엔웰 픽업을 형성한 다음, 상기 엔웰 픽업에 접속되는 제1전도체를 형성하고 그 상부를 평탄화시킨 다음, 상기 피형과 엔형 소오스/드레인 접합영역에 접속되는 제2전도체를 형성하는 웰 바이어싱 트랜지스터 형성방법으로서, 상기 엔웰 픽업이 활성영역과 비활성영역에 걸쳐 형성되고, 상기 엔웰 픽업에 접속되는 웰 바이어싱용 제1전도체가 상기 피형 소오스/드레인 접합영역에 접속되는 제2전도체에 연결되게 형성되도록 형성하여 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 웰 바이어싱 트랜지스터 형성방법에 관한 것으로, 특히 반도체 메모리 소자에서 피형 MOS 트랜지스터와 엔형 MOS 트랜지스터를 제조함에 면적을 최소화할 수 있는 기판 바이어싱 ( substrate biasing ) 구조를 갖는 트랜지스터를 형성하는 기술에 관한 것이다.
우리가 사용하는 메모리 소자는 피형 트랜지스터와 엔형 트랜지스터로 크게 나누는데 이는 소오스, 드레인, 게이트, 기판의 4극으로 이루어진 구조를 가지고 있다.
이와 같은 4극 중 기판은 보통 웰이라고 불리우는 구조로 이루어져 있는데 이는 트랜지스터의 소오스, 드레인 영역보다 보통 1/10000 또는 1/100000 정도 불순물 농도가 적으며 엔형 웰, 피형 웰의 2 가지 형태를 갖는다.
한편, 피형 트랜지스터의 기판에 전압을 인가하기 위해 보통 엔형 웰 안쪽으로 전도체를 연결하여야 하는데 만약 금속과 같이 전도성이 아주 높은 전도체를 엔형 웰과 직접 연결하면 접촉저항이 매우 높게 된다.
이는 반도체의 특성으로서 실리콘과 알루미늄이 접촉할 때 실리콘의 불순물 농도가 높지 않으면 두 물질의 일 하수 차이로 인해 매우 높은 저항을 갖게 되고 접촉저항이 정특성을 갖지 못하게 된다.
그리하여, 엔형 웰 안쪽에 엔형과 같은 형인 엔형 불순물을 1E20/㎤ 정도의 불순물을 갖는 영역으로 만든 후 전도체와 접촉시켜야 한다.
이때, 이러한 형성공정은 일반적으로 엔형 트랜지스터의 소오스/드레인 영역을 형성할 때 같이 만들어 주면 되므로 공정의 추가는 없고 영역만 확보하면 된다.
그러나, 이러한 과정에서 피형 트랜지스터의 능동영역과 엔형 능동영역까지의 최소거리, 엔형 능동영역의 최소 폭, 그리고 엔형 능동영역과 엔형 웰의 최소거리 등을 확보하여야 하므로 면적이 늘어나게 된다.
보통 메모리 소자의 트랜지스터 갯수는 수십만개에서 수백만개이므로 이것이 합쳐졌을 때 많은 면적의 증가 요인이 된다.
도 1a 및 도 1b 는 종래기술에 따른 웰 바이어싱 트랜지스터 형성방법을 도시한 레이아웃도 및 단면도로서, 상기 도 1b 는 "A-A'"의 절단면을 따라 도시한 단면도이다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리막(21)을 형성하고 상기 반도체기판에 불순물 임플란트 공정으로 엔웰(1)과 피웰(23)을 형성한다.
그리고, 반도체기판 상부에 게이트절연막(도시안됨)과 게이트전극용 도전체(도시안됨)의 적층구조로 게이트전극(5,6)을 형성하고 이를 이용하여 반도체기판에 피형 소오스/드레인 접합영역(7,8)과 엔형 소오스/드레인 접합영역(9,10)을 형성한다.
이때, 상기 엔형 소오스/드레인 접합영역(9,10)의 형성공정시 상기 엔웰(1)과 피웰(23)의 경계부에 엔웰 픽업(3)을 형성한다.
그리고, 상기 전체표면상부에 층간절연막(25)을 형성하고 상기 소오스/드레인 접합영역(7,8,9,10)에 접속되는 전도체(a,b,d,e)를 형성하는 동시에 엔웰 픽업(3)에 전도체(c)를 콘택시킨다. ( 도 1a, 도 1b)
상기한 바와같이 종래기술에 따른 웰 바이어싱 트랜지스터 형성방법은, 웰 픽업 바이어스 구조의 트랜지스터를 형성하기 위하여 많은 면적을 필요로 하기 때문에 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 별도의 엔웰 픽업 영역없이 엔웰 끝부분의 소자분리막과 피형 소오스/드레인 접합영역의 끝부분의 경계부에 엔웰 픽업을 형성하고 이에 접속되는 전도체를 형성함으로써 반도체소자의 고집적화를 가능하게 하는 웰 바이어싱 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 웰 바이어싱 트랜지스터 형성방법을 도시한 레이아웃도 및 단면도.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 웰 바이어싱 트랜지스터 형성방법을 도시한 레이아웃도 및 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 엔웰 2 : 피형 불순물 접합영역
3,11 : 엔웰 픽업 4 : 엔형 불순물 접합영역
5,6 : 게이트전극 7,8 : 피형 소오스/드레인 접합영역
9,10 : 엔형 소오스/드레인 접합영역
12,c,f : 웰 바이어싱용 전도체, 제1전도체
a,b,d,e : 전도체, 제2전도체
21 : 소자분리막 23 : 피웰
25 : 층간절연막
이상의 목적을 달성하기 위해 본 발명에 따른 웰 바이어싱 트랜지스터 형성방법은,
반도체기판에 소자분리막을 형성하고 엔웰과 피웰을 형성하는 공정과,
상기 엔웰과 피웰에 피형과 엔형 소오스/드레인 접합영역을 형성하는 동시에 상기 엔웰과 피웰의 경계부에 엔웰 픽업을 형성하는 공정과,
상기 엔웰 픽업에 접속되는 제1전도체를 형성하고 그 상부를 평탄화시킨 다음, 상기 피형과 엔형 소오스/드레인 접합영역에 접속되는 제2전도체를 형성하는 웰 바이어싱 트랜지스터 형성방법으로서,
상기 엔웰 픽업이 활성영역과 비활성영역에 걸쳐 형성되고,
상기 엔웰 픽업에 접속되는 웰 바이어싱용 제1전도체가 상기 피형 소오스/드레인 접합영역에 접속되는 제2전도체에 연결되게 형성되는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 웰 바이어싱 트랜지스터 형성방법을 도시한 레이아웃도 및 단면도로서, 상기 도 2b 는 "A-A'"의 절단면을 따라 도시한 단면도이다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리막(21)을 형성하고 상기 반도체기판에 불순물 임플란트 공정으로 엔웰(1)과 피웰(23)을 형성한다.
그리고, 반도체기판 상부에 게이트절연막(도시안됨)과 게이트전극용 도전체(도시안됨)의 적층구조로 게이트전극(5,6)을 형성하고 이를 이용하여 반도체기판에 피형 소오스/드레인 접합영역(7,8)과 엔형 소오스/드레인 접합영역(9,10)을 형성한다.
이때, 상기 엔형 소오스/드레인 접합영역(9,10)의 형성공정시 상기 엔웰(1)과 피웰(23)의 경계부에 엔웰 픽업(11)을 형성하되, 상기 엔웰(1)의 피형 소오스/드레인 접합영역(7)의 일측에 접하고 엔웰(1)과 피웰(23)의 경계부에 형성된 소자분리막(21)에 일측이 접하게 형성한다.
그 다음, 전체표면상부에 게이트라인(5,6)을 형성하고 그 상부를 평탄화시키는 하부절연층(도시안됨)을 형성한 다음, 상기 엔웰 픽업(11)에 접속되는 전도체(12,f)를 형성한다.
그리고, 그 상부를 평탄화시키고 상기 엔형 소오스/드레인 접합영역(9,10)과 피형 소오스/드레인 접합영역(7,8)에 접속되는 도전체(a,b,d,e)를 형성한다. (도 2a, 도 2b)
이상에서 설명한 바와같이 본 발명에 따른 웰 바이어싱 트랜지스터 형성방법은, 엔웰 픽업을 위한 불순물 영역을 별도로 형성하지 않고 엔웰과 피웰의 경계부에 형성하고 그에 접속되는 전도체를 다른 전도체와 층을 달리하여 형성함으로써 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (1)
- 반도체기판에 소자분리막을 형성하고 엔웰과 피웰을 형성하는 공정과,상기 엔웰과 피웰에 피형과 엔형 소오스/드레인 접합영역을 형성하는 동시에 상기 엔웰과 피웰의 경계부에 엔웰 픽업을 형성하는 공정과,상기 엔웰 픽업에 접속되는 제1전도체를 형성하고 그 상부를 평탄화시킨 다음, 상기 피형과 엔형 소오스/드레인 접합영역에 접속되는 제2전도체를 형성하는 웰 바이어싱 트랜지스터 형성방법으로서,상기 엔웰 픽업이 활성영역과 비활성영역에 걸쳐 형성되고,상기 엔웰 픽업에 접속되는 웰 바이어싱용 제1전도체가 상기 피형 소오스/드레인 접합영역에 접속되는 제2전도체에 연결되게 형성되는 것을 특징으로하는 웰 바이어싱 트랜지스터 형성방법.
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|---|---|---|---|---|
| US7112856B2 (en) | 2002-07-12 | 2006-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device having a merged region and method of fabrication |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177586A (en) * | 1990-03-22 | 1993-01-05 | Oki Electric Industry Co., Ltd. | Cmos memory device with improved sense amplifier biasing |
| US5313086A (en) * | 1991-08-26 | 1994-05-17 | Nec Corporation | Semiconductor device |
| JPH07122645A (ja) * | 1993-08-31 | 1995-05-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0955439A (ja) * | 1995-08-16 | 1997-02-25 | Nec Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-12-30 KR KR1019980062033A patent/KR20000045475A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177586A (en) * | 1990-03-22 | 1993-01-05 | Oki Electric Industry Co., Ltd. | Cmos memory device with improved sense amplifier biasing |
| US5313086A (en) * | 1991-08-26 | 1994-05-17 | Nec Corporation | Semiconductor device |
| JPH07122645A (ja) * | 1993-08-31 | 1995-05-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0955439A (ja) * | 1995-08-16 | 1997-02-25 | Nec Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112856B2 (en) | 2002-07-12 | 2006-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device having a merged region and method of fabrication |
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