JPH07122645A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07122645A JPH07122645A JP6165610A JP16561094A JPH07122645A JP H07122645 A JPH07122645 A JP H07122645A JP 6165610 A JP6165610 A JP 6165610A JP 16561094 A JP16561094 A JP 16561094A JP H07122645 A JPH07122645 A JP H07122645A
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- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の高集積化に伴って積層化が進み
半導体基板表面から層間絶縁膜の上部表面までの高さが
高くなったとしても、コンタクトホールを容易に形成す
ることが可能な半導体装置を提供する。 【構成】 Ｎウェル電位固定領域６上に配線パッド１２
ａを形成し、その配線パッド１２ａ上に層間絶縁膜１３
のコンタクトホール１３ｃを形成する。
半導体基板表面から層間絶縁膜の上部表面までの高さが
高くなったとしても、コンタクトホールを容易に形成す
ることが可能な半導体装置を提供する。 【構成】 Ｎウェル電位固定領域６上に配線パッド１２
ａを形成し、その配線パッド１２ａ上に層間絶縁膜１３
のコンタクトホール１３ｃを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、ＭＯＳトランジス
タを有する半導体装置およびその製造方法に関する。
の製造方法に関し、より特定的には、ＭＯＳトランジス
タを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図７５は従来のＰチャネルＭＯＳトラン
ジスタを含む半導体装置の周辺回路部を示した平面図で
あり、図７６は図７５に示した周辺回路部の６００−６
００線に沿った部分およびメモリセル部の断面図であ
る。図７５および図７６を参照して、従来の半導体装置
の周辺回路部では、半導体基板１０１の主表面上にＮウ
ェル１０２が形成されている。Ｎウェル１０２の表面上
の所定領域にはフィールド酸化膜１０７が形成されてい
る。フィールド酸化膜１０７によって囲まれた活性領域
には所定の間隔を隔ててチャネル領域１１５を挟むよう
にＰ+ ドレイン領域１０３ａおよびＰ+ ソース領域１０
３ｂが形成されている。Ｐ+ ドレイン領域１０３ａのチ
ャネル領域１１５側にはＰ- ドレイン領域１０３ｃが形
成されている。Ｐ+ ソース領域１０３ｂのチャネル領域
１１５側にはＰ- ソース領域１０３ｄが形成されてい
る。
ジスタを含む半導体装置の周辺回路部を示した平面図で
あり、図７６は図７５に示した周辺回路部の６００−６
００線に沿った部分およびメモリセル部の断面図であ
る。図７５および図７６を参照して、従来の半導体装置
の周辺回路部では、半導体基板１０１の主表面上にＮウ
ェル１０２が形成されている。Ｎウェル１０２の表面上
の所定領域にはフィールド酸化膜１０７が形成されてい
る。フィールド酸化膜１０７によって囲まれた活性領域
には所定の間隔を隔ててチャネル領域１１５を挟むよう
にＰ+ ドレイン領域１０３ａおよびＰ+ ソース領域１０
３ｂが形成されている。Ｐ+ ドレイン領域１０３ａのチ
ャネル領域１１５側にはＰ- ドレイン領域１０３ｃが形
成されている。Ｐ+ ソース領域１０３ｂのチャネル領域
１１５側にはＰ- ソース領域１０３ｄが形成されてい
る。
【０００３】チャネル領域１１５上にはゲート絶縁膜１
０４ａを介してゲート電極１０５ａが形成されている。
ゲート電極１０５ａを覆うように絶縁膜１０８が形成さ
れている。また、全面を覆うように層間絶縁膜１０９、
２０７および１１１が形成されている。層間絶縁膜１０
９、２０７および１１１の所定領域にはコンタクトホー
ル１０９ａ、１０９ｂ、１０９ｃ、１１１ａ、１１１
ｂ、および１１１ｃが形成されている。
０４ａを介してゲート電極１０５ａが形成されている。
ゲート電極１０５ａを覆うように絶縁膜１０８が形成さ
れている。また、全面を覆うように層間絶縁膜１０９、
２０７および１１１が形成されている。層間絶縁膜１０
９、２０７および１１１の所定領域にはコンタクトホー
ル１０９ａ、１０９ｂ、１０９ｃ、１１１ａ、１１１
ｂ、および１１１ｃが形成されている。
【０００４】Ｐ+ ドレイン領域１０３ａにはコンタクト
ホール１０９ａ、１１１ａを介してアルミ配線１１０ａ
が電気的に接続されている。Ｐ+ ソース領域１０３ｂお
よびＮウェル電位固定領域１０６にはコンタクトホール
１０９ｂ、１１１ｂ、１０９ｃおよび１１１ｃを介して
アルミ配線１１０ｂが電気的に接続されている。
ホール１０９ａ、１１１ａを介してアルミ配線１１０ａ
が電気的に接続されている。Ｐ+ ソース領域１０３ｂお
よびＮウェル電位固定領域１０６にはコンタクトホール
１０９ｂ、１１１ｂ、１０９ｃおよび１１１ｃを介して
アルミ配線１１０ｂが電気的に接続されている。
【０００５】Ｐ+ ドレイン領域１０３ａ、Ｐ- ドレイン
領域１０３ｃ、Ｐ+ ソース領域１０３ｂ、Ｐ- ソース領
域１０３ｄ、ゲート電極１０５ａによって、Ｐチャネル
ＭＯＳトランジスタが構成されている。Ｎウェル電位固
定領域には、アルミ配線１１０ｂを介して電源電圧が供
給される。上記のような構成を有するＰチャネルＭＯＳ
トランジスタは、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の周辺回
路部などに用いられる。
領域１０３ｃ、Ｐ+ ソース領域１０３ｂ、Ｐ- ソース領
域１０３ｄ、ゲート電極１０５ａによって、Ｐチャネル
ＭＯＳトランジスタが構成されている。Ｎウェル電位固
定領域には、アルミ配線１１０ｂを介して電源電圧が供
給される。上記のような構成を有するＰチャネルＭＯＳ
トランジスタは、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の周辺回
路部などに用いられる。
【０００６】その一方、従来のＤＲＡＭのメモリセル部
では、半導体基板１０１の主表面上にＰウェル２０２が
形成されている。Ｐウェル２０２の表面上の所定領域に
はフィールド酸化膜１０７が形成されている。また、Ｐ
ウェル２０２の表面上には、所定の間隔を隔ててＮ+ ソ
ース／ドレイン領域２０３ａ，２０３ｂおよび２０３ｃ
が形成されている。Ｎ+ ソース／ドレイン領域２０３
ａ，２０３ｂおよび２０３ｃの両側面には、Ｎ- ソース
／ドレイン領域２０４ａ，２０４ｂおよび２０４ｃがそ
れぞれ形成されている。Ｎ+ ソース／ドレイン領域２０
３ａと２０３ｂとの間に位置するＰウェル２０２上には
ゲート酸化膜１０４ｂを介してゲート電極１０５ｂが形
成されている。Ｎ+ ソース／ドレイン領域２０３ｂと２
０３ｃとの間に位置するＰウェル２０２上にはゲート酸
化膜１０４ｃを介してゲート電極１０５ｃが形成されて
いる。またフィールド酸化膜１０７上にもゲート電極１
０５ｄが形成されている。ゲート電極１０５ｂ，１０５
ｃおよび１０５ｄを覆うように絶縁膜１０８が形成され
ている。
では、半導体基板１０１の主表面上にＰウェル２０２が
形成されている。Ｐウェル２０２の表面上の所定領域に
はフィールド酸化膜１０７が形成されている。また、Ｐ
ウェル２０２の表面上には、所定の間隔を隔ててＮ+ ソ
ース／ドレイン領域２０３ａ，２０３ｂおよび２０３ｃ
が形成されている。Ｎ+ ソース／ドレイン領域２０３
ａ，２０３ｂおよび２０３ｃの両側面には、Ｎ- ソース
／ドレイン領域２０４ａ，２０４ｂおよび２０４ｃがそ
れぞれ形成されている。Ｎ+ ソース／ドレイン領域２０
３ａと２０３ｂとの間に位置するＰウェル２０２上には
ゲート酸化膜１０４ｂを介してゲート電極１０５ｂが形
成されている。Ｎ+ ソース／ドレイン領域２０３ｂと２
０３ｃとの間に位置するＰウェル２０２上にはゲート酸
化膜１０４ｃを介してゲート電極１０５ｃが形成されて
いる。またフィールド酸化膜１０７上にもゲート電極１
０５ｄが形成されている。ゲート電極１０５ｂ，１０５
ｃおよび１０５ｄを覆うように絶縁膜１０８が形成され
ている。
【０００７】Ｎ+ ソース／ドレイン領域２０３ｂに電気
的に接続するように埋込みビット線２０５ａが形成され
ている。絶縁膜１０８および埋込みビット線２０５ａを
覆うように層間絶縁膜１０９が形成されている。層間絶
縁膜１０９のＮ+ ソース／ドレイン領域２０３ｃ上には
コンタクトホール１０９ｄが形成されている。コンタク
トホール１０９ｄ内でＮ+ ソース／ドレイン領域２０３
ｃに電気的に接続するとともに層間絶縁膜１０９の上部
表面上に沿って延びるようにポリシリコン膜からなるス
トレージノード２０６ｂが形成されている。ストレージ
ノード２０６ｂと所定の間隔を隔てた層間絶縁膜１０９
の上部表面上にポリシリコン膜からなるストレージノー
ド２０６ａおよび２０６ｃが形成されている。ストレー
ジノード２０６ａの側表面に接触するように上方に向か
って延びるポリシリコン膜からなる立壁部２１２ａが形
成されている。
的に接続するように埋込みビット線２０５ａが形成され
ている。絶縁膜１０８および埋込みビット線２０５ａを
覆うように層間絶縁膜１０９が形成されている。層間絶
縁膜１０９のＮ+ ソース／ドレイン領域２０３ｃ上には
コンタクトホール１０９ｄが形成されている。コンタク
トホール１０９ｄ内でＮ+ ソース／ドレイン領域２０３
ｃに電気的に接続するとともに層間絶縁膜１０９の上部
表面上に沿って延びるようにポリシリコン膜からなるス
トレージノード２０６ｂが形成されている。ストレージ
ノード２０６ｂと所定の間隔を隔てた層間絶縁膜１０９
の上部表面上にポリシリコン膜からなるストレージノー
ド２０６ａおよび２０６ｃが形成されている。ストレー
ジノード２０６ａの側表面に接触するように上方に向か
って延びるポリシリコン膜からなる立壁部２１２ａが形
成されている。
【０００８】またストレージノード２０６ｂの側表面上
に接触するように上方に向かって延びるポリシリコン膜
からなる立壁部２１２ｂおよび２１２ｃが形成されてい
る。ストレージノード２０６ｃの側表面に接触するよう
に立壁部２１２ｄが形成されている。ストレージノード
２０６ａ，２０６ｂおよび２０６ｃの上部表面上、立壁
部２１２ａ，２１２ｂ，２１２ｃおよび２１２ｄの表面
上、層間絶縁膜１０９の上部表面上の所定領域に、キャ
パシタ絶縁膜２１３を介してポリシリコン膜からなるキ
ャパシタ上部電極２１４が形成されている。なお、スト
レージノード２０６ｂおよび立壁部２１２ｂ，２１２ｃ
によって、１つのキャパシタ下部電極が構成される。
に接触するように上方に向かって延びるポリシリコン膜
からなる立壁部２１２ｂおよび２１２ｃが形成されてい
る。ストレージノード２０６ｃの側表面に接触するよう
に立壁部２１２ｄが形成されている。ストレージノード
２０６ａ，２０６ｂおよび２０６ｃの上部表面上、立壁
部２１２ａ，２１２ｂ，２１２ｃおよび２１２ｄの表面
上、層間絶縁膜１０９の上部表面上の所定領域に、キャ
パシタ絶縁膜２１３を介してポリシリコン膜からなるキ
ャパシタ上部電極２１４が形成されている。なお、スト
レージノード２０６ｂおよび立壁部２１２ｂ，２１２ｃ
によって、１つのキャパシタ下部電極が構成される。
【０００９】キャパシタ上部電極２１４上には層間絶縁
膜１１１が形成されている。層間絶縁膜１１１上には所
定の間隔を隔ててアルミ配線１１０ｃが形成されてい
る。
膜１１１が形成されている。層間絶縁膜１１１上には所
定の間隔を隔ててアルミ配線１１０ｃが形成されてい
る。
【００１０】図７７〜図９２は、図７５および図７６に
示した従来の半導体装置の製造プロセスを説明するため
の断面図である。図７６〜図９２を参照して、次に従来
の半導体装置の製造プロセスについて説明する。
示した従来の半導体装置の製造プロセスを説明するため
の断面図である。図７６〜図９２を参照して、次に従来
の半導体装置の製造プロセスについて説明する。
【００１１】まず、図７７に示すように、半導体基板１
０１の主表面上の周辺回路部にＮウェル１０２、メモリ
セル部にＰウェル２０２を形成する。Ｎウェル１０２お
よびＰウェル２０２の主表面上の所定領域にＬＯＣＯＳ
法を用いてフィールド酸化膜１０７を形成する。フィー
ルド酸化膜１０７によって囲まれた活性領域上の所定領
域にゲート酸化膜１０４ａ、１０４ｂ、１０４ｃを介し
てゲート電極１０５ａ、１０５ｂ、１０５ｃを形成す
る。
０１の主表面上の周辺回路部にＮウェル１０２、メモリ
セル部にＰウェル２０２を形成する。Ｎウェル１０２お
よびＰウェル２０２の主表面上の所定領域にＬＯＣＯＳ
法を用いてフィールド酸化膜１０７を形成する。フィー
ルド酸化膜１０７によって囲まれた活性領域上の所定領
域にゲート酸化膜１０４ａ、１０４ｂ、１０４ｃを介し
てゲート電極１０５ａ、１０５ｂ、１０５ｃを形成す
る。
【００１２】ゲート電極１０５ａをマスクとしてＰ型の
不純物をイオン注入することによって周辺回路部にＰ-
ドレイン領域１０３ｃおよびＰ- ソース領域１０３ｄを
形成する。また、ゲート電極１０５ｂおよび１０５ｃを
マスクとしてＮ型の不純物をイオン注入することによっ
てメモリセル部にＮ- ソース／ドレイン領域２０４ａ、
２０４ｂおよび２０４ｃを形成する。ゲート電極１０５
ａ、１０５ｂ、１０５ｃおよび１０５ｄを覆うように絶
縁膜１０８を形成する。絶縁膜１０８をマスクとしてＰ
型の不純物をイオン注入することによって周辺回路部に
Ｐ+ ドレイン領域１０３ａおよびＰ+ ソース領域１０３
ｂを形成する。また、絶縁膜１０８をマスクとしてＮ型
の不純物をイオン注入することによってメモリセル部に
Ｎ+ ソース／ドレイン領域２０３ａ、２０３ｂおよび２
０３ｃを形成する。
不純物をイオン注入することによって周辺回路部にＰ-
ドレイン領域１０３ｃおよびＰ- ソース領域１０３ｄを
形成する。また、ゲート電極１０５ｂおよび１０５ｃを
マスクとしてＮ型の不純物をイオン注入することによっ
てメモリセル部にＮ- ソース／ドレイン領域２０４ａ、
２０４ｂおよび２０４ｃを形成する。ゲート電極１０５
ａ、１０５ｂ、１０５ｃおよび１０５ｄを覆うように絶
縁膜１０８を形成する。絶縁膜１０８をマスクとしてＰ
型の不純物をイオン注入することによって周辺回路部に
Ｐ+ ドレイン領域１０３ａおよびＰ+ ソース領域１０３
ｂを形成する。また、絶縁膜１０８をマスクとしてＮ型
の不純物をイオン注入することによってメモリセル部に
Ｎ+ ソース／ドレイン領域２０３ａ、２０３ｂおよび２
０３ｃを形成する。
【００１３】また、Ｐ+ ソース領域１０３ｂに隣接する
ようにＮウェル電位固定領域１０６を形成する。このよ
うにして、Ｐ+ ドレイン領域１０３ａ、Ｐ+ ソース領域
１０３ｂ、Ｐ- ドレイン領域１０３ｃ、Ｐ- ソース領域
１０３ｄ、ゲート電極１０５ａからなるＰチャネルＭＯ
Ｓトランジスタが形成される。
ようにＮウェル電位固定領域１０６を形成する。このよ
うにして、Ｐ+ ドレイン領域１０３ａ、Ｐ+ ソース領域
１０３ｂ、Ｐ- ドレイン領域１０３ｃ、Ｐ- ソース領域
１０３ｄ、ゲート電極１０５ａからなるＰチャネルＭＯ
Ｓトランジスタが形成される。
【００１４】また、Ｎ+ ソース／ドレイン領域２０３
ａ、Ｎ+ ソース／ドレイン領域２０３ｂ、Ｎ- ソース／
ドレイン領域２０４ａ、Ｎ- ソース／ドレイン領域２０
４ｂ、ゲート電極１０５ｂによって、一方のＮチャネル
ＭＯＳトランジスタが形成され、Ｎ+ ソース／ドレイン
領域２０３ｂ、２０３ｃ、Ｎ- ソース／ドレイン領域２
０４ｂ、２０４ｃ、およびゲート電極１０５ｃによっ
て、他方のＮチャネルＭＯＳトランジスタが形成され
る。
ａ、Ｎ+ ソース／ドレイン領域２０３ｂ、Ｎ- ソース／
ドレイン領域２０４ａ、Ｎ- ソース／ドレイン領域２０
４ｂ、ゲート電極１０５ｂによって、一方のＮチャネル
ＭＯＳトランジスタが形成され、Ｎ+ ソース／ドレイン
領域２０３ｂ、２０３ｃ、Ｎ- ソース／ドレイン領域２
０４ｂ、２０４ｃ、およびゲート電極１０５ｃによっ
て、他方のＮチャネルＭＯＳトランジスタが形成され
る。
【００１５】次に、図７８に示すように、全面を覆うよ
うに薄い酸化膜を形成した後、その薄い酸化膜のＮ+ ソ
ース／ドレイン領域２０３ｂ上に位置する領域を除去す
る。その後、全面にポリシリコン膜２０５を形成する。
次に図７９に示すように、周辺回路部の所定領域にレジ
スト２５０ａを形成する。そしてそのレジスト２５０ａ
をマスクとしてポリシリコン膜２０５にＮ型の不純物イ
オンをイオン注入する。その後レジスト２５０ａを除去
する。そして、図８０に示すように、ポリシリコン膜２
０５上のＮ+ ソース／ドレイン領域２０３ｂの上方に位
置する領域にレジスト２５０を形成する。レジスト２５
０をマスクとしてポリシリコン膜２０５を異方性エッチ
ングすることによって、図８１に示されるような埋込み
ビット線２０５ａが形成される。その後、レジスト２５
０を除去する。
うに薄い酸化膜を形成した後、その薄い酸化膜のＮ+ ソ
ース／ドレイン領域２０３ｂ上に位置する領域を除去す
る。その後、全面にポリシリコン膜２０５を形成する。
次に図７９に示すように、周辺回路部の所定領域にレジ
スト２５０ａを形成する。そしてそのレジスト２５０ａ
をマスクとしてポリシリコン膜２０５にＮ型の不純物イ
オンをイオン注入する。その後レジスト２５０ａを除去
する。そして、図８０に示すように、ポリシリコン膜２
０５上のＮ+ ソース／ドレイン領域２０３ｂの上方に位
置する領域にレジスト２５０を形成する。レジスト２５
０をマスクとしてポリシリコン膜２０５を異方性エッチ
ングすることによって、図８１に示されるような埋込み
ビット線２０５ａが形成される。その後、レジスト２５
０を除去する。
【００１６】次に、図８２に示すように、全面を覆うよ
うに１００００〜１５０００Å程度の厚みを有する層間
絶縁膜１０９を形成する。層間絶縁膜１０９のＮ+ ソー
ス／ドレイン領域２０３ｃ上に位置する領域にコンタク
トホール１０９ｄを形成する。
うに１００００〜１５０００Å程度の厚みを有する層間
絶縁膜１０９を形成する。層間絶縁膜１０９のＮ+ ソー
ス／ドレイン領域２０３ｃ上に位置する領域にコンタク
トホール１０９ｄを形成する。
【００１７】次に、図８３に示すように、コンタクトホ
ール１０９ｄ内を充填するとともに層間絶縁膜１０９上
に沿って延びるようにポリシリコン膜２０６を形成す
る。そしてメモリセル部のポリシリコン膜２０６の上全
面にレジスト２５１ａを形成し、レジスト２５１ａをマ
スクとして周辺回路部上のポリシリコン膜２０６を異方
性エッチングした後レジスト２５１ａを除去する。次
に、図８４に示すように、ポリシリコン膜２０６上に層
間絶縁膜２０７を形成する。層間絶縁膜２０７上の所定
領域にレジスト２５１を形成する。レジスト２５１をマ
スクとして層間絶縁膜２０７およびポリシリコン膜２０
６を異方性エッチングすることによって、図８５に示す
ようなストレージノード２０６ａ，２０６ｂ，２０６
ｃ、および層間絶縁膜２０７が得られる。この後レジス
ト２５１を除去する。
ール１０９ｄ内を充填するとともに層間絶縁膜１０９上
に沿って延びるようにポリシリコン膜２０６を形成す
る。そしてメモリセル部のポリシリコン膜２０６の上全
面にレジスト２５１ａを形成し、レジスト２５１ａをマ
スクとして周辺回路部上のポリシリコン膜２０６を異方
性エッチングした後レジスト２５１ａを除去する。次
に、図８４に示すように、ポリシリコン膜２０６上に層
間絶縁膜２０７を形成する。層間絶縁膜２０７上の所定
領域にレジスト２５１を形成する。レジスト２５１をマ
スクとして層間絶縁膜２０７およびポリシリコン膜２０
６を異方性エッチングすることによって、図８５に示す
ようなストレージノード２０６ａ，２０６ｂ，２０６
ｃ、および層間絶縁膜２０７が得られる。この後レジス
ト２５１を除去する。
【００１８】次に、図８６に示すように、全面を覆うよ
うにポリシリコン膜２１２を形成した後そのポリシリコ
ン膜を異方性エッチングする。これにより、図８７に示
されるような立壁部２１２ａ，２１２ｂ，２１２ｃおよ
び２１２ｄが得られる。この後、立壁部２１２ａおよび
２１２ｂに囲まれる領域、立壁部２１２ｃおよび２１２
ｄに囲まれる領域、および周辺回路部の層間絶縁膜２０
７上にレジスト２５２、２５２ａを形成する。そしてレ
ジスト２５２および２５２ａをマスクとしてメモリセル
部の酸化膜２０７をエッチングにより除去する。この後
レジスト２５２および２５２ａを除去する。
うにポリシリコン膜２１２を形成した後そのポリシリコ
ン膜を異方性エッチングする。これにより、図８７に示
されるような立壁部２１２ａ，２１２ｂ，２１２ｃおよ
び２１２ｄが得られる。この後、立壁部２１２ａおよび
２１２ｂに囲まれる領域、立壁部２１２ｃおよび２１２
ｄに囲まれる領域、および周辺回路部の層間絶縁膜２０
７上にレジスト２５２、２５２ａを形成する。そしてレ
ジスト２５２および２５２ａをマスクとしてメモリセル
部の酸化膜２０７をエッチングにより除去する。この後
レジスト２５２および２５２ａを除去する。
【００１９】次に、図８８に示すように、全面を覆うよ
うにキャパシタ絶縁膜２１３を形成した後、そのキャパ
シタ絶縁膜２１３上にポリシリコン膜２１４を形成す
る。ポリシリコン膜２１４はキャパシタ上部電極を構成
する。その後、周辺回路部のキャパシタ絶縁膜２１３お
よびポリシリコン膜２１４を除去する。
うにキャパシタ絶縁膜２１３を形成した後、そのキャパ
シタ絶縁膜２１３上にポリシリコン膜２１４を形成す
る。ポリシリコン膜２１４はキャパシタ上部電極を構成
する。その後、周辺回路部のキャパシタ絶縁膜２１３お
よびポリシリコン膜２１４を除去する。
【００２０】次に、図８９に示すように、全面を覆うよ
うに７０００〜１２０００Å程度の厚みを有する層間絶
縁膜１１１を形成する。層間絶縁膜１１１上の所定領域
にレジスト２５３を形成する。
うに７０００〜１２０００Å程度の厚みを有する層間絶
縁膜１１１を形成する。層間絶縁膜１１１上の所定領域
にレジスト２５３を形成する。
【００２１】次に、図９０に示すように、レジスト２５
３をマスクとして層間絶縁膜１１１、１０９、２０７を
異方性エッチングすることによってコンタクトホール１
０９ａ、１１１ａ、１０９ｂ、１１１ｂおよび１０９
ｃ，１１１ｃを形成する。この後レジスト２５３を除去
する。
３をマスクとして層間絶縁膜１１１、１０９、２０７を
異方性エッチングすることによってコンタクトホール１
０９ａ、１１１ａ、１０９ｂ、１１１ｂおよび１０９
ｃ，１１１ｃを形成する。この後レジスト２５３を除去
する。
【００２２】次に、図９１に示すように、コンタクトホ
ール１０９ａ、１１１ａ、１０９ｂ、１１１ｂおよび１
０９ｃ、１１１ｃを充填するとともに層間絶縁膜１１１
の上部表面上に延びるようにアルミ配線層１１０を形成
する。アルミ配線層１１０上の所定領域にレジスト２５
４を形成する。
ール１０９ａ、１１１ａ、１０９ｂ、１１１ｂおよび１
０９ｃ、１１１ｃを充填するとともに層間絶縁膜１１１
の上部表面上に延びるようにアルミ配線層１１０を形成
する。アルミ配線層１１０上の所定領域にレジスト２５
４を形成する。
【００２３】次に、図９２に示すように、レジスト２５
４をマスクとしてアルミ配線層１１０（図９１参照）を
異方性エッチングすることによって、アルミ配線１１０
ａ、１１０ｂ、および１１０ｃを形成する。この後レジ
スト２５４を除去する。このようにして、図７６に示し
た従来の半導体装置は形成されていた。
４をマスクとしてアルミ配線層１１０（図９１参照）を
異方性エッチングすることによって、アルミ配線１１０
ａ、１１０ｂ、および１１０ｃを形成する。この後レジ
スト２５４を除去する。このようにして、図７６に示し
た従来の半導体装置は形成されていた。
【００２４】
【発明が解決しようとする課題】しかしながら、図７６
に示した従来の半導体装置の構造では、半導体装置の高
集積化に対応できないという不都合があった。すなわ
ち、半導体装置の高集積化に伴って積層化が進み、その
結果、半導体基板１０１の表面と層間絶縁膜１１１の上
部表面との高低差が大きくなる。半導体基板１０１の表
面と層間絶縁膜１１１の上部表面との高低差が大きくな
ると、コンタクトホール１０９ａ、１１１ａ、１０９
ｂ、１１１ｃおよび１０９ｃ、１１１ｃの深さが深くな
る。この結果、設計寸法どおりのコンタクトホール１０
９ａ、１１１ａ、１０９ｂ、１１１ｂおよび１０９ｃ，
１１１ｃの形成が製造プロセス上困難になる。
に示した従来の半導体装置の構造では、半導体装置の高
集積化に対応できないという不都合があった。すなわ
ち、半導体装置の高集積化に伴って積層化が進み、その
結果、半導体基板１０１の表面と層間絶縁膜１１１の上
部表面との高低差が大きくなる。半導体基板１０１の表
面と層間絶縁膜１１１の上部表面との高低差が大きくな
ると、コンタクトホール１０９ａ、１１１ａ、１０９
ｂ、１１１ｃおよび１０９ｃ、１１１ｃの深さが深くな
る。この結果、設計寸法どおりのコンタクトホール１０
９ａ、１１１ａ、１０９ｂ、１１１ｂおよび１０９ｃ，
１１１ｃの形成が製造プロセス上困難になる。
【００２５】具体的には、コンタクトホール１０９ａ、
１１１ａ、１０９ｂ、１１１ｂおよび１０９ｃ、１１１
ｃの深さが深くなると、コンタクトホール１０９ａ、１
０９ｂ、１０９ｃの底面部分が著しく小さくなる。この
結果、そのようなコンタクトホール１０９ａ、１０９ｂ
および１０９ｃを介してアルミ配線１１０ａおよび１１
０ｂとＰ+ ドレイン領域１０３ａおよびＰ+ ソース領域
１０３ｂとを接続した場合に、接触面積が小さくなる。
このため、コンタクト抵抗が著しく上昇するという問題
点があった。
１１１ａ、１０９ｂ、１１１ｂおよび１０９ｃ、１１１
ｃの深さが深くなると、コンタクトホール１０９ａ、１
０９ｂ、１０９ｃの底面部分が著しく小さくなる。この
結果、そのようなコンタクトホール１０９ａ、１０９ｂ
および１０９ｃを介してアルミ配線１１０ａおよび１１
０ｂとＰ+ ドレイン領域１０３ａおよびＰ+ ソース領域
１０３ｂとを接続した場合に、接触面積が小さくなる。
このため、コンタクト抵抗が著しく上昇するという問題
点があった。
【００２６】また、コンタクトホール１０９ａ、１１１
ａ、１０９ｂ、１１１ｂおよび１０９ｃ、１１１ｃの深
さがあまりに深くなると、コンタクトホール１０９ａ、
１１１ａ、１０９ｂ、１１１ｂおよび１０９ｃ、１１１
ｃを形成できないという不都合も生じていた。
ａ、１０９ｂ、１１１ｂおよび１０９ｃ、１１１ｃの深
さがあまりに深くなると、コンタクトホール１０９ａ、
１１１ａ、１０９ｂ、１１１ｂおよび１０９ｃ、１１１
ｃを形成できないという不都合も生じていた。
【００２７】請求項１〜６に記載の発明は、上記のよう
な課題を解決するためになされたもので、請求項１〜４
に記載の発明の目的は、半導体装置において、コンタク
トホールの形成が容易な構造を提供することである。
な課題を解決するためになされたもので、請求項１〜４
に記載の発明の目的は、半導体装置において、コンタク
トホールの形成が容易な構造を提供することである。
【００２８】請求項３および４に記載の発明の目的は、
半導体装置において、配線抵抗を低減することである。
半導体装置において、配線抵抗を低減することである。
【００２９】請求項５および６に記載の発明の目的は、
半導体装置の製造方法において、コンタクトホールの形
成を容易にすることである。
半導体装置の製造方法において、コンタクトホールの形
成を容易にすることである。
【００３０】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する第１導電型の半導体領域と、そ
の半導体領域の主表面上の所定領域に形成され半導体領
域の電位を固定するための第１導電型の電位固定領域
と、半導体領域を覆うように形成され電位固定領域上に
第１の開口を有する第１の層間絶縁層と、その第１の開
口を介して電位固定領域に電気的に接続するように形成
され、第１の開口内に位置する第１の部分と第１の層間
絶縁層の上部表面上に沿って延びるように形成された第
２の部分とを有するパッド層と、全面を覆うように形成
されパッド層の上方に第２の開口を有する第２の層間絶
縁層と、第２の開口を介してパッド層の上部表面上に電
気的に接続された電位供給層とを備えている。
装置は、主表面を有する第１導電型の半導体領域と、そ
の半導体領域の主表面上の所定領域に形成され半導体領
域の電位を固定するための第１導電型の電位固定領域
と、半導体領域を覆うように形成され電位固定領域上に
第１の開口を有する第１の層間絶縁層と、その第１の開
口を介して電位固定領域に電気的に接続するように形成
され、第１の開口内に位置する第１の部分と第１の層間
絶縁層の上部表面上に沿って延びるように形成された第
２の部分とを有するパッド層と、全面を覆うように形成
されパッド層の上方に第２の開口を有する第２の層間絶
縁層と、第２の開口を介してパッド層の上部表面上に電
気的に接続された電位供給層とを備えている。
【００３１】請求項２〜４における半導体装置は、主表
面を有する第１導電型の半導体領域と、その半導体領域
の主表面上にチャネル領域を挟むように所定の間隔を隔
てて形成された第２導電型のソース領域およびドレイン
領域と、チャネル領域上にゲート絶縁層を介して形成さ
れたゲート電極と、半導体領域の主表面上の所定領域に
形成され半導体領域の電位を固定するための第１導電型
の電位固定領域と、ソース領域上にソース領域に電気的
に接続するように形成された第１のパッド層と、ドレイ
ン領域上にドレイン領域に電気的に接続するように形成
された第２のパッド層と、電位固定領域上に電位固定領
域に電気的に接続するように形成された第３のパッド層
と、第１，第２および第３のパッド層を覆うように形成
され第１，第２および第３のパッド層の上方に第１，第
２および第３のパッド層にまで達する第１，第２および
第３の開口を有する層間絶縁層と、第１の開口を介して
第１のパッド層と電気的に接続するように形成された第
１の配線層と、第２の開口を介して第２のパッド層と電
気的に接続するように形成された第２の配線層と、第３
の開口を介して第３のパッド層と電気的に接続するよう
に形成された電位供給層とを備えている。
面を有する第１導電型の半導体領域と、その半導体領域
の主表面上にチャネル領域を挟むように所定の間隔を隔
てて形成された第２導電型のソース領域およびドレイン
領域と、チャネル領域上にゲート絶縁層を介して形成さ
れたゲート電極と、半導体領域の主表面上の所定領域に
形成され半導体領域の電位を固定するための第１導電型
の電位固定領域と、ソース領域上にソース領域に電気的
に接続するように形成された第１のパッド層と、ドレイ
ン領域上にドレイン領域に電気的に接続するように形成
された第２のパッド層と、電位固定領域上に電位固定領
域に電気的に接続するように形成された第３のパッド層
と、第１，第２および第３のパッド層を覆うように形成
され第１，第２および第３のパッド層の上方に第１，第
２および第３のパッド層にまで達する第１，第２および
第３の開口を有する層間絶縁層と、第１の開口を介して
第１のパッド層と電気的に接続するように形成された第
１の配線層と、第２の開口を介して第２のパッド層と電
気的に接続するように形成された第２の配線層と、第３
の開口を介して第３のパッド層と電気的に接続するよう
に形成された電位供給層とを備えている。
【００３２】なお、上記した第１のパッド層と第３のパ
ッド層とを互いに電気的に接続するとともに、第１のパ
ッド層と第３のパッド層とをともに高融点金属によって
形成してもよい。また、第１のパッド層と第３のパッド
層とを互いに電気的に接続するとともに第１のパッド層
と第３のパッド層とをともに多結晶シリコン層と金属シ
リサイド層との２層構造を有するように構成してもよ
い。
ッド層とを互いに電気的に接続するとともに、第１のパ
ッド層と第３のパッド層とをともに高融点金属によって
形成してもよい。また、第１のパッド層と第３のパッド
層とを互いに電気的に接続するとともに第１のパッド層
と第３のパッド層とをともに多結晶シリコン層と金属シ
リサイド層との２層構造を有するように構成してもよ
い。
【００３３】請求項５における半導体装置の製造方法
は、第１導電型の半導体領域の主表面上の所定領域に半
導体領域の電位を固定するための第１導電型の電位固定
領域を形成する工程と、その電位固定領域上に電位固定
領域に電気的に接続するようにパッド層を形成する工程
と、パッド層を覆うとともにパッド層の上方に開口を有
する層間絶縁層を形成する工程と、開口を介してパッド
層に電気的に接続するように配線層を形成する工程とを
備えている。
は、第１導電型の半導体領域の主表面上の所定領域に半
導体領域の電位を固定するための第１導電型の電位固定
領域を形成する工程と、その電位固定領域上に電位固定
領域に電気的に接続するようにパッド層を形成する工程
と、パッド層を覆うとともにパッド層の上方に開口を有
する層間絶縁層を形成する工程と、開口を介してパッド
層に電気的に接続するように配線層を形成する工程とを
備えている。
【００３４】請求項６における半導体装置の製造方法
は、第１導電型の半導体領域の主表面上にチャネル領域
を挟むように所定の間隔を隔てて第２導電型のソース領
域およびドレイン領域を形成する工程と、チャネル領域
上にゲート絶縁層を介してゲート電極を形成する工程
と、半導体領域の主表面上の所定領域に半導体領域の電
位を固定するための第１導電型の電位固定領域を形成す
る工程と、ソース領域上にソース領域に電気的に接続す
るように第１のパッド層を形成する工程と、ドレイン領
域上にドレイン領域に電気的に接続するように第２のパ
ッド層を形成する工程と、電位固定領域上に電位固定領
域に電気的に接続するように第３のパッド層を形成する
工程と、第１，第２および第３のパッド層を覆うように
層間絶縁層を形成する工程と、層間絶縁層の第１，第２
および第３のパッド層の上方に第１，第２および第３の
パッド層にまで達する第１，第２および第３の開口を形
成する工程と、第１の開口を介して第１のパッド層と電
気的に接続するように第１の配線層を形成する工程と、
第２の開口を介して第２のパッド層と電気的に接続する
ように第２の配線層を形成する工程と、第３の開口を介
して第３のパッド層と電気的に接続するように第３の配
線層を形成する工程とを備えている。
は、第１導電型の半導体領域の主表面上にチャネル領域
を挟むように所定の間隔を隔てて第２導電型のソース領
域およびドレイン領域を形成する工程と、チャネル領域
上にゲート絶縁層を介してゲート電極を形成する工程
と、半導体領域の主表面上の所定領域に半導体領域の電
位を固定するための第１導電型の電位固定領域を形成す
る工程と、ソース領域上にソース領域に電気的に接続す
るように第１のパッド層を形成する工程と、ドレイン領
域上にドレイン領域に電気的に接続するように第２のパ
ッド層を形成する工程と、電位固定領域上に電位固定領
域に電気的に接続するように第３のパッド層を形成する
工程と、第１，第２および第３のパッド層を覆うように
層間絶縁層を形成する工程と、層間絶縁層の第１，第２
および第３のパッド層の上方に第１，第２および第３の
パッド層にまで達する第１，第２および第３の開口を形
成する工程と、第１の開口を介して第１のパッド層と電
気的に接続するように第１の配線層を形成する工程と、
第２の開口を介して第２のパッド層と電気的に接続する
ように第２の配線層を形成する工程と、第３の開口を介
して第３のパッド層と電気的に接続するように第３の配
線層を形成する工程とを備えている。
【００３５】
【作用】請求項１に係る半導体装置では、電位固定領域
上にパッド層が形成され、そのパッド層の上方に第２の
層間絶縁層の第２の開口が形成されるので、従来に比べ
てパッド層の高さの分だけ第２の開口の深さが浅くな
る。これにより、半導体装置が高集積化されて半導体基
板表面から第２の層間絶縁層の上部までの高さが高くな
ったとしても、容易に第２の開口が形成される。
上にパッド層が形成され、そのパッド層の上方に第２の
層間絶縁層の第２の開口が形成されるので、従来に比べ
てパッド層の高さの分だけ第２の開口の深さが浅くな
る。これにより、半導体装置が高集積化されて半導体基
板表面から第２の層間絶縁層の上部までの高さが高くな
ったとしても、容易に第２の開口が形成される。
【００３６】請求項２〜４に係る半導体装置では、ソー
ス領域、ドレイン領域および電位固定領域上にそれぞれ
第１、第２および第３のパッド層が形成され、その第
１、第２および第３のパッド層の上方に層間絶縁層の第
１、第２および第３の開口が形成されるので、半導体装
置の高集積化に伴って半導体基板表面から層間絶縁層の
上部までの高さが高くなったとしても、容易に第１、第
２および第３の開口が形成される。また、上記した第１
のパッド層と第３のパッド層とを互いに電気的に接続す
るとともに、第１および第３のパッド層をともに高融点
金属によって形成すれば、ソース領域および電位固定領
域に接続されるパッド層部分の配線抵抗が低減される。
さらに、第１のパッド層と第３のパッド層とを互いに電
気的に接続するとともに第１および第３のパッド層をと
もに多結晶シリコン層と金属シリサイド層との２層構造
に形成しても、ソース領域および電位固定領域に接続さ
れるパッド層部分の配線抵抗が低減される。
ス領域、ドレイン領域および電位固定領域上にそれぞれ
第１、第２および第３のパッド層が形成され、その第
１、第２および第３のパッド層の上方に層間絶縁層の第
１、第２および第３の開口が形成されるので、半導体装
置の高集積化に伴って半導体基板表面から層間絶縁層の
上部までの高さが高くなったとしても、容易に第１、第
２および第３の開口が形成される。また、上記した第１
のパッド層と第３のパッド層とを互いに電気的に接続す
るとともに、第１および第３のパッド層をともに高融点
金属によって形成すれば、ソース領域および電位固定領
域に接続されるパッド層部分の配線抵抗が低減される。
さらに、第１のパッド層と第３のパッド層とを互いに電
気的に接続するとともに第１および第３のパッド層をと
もに多結晶シリコン層と金属シリサイド層との２層構造
に形成しても、ソース領域および電位固定領域に接続さ
れるパッド層部分の配線抵抗が低減される。
【００３７】請求項５に係る半導体装置の製造方法で
は、電位固定領域上にパッド層が形成され、そのパッド
層の上方に層間絶縁層の開口が形成されるので、半導体
装置の高集積化に伴って電位固定領域表面から層間絶縁
層の上部までの高さが高くなったとしても電位固定領域
への配線のための開口が容易に形成される。
は、電位固定領域上にパッド層が形成され、そのパッド
層の上方に層間絶縁層の開口が形成されるので、半導体
装置の高集積化に伴って電位固定領域表面から層間絶縁
層の上部までの高さが高くなったとしても電位固定領域
への配線のための開口が容易に形成される。
【００３８】請求項６に係る半導体装置の製造方法で
は、ソース領域、ドレイン領域および電位固定領域上に
それぞれ第１、第２および第３のパッド層が形成され、
その第１、第２および第３のパッド層の上方にそれぞれ
第１、第２および第３の開口が形成されるので、従来に
比べて第１、第２および第３のパッド層の高さの分だけ
第１、第２および第３の開口の深さが浅くなる。これに
より、半導体装置の高集積化に伴って半導体基板表面か
ら層間絶縁層の上部までの高さが高くなったとしても、
従来に比べて第１、第２および第３の開口の形成が容易
になる。
は、ソース領域、ドレイン領域および電位固定領域上に
それぞれ第１、第２および第３のパッド層が形成され、
その第１、第２および第３のパッド層の上方にそれぞれ
第１、第２および第３の開口が形成されるので、従来に
比べて第１、第２および第３のパッド層の高さの分だけ
第１、第２および第３の開口の深さが浅くなる。これに
より、半導体装置の高集積化に伴って半導体基板表面か
ら層間絶縁層の上部までの高さが高くなったとしても、
従来に比べて第１、第２および第３の開口の形成が容易
になる。
【００３９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００４０】図１は本発明の第１実施例による半導体装
置の周辺回路部を示した平面図であり、図２は、図１に
示した周辺回路部の１００−１００線に沿った部分およ
びメモリセル部の断面図である。図１および図２を参照
して、この第１実施例の半導体装置の周辺回路部では、
半導体基板１の主表面上にＮウェル２が形成されてい
る。Ｎウェル２の主表面上の所定領域にはフィールド酸
化膜７が形成されている。フィールド酸化膜７によって
囲まれた活性領域にはチャネル領域１５を挟むように所
定の間隔を隔ててＰ+ ドレイン領域３ａおよびＰ+ ソー
ス領域３ｂが形成されている。
置の周辺回路部を示した平面図であり、図２は、図１に
示した周辺回路部の１００−１００線に沿った部分およ
びメモリセル部の断面図である。図１および図２を参照
して、この第１実施例の半導体装置の周辺回路部では、
半導体基板１の主表面上にＮウェル２が形成されてい
る。Ｎウェル２の主表面上の所定領域にはフィールド酸
化膜７が形成されている。フィールド酸化膜７によって
囲まれた活性領域にはチャネル領域１５を挟むように所
定の間隔を隔ててＰ+ ドレイン領域３ａおよびＰ+ ソー
ス領域３ｂが形成されている。
【００４１】Ｐ+ ドレイン領域３ａのチャネル領域１５
側の端部にはＰ- ドレイン領域３ｃが形成されており、
Ｐ+ ソース領域３ｂのチャネル領域１５側の端部にはＰ
- ソース領域３ｄが形成されている。チャネル領域１５
上にはゲート絶縁膜４ａを介してゲート電極５ａが形成
されている。Ｐ+ ソース領域３ｂに隣接するようにＮウ
ェル電位固定領域６が形成されている。
側の端部にはＰ- ドレイン領域３ｃが形成されており、
Ｐ+ ソース領域３ｂのチャネル領域１５側の端部にはＰ
- ソース領域３ｄが形成されている。チャネル領域１５
上にはゲート絶縁膜４ａを介してゲート電極５ａが形成
されている。Ｐ+ ソース領域３ｂに隣接するようにＮウ
ェル電位固定領域６が形成されている。
【００４２】ゲート電極５ａの上部表面および側部表面
を覆うとともにＰ+ ドレイン領域３ａ、Ｐ+ ソース領域
３ｂおよびＮウェル電位固定領域６の表面を覆うように
絶縁膜９が形成されている。絶縁膜９のＰ+ ドレイン領
域３ａ、Ｐ+ ソース領域３ｂおよびＮウェル電位固定領
域６上にはそれぞれコンタクトホール９ａ、９ｂおよび
９ｃが形成されている。
を覆うとともにＰ+ ドレイン領域３ａ、Ｐ+ ソース領域
３ｂおよびＮウェル電位固定領域６の表面を覆うように
絶縁膜９が形成されている。絶縁膜９のＰ+ ドレイン領
域３ａ、Ｐ+ ソース領域３ｂおよびＮウェル電位固定領
域６上にはそれぞれコンタクトホール９ａ、９ｂおよび
９ｃが形成されている。
【００４３】コンタクトホール９ａ内でＰ+ ドレイン領
域３ａに電気的に接続するとともに絶縁膜９の上部表面
上に沿って延びるように配線パッド１０ａが形成されて
いる。コンタクトホール９ｂ内でＰ+ ソース領域３ｂに
電気的に接続するとともに絶縁膜９の上部表面上に沿っ
て延びるように配線パッド１０ｂが形成されている。配
線パッド１０ａおよび１０ｂはＰ型の不純物が導入され
たポリシリコン層からなり、それぞれの厚みは１０００
〜２０００Å程度である。
域３ａに電気的に接続するとともに絶縁膜９の上部表面
上に沿って延びるように配線パッド１０ａが形成されて
いる。コンタクトホール９ｂ内でＰ+ ソース領域３ｂに
電気的に接続するとともに絶縁膜９の上部表面上に沿っ
て延びるように配線パッド１０ｂが形成されている。配
線パッド１０ａおよび１０ｂはＰ型の不純物が導入され
たポリシリコン層からなり、それぞれの厚みは１０００
〜２０００Å程度である。
【００４４】配線パッド１０ａ、１０ｂおよびコンタク
トホール９ｃ上にそれぞれコンタクトホール１１ａ、１
１ｂ、１１ｃを有する層間絶縁膜１１が全面を覆うよう
に形成されている。層間絶縁膜１１の厚みは５０００〜
７０００Å程度である。コンタクトホール９ｃおよび１
１ｃ内でＮウェル電位固定領域６に電気的に接続すると
ともに層間絶縁膜１１の上部表面上に沿って延びるよう
に配線パッド１２ａが形成されている。配線パッド１２
ａの厚みは１０００〜２０００Å程度であり、Ｎ型のド
ープトポリシリコンから形成されている。配線パッド１
２ａと１０ｂとは互いにオーバーラップするように形成
されている。
トホール９ｃ上にそれぞれコンタクトホール１１ａ、１
１ｂ、１１ｃを有する層間絶縁膜１１が全面を覆うよう
に形成されている。層間絶縁膜１１の厚みは５０００〜
７０００Å程度である。コンタクトホール９ｃおよび１
１ｃ内でＮウェル電位固定領域６に電気的に接続すると
ともに層間絶縁膜１１の上部表面上に沿って延びるよう
に配線パッド１２ａが形成されている。配線パッド１２
ａの厚みは１０００〜２０００Å程度であり、Ｎ型のド
ープトポリシリコンから形成されている。配線パッド１
２ａと１０ｂとは互いにオーバーラップするように形成
されている。
【００４５】さらに、コンタクトホール１１ａ、１１
ｂ、配線パッド１２ａ上にそれぞれコンタクトホール１
３ａ、１３ｂ、１３ｃを有する層間絶縁膜１３、２１１
が全面を覆うように形成されている。層間絶縁膜１３、
２１１の厚みは、７０００〜１２０００Å程度である。
コンタクトホール１１ａ、１３ａ内で配線パッド１０ａ
に電気的に接続するとともに層間絶縁膜１３の上部表面
上に沿って延びるようにアルミ配線１４ａが形成されて
いる。コンタクトホール１１ａ、１１ｂ、１１ｃ、１３
ａ、１３ｂ、１３ｃのコンタクト径は、０．４μｍ×
（０．６〜０．８）μｍ程度である。
ｂ、配線パッド１２ａ上にそれぞれコンタクトホール１
３ａ、１３ｂ、１３ｃを有する層間絶縁膜１３、２１１
が全面を覆うように形成されている。層間絶縁膜１３、
２１１の厚みは、７０００〜１２０００Å程度である。
コンタクトホール１１ａ、１３ａ内で配線パッド１０ａ
に電気的に接続するとともに層間絶縁膜１３の上部表面
上に沿って延びるようにアルミ配線１４ａが形成されて
いる。コンタクトホール１１ａ、１１ｂ、１１ｃ、１３
ａ、１３ｂ、１３ｃのコンタクト径は、０．４μｍ×
（０．６〜０．８）μｍ程度である。
【００４６】コンタクトホール１１ｂ、１３ｂ内で配線
パッド１０ｂに電気的に接続するとともにコンタクトホ
ール１３ｃ内で配線パッド１２ａに電気的に接続するよ
うにアルミ配線１４ｂが形成されている。つまり、Ｐ+
ソース領域３ｂとＮウェル電位固定領域６とはそれぞれ
配線パッド１０ｂおよび１２ａを介して同じアルミ配線
１４ｂに接続されている。そのアルミ配線１４ｂはさら
に電源に接続されている。アルミ配線１４ａおよび１４
ｂは３０００〜４０００Å程度の厚みを有している。
パッド１０ｂに電気的に接続するとともにコンタクトホ
ール１３ｃ内で配線パッド１２ａに電気的に接続するよ
うにアルミ配線１４ｂが形成されている。つまり、Ｐ+
ソース領域３ｂとＮウェル電位固定領域６とはそれぞれ
配線パッド１０ｂおよび１２ａを介して同じアルミ配線
１４ｂに接続されている。そのアルミ配線１４ｂはさら
に電源に接続されている。アルミ配線１４ａおよび１４
ｂは３０００〜４０００Å程度の厚みを有している。
【００４７】上記のように、この第１実施例の半導体装
置の周辺回路部では、Ｐ+ ドレイン領域３ａ、Ｐ+ ソー
ス領域３ｂ、Ｎウェル電位固定領域６上にそれぞれ配線
パッド１０ａ、１０ｂ、１２ａを形成する。そして、そ
の配線パッド１０ａ、１０ｂ、１２ａ上にそれぞれコン
タクトホール１１ａ，１３ａ、１１ｂ，１３ｂ、１３ｃ
を形成する。このように配線パッド１０ａ、１０ｂおよ
び１２ａを設けることによって、配線パッド１０ａ、１
０ｂ、１２ａの高さの分だけコンタクトホール１３ａ
（１１ａ）、１３ｂ（１１ｂ）、１３ｃの深さが浅くな
る。これにより、半導体装置の高集積化に伴って積層化
が進み半導体基板１の表面から層間絶縁膜１３の上部表
面までの高さが高くなったとしても、コンタクトホール
１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃを容易に
形成することができる。
置の周辺回路部では、Ｐ+ ドレイン領域３ａ、Ｐ+ ソー
ス領域３ｂ、Ｎウェル電位固定領域６上にそれぞれ配線
パッド１０ａ、１０ｂ、１２ａを形成する。そして、そ
の配線パッド１０ａ、１０ｂ、１２ａ上にそれぞれコン
タクトホール１１ａ，１３ａ、１１ｂ，１３ｂ、１３ｃ
を形成する。このように配線パッド１０ａ、１０ｂおよ
び１２ａを設けることによって、配線パッド１０ａ、１
０ｂ、１２ａの高さの分だけコンタクトホール１３ａ
（１１ａ）、１３ｂ（１１ｂ）、１３ｃの深さが浅くな
る。これにより、半導体装置の高集積化に伴って積層化
が進み半導体基板１の表面から層間絶縁膜１３の上部表
面までの高さが高くなったとしても、コンタクトホール
１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃを容易に
形成することができる。
【００４８】また、配線パッド１０ａ、１０ｂおよび１
２ａは半導体基板１の主表面に沿った方向に延びるよう
に形成されているので、コンタクトホール１３ａ（１１
ａ）、１３ｂ（１１ｂ）、１３ｃの形成時の位置ずれの
許容範囲を広げることができる。これによってもコンタ
クトホール１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３
ｃの形成が容易になる。
２ａは半導体基板１の主表面に沿った方向に延びるよう
に形成されているので、コンタクトホール１３ａ（１１
ａ）、１３ｂ（１１ｂ）、１３ｃの形成時の位置ずれの
許容範囲を広げることができる。これによってもコンタ
クトホール１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３
ｃの形成が容易になる。
【００４９】一方、この第１実施例の半導体装置のメモ
リセル部は、図７６に示した従来の半導体装置のメモリ
セル部と同様の構造を有している。すなわち、この第１
実施例の半導体装置のメモリセル部では、図２に示すよ
うに半導体基板１の主表面上にＰウェル２０２が形成さ
れている。Ｐウェル２０２の主表面上の所定領域にはフ
ィールド酸化膜７が形成されている。Ｐウェル２０２の
主表面上には、所定の間隔を隔ててＮ+ ソース／ドレイ
ン領域２０３ａ、２０３ｂおよび２０３ｃが形成されて
いる。Ｎ+ ソース／ドレイン領域２０３ａ，２０３ｂ，
２０３ｃの両側面部分にはＮ- ソース／ドレイン領域２
０４ａ，２０４ｂ，２０４ｃがそれぞれ形成されてい
る。
リセル部は、図７６に示した従来の半導体装置のメモリ
セル部と同様の構造を有している。すなわち、この第１
実施例の半導体装置のメモリセル部では、図２に示すよ
うに半導体基板１の主表面上にＰウェル２０２が形成さ
れている。Ｐウェル２０２の主表面上の所定領域にはフ
ィールド酸化膜７が形成されている。Ｐウェル２０２の
主表面上には、所定の間隔を隔ててＮ+ ソース／ドレイ
ン領域２０３ａ、２０３ｂおよび２０３ｃが形成されて
いる。Ｎ+ ソース／ドレイン領域２０３ａ，２０３ｂ，
２０３ｃの両側面部分にはＮ- ソース／ドレイン領域２
０４ａ，２０４ｂ，２０４ｃがそれぞれ形成されてい
る。
【００５０】また、Ｎ+ ソース／ドレイン領域２０３ａ
と２０３ｂとの間に位置するＰウェル２０２上にはゲー
ト酸化膜４ｂを介してゲート電極５ｂが形成されてい
る。Ｎ + ソース／ドレイン領域２０３ｂと２０３ｃとの
間に位置するＰウェル２０２上にはゲート酸化膜４ｃを
介してゲート電極５ｃが形成されている。フィールド酸
化膜７上の所定領域にはゲート電極５ｄが形成されてい
る。ゲート電極５ｂ，５ｃおよび５ｄを覆うように絶縁
膜９が形成されている。コンタクトホール９ｄ内でＮ+
ソース／ドレイン領域２０３ｂに電気的に接続するよう
に埋込みビット線１０ｃが形成されている。
と２０３ｂとの間に位置するＰウェル２０２上にはゲー
ト酸化膜４ｂを介してゲート電極５ｂが形成されてい
る。Ｎ + ソース／ドレイン領域２０３ｂと２０３ｃとの
間に位置するＰウェル２０２上にはゲート酸化膜４ｃを
介してゲート電極５ｃが形成されている。フィールド酸
化膜７上の所定領域にはゲート電極５ｄが形成されてい
る。ゲート電極５ｂ，５ｃおよび５ｄを覆うように絶縁
膜９が形成されている。コンタクトホール９ｄ内でＮ+
ソース／ドレイン領域２０３ｂに電気的に接続するよう
に埋込みビット線１０ｃが形成されている。
【００５１】埋込みビット線１０ｃおよび絶縁膜９を覆
うように層間絶縁膜１１が形成されている。層間絶縁膜
９，１１のＮ+ ソース／ドレイン領域２０３ｃ上に位置
する領域にはコンタクトホール９ｅ，１１ｄが形成され
ている。コンタクトホール９ｅ，１１ｄ内でＮ+ ソース
／ドレイン領域２０３ｃに電気的に接続するとともに層
間絶縁膜１１の上部表面上に沿って延びるようにポリシ
リコン膜からなるストレージノード１２ｃが形成されて
いる。ストレージノード１２ｃと所定の間隔を隔てた層
間絶縁膜１１上にポリシリコン膜からなるストレージノ
ード１２ｂおよび１２ｄが形成されている。
うように層間絶縁膜１１が形成されている。層間絶縁膜
９，１１のＮ+ ソース／ドレイン領域２０３ｃ上に位置
する領域にはコンタクトホール９ｅ，１１ｄが形成され
ている。コンタクトホール９ｅ，１１ｄ内でＮ+ ソース
／ドレイン領域２０３ｃに電気的に接続するとともに層
間絶縁膜１１の上部表面上に沿って延びるようにポリシ
リコン膜からなるストレージノード１２ｃが形成されて
いる。ストレージノード１２ｃと所定の間隔を隔てた層
間絶縁膜１１上にポリシリコン膜からなるストレージノ
ード１２ｂおよび１２ｄが形成されている。
【００５２】ストレージノード１２ｂの側面に接触する
とともに上方に向かって延びるようにポリシリコン膜か
らなる立壁部２１２ａが形成されている。ストレージノ
ード１２ｃの側面部分に接触するとともに上方に向かっ
て延びるようにポリシリコン膜からなる立壁部２１２ｂ
および２１２ｃが形成されている。またストレージノー
ド１２ｄの側面に接触するようにポリシリコン膜からな
る立壁部分２１２ｄが形成されている。
とともに上方に向かって延びるようにポリシリコン膜か
らなる立壁部２１２ａが形成されている。ストレージノ
ード１２ｃの側面部分に接触するとともに上方に向かっ
て延びるようにポリシリコン膜からなる立壁部２１２ｂ
および２１２ｃが形成されている。またストレージノー
ド１２ｄの側面に接触するようにポリシリコン膜からな
る立壁部分２１２ｄが形成されている。
【００５３】ストレージノード１２ｂ，１２ｃ，１２ｄ
の上部表面上と、立壁部２１２ａ，２１２ｂ，２１２
ｃ，２１２ｄの表面上とには、キャパシタ絶縁膜２１３
が形成されている。キャパシタ絶縁膜２１３上にはポリ
シリコン膜からなるキャパシタ上部電極２１４が形成さ
れている。キャパシタ上部電極２１４を覆うように層間
絶縁膜２１５が形成されており、その層間絶縁膜２１５
上には所定の間隔を隔ててアルミ配線１４ｃが形成され
ている。
の上部表面上と、立壁部２１２ａ，２１２ｂ，２１２
ｃ，２１２ｄの表面上とには、キャパシタ絶縁膜２１３
が形成されている。キャパシタ絶縁膜２１３上にはポリ
シリコン膜からなるキャパシタ上部電極２１４が形成さ
れている。キャパシタ上部電極２１４を覆うように層間
絶縁膜２１５が形成されており、その層間絶縁膜２１５
上には所定の間隔を隔ててアルミ配線１４ｃが形成され
ている。
【００５４】図３〜図２１は、図２に示した第１実施例
の半導体装置の製造プロセスを説明するための断面図で
ある。図２〜図２１を参照して、次に第１実施例の半導
体装置の製造プロセスについて説明する。
の半導体装置の製造プロセスを説明するための断面図で
ある。図２〜図２１を参照して、次に第１実施例の半導
体装置の製造プロセスについて説明する。
【００５５】まず、図３に示すように、半導体基板１の
主表面上にＮウェル２およびＰウェル２０２を形成す
る。Ｎウェル２およびＰウェル２０２の主表面上の所定
領域にＬＯＣＯＳ法を用いてフィールド酸化膜７を形成
する。フィールド酸化膜７によって囲まれたＮウェル２
およびＰウェル２０２の主表面上の所定領域にゲート絶
縁膜４ａ、４ｂおよび４ｃを介してゲート電極５ａ、５
ｂおよび５ｃを形成する。ゲート電極５ａ、５ｂおよび
５ｃはたとえばポリシリコン膜によって形成されてお
り、その厚みは１０００〜２０００Å程度である。
主表面上にＮウェル２およびＰウェル２０２を形成す
る。Ｎウェル２およびＰウェル２０２の主表面上の所定
領域にＬＯＣＯＳ法を用いてフィールド酸化膜７を形成
する。フィールド酸化膜７によって囲まれたＮウェル２
およびＰウェル２０２の主表面上の所定領域にゲート絶
縁膜４ａ、４ｂおよび４ｃを介してゲート電極５ａ、５
ｂおよび５ｃを形成する。ゲート電極５ａ、５ｂおよび
５ｃはたとえばポリシリコン膜によって形成されてお
り、その厚みは１０００〜２０００Å程度である。
【００５６】ゲート電極５ａをマスクとしてＰ型の不純
物をイオン注入することによって周辺回路部にＰ- ドレ
イン領域３ｃおよびＰ- ソース領域３ｄを形成する。ま
た、ゲート電極５ｂおよび５ｃをマスクとしてＮ型の不
純物をイオン注入することによってメモリセル部にＮ-
ソース／ドレイン領域２０４ａ、２０４ｂおよび２０４
ｃを形成する。そして、ゲート電極５ａ、５ｂおよび５
ｃの上部表面および側部表面を覆うように絶縁膜８を形
成する。絶縁膜８をマスクとしてＰ型の不純物をイオン
注入することによって、周辺回路部にＰ+ ドレイン領域
３ａおよびＰ+ソース領域３ｂを形成する。これによ
り、Ｐ+ ドレイン領域３ａ、Ｐ- ドレイン領域３ｃ、Ｐ
+ ソース領域３ｂ、Ｐ- ソース領域３ｄ、ゲート電極５
ａからなるＰチャネルＭＯＳトランジスタが形成され
る。また、Ｐ+ ソース領域３ｂに隣接するようにＮウェ
ル電位固定領域６を形成する。また、絶縁膜１０８をマ
スクとしてＮ型の不純物をイオン注入することによって
メモリセル部にＮ- ソース／ドレイン領域２０４ａ、２
０４ｂおよび２０４ｃを形成する。
物をイオン注入することによって周辺回路部にＰ- ドレ
イン領域３ｃおよびＰ- ソース領域３ｄを形成する。ま
た、ゲート電極５ｂおよび５ｃをマスクとしてＮ型の不
純物をイオン注入することによってメモリセル部にＮ-
ソース／ドレイン領域２０４ａ、２０４ｂおよび２０４
ｃを形成する。そして、ゲート電極５ａ、５ｂおよび５
ｃの上部表面および側部表面を覆うように絶縁膜８を形
成する。絶縁膜８をマスクとしてＰ型の不純物をイオン
注入することによって、周辺回路部にＰ+ ドレイン領域
３ａおよびＰ+ソース領域３ｂを形成する。これによ
り、Ｐ+ ドレイン領域３ａ、Ｐ- ドレイン領域３ｃ、Ｐ
+ ソース領域３ｂ、Ｐ- ソース領域３ｄ、ゲート電極５
ａからなるＰチャネルＭＯＳトランジスタが形成され
る。また、Ｐ+ ソース領域３ｂに隣接するようにＮウェ
ル電位固定領域６を形成する。また、絶縁膜１０８をマ
スクとしてＮ型の不純物をイオン注入することによって
メモリセル部にＮ- ソース／ドレイン領域２０４ａ、２
０４ｂおよび２０４ｃを形成する。
【００５７】次に、図４に示すように、全面を覆うよう
に１０００〜２０００Å程度の厚みを有する絶縁膜９を
形成する。絶縁膜９のＰ+ ドレイン領域３ａ、Ｐ+ ソー
ス領域３ｂおよびＮ+ ソース／ドレイン領域２０３ｂの
上に位置する領域にそれぞれコンタクトホール９ａ、９
ｂおよび９ｄを形成する。
に１０００〜２０００Å程度の厚みを有する絶縁膜９を
形成する。絶縁膜９のＰ+ ドレイン領域３ａ、Ｐ+ ソー
ス領域３ｂおよびＮ+ ソース／ドレイン領域２０３ｂの
上に位置する領域にそれぞれコンタクトホール９ａ、９
ｂおよび９ｄを形成する。
【００５８】次に、図５に示すように、ＣＶＤ法を用い
て全面を覆うように１０００〜２０００Å程度の厚みを
有するポリシリコン膜１０を形成する。
て全面を覆うように１０００〜２０００Å程度の厚みを
有するポリシリコン膜１０を形成する。
【００５９】次に、図６に示すように、ポリシリコン膜
１０の所定領域上にレジスト２２０を形成する。そのレ
ジスト２２０をマスクとして、周辺回路部のポリシリコ
ン膜１０にＰ型の不純物イオンをイオン注入する。この
後、レジスト２２０を除去する。次に図７に示すように
ポリシリコン膜１０の所定領域上にレジスト２２０ａを
形成する。そのレジスト２２０ａをマスクとしてＮ型の
不純物イオンをイオン注入する。この後、レジスト２２
０ａを除去する。そして、ポリシリコン膜１０上の所定
領域に図８に示すようなレジスト１６を形成した後レジ
スト１６をマスクとしてポリシリコン膜１０（図６参
照）を異方性エッチングする。これにより、図８に示さ
れるような周辺回路部の配線パッド１０ａ、１０ｂおよ
びメモリセル部の埋込みビット線１０ｃが形成される。
この後、レジスト１６を除去する。
１０の所定領域上にレジスト２２０を形成する。そのレ
ジスト２２０をマスクとして、周辺回路部のポリシリコ
ン膜１０にＰ型の不純物イオンをイオン注入する。この
後、レジスト２２０を除去する。次に図７に示すように
ポリシリコン膜１０の所定領域上にレジスト２２０ａを
形成する。そのレジスト２２０ａをマスクとしてＮ型の
不純物イオンをイオン注入する。この後、レジスト２２
０ａを除去する。そして、ポリシリコン膜１０上の所定
領域に図８に示すようなレジスト１６を形成した後レジ
スト１６をマスクとしてポリシリコン膜１０（図６参
照）を異方性エッチングする。これにより、図８に示さ
れるような周辺回路部の配線パッド１０ａ、１０ｂおよ
びメモリセル部の埋込みビット線１０ｃが形成される。
この後、レジスト１６を除去する。
【００６０】次に、図９に示すように、全面を覆うよう
に５０００〜７０００Å程度の厚みを有する層間絶縁膜
１１を形成する。Ｎウェル電位固定領域６上およびＮ+
ソース／ドレイン領域２０３ｃ上に位置する絶縁膜９お
よび層間絶縁膜１１に、写真製版技術とドライエッチン
グ技術とを用いてそれぞれコンタクトホール９ｃ、１１
ｃ、９ｅおよび１１ｄを形成する。
に５０００〜７０００Å程度の厚みを有する層間絶縁膜
１１を形成する。Ｎウェル電位固定領域６上およびＮ+
ソース／ドレイン領域２０３ｃ上に位置する絶縁膜９お
よび層間絶縁膜１１に、写真製版技術とドライエッチン
グ技術とを用いてそれぞれコンタクトホール９ｃ、１１
ｃ、９ｅおよび１１ｄを形成する。
【００６１】次に、図１０に示すように、ＣＶＤ法を用
いて、コンタクトホール９ｃおよび１１ｃ内でＮウェル
電位固定領域６に電気的に接続し、コンタクトホール９
ｅおよび１１ｄ内でＮ+ ソース／ドレイン領域２０３ｃ
に電気的に接続するとともに、層間絶縁膜１１の上部表
面上に沿って延びるようにＮ型のドープトポリシリコン
層１２を形成する。ドープトポリシリコン層１２は１０
００〜２０００Å程度の厚みで形成する。その後ドープ
トポリシリコン層１２上の所定領域にレジスト２２１ａ
を形成し、レジスト２２１ａをマスクとして周辺回路部
上のドープトポリシリコン層１２を異方性エッチングし
た後レジスト２２１ａを除去する。これにより図１１に
示すような配線パッド１２ａが形成される。
いて、コンタクトホール９ｃおよび１１ｃ内でＮウェル
電位固定領域６に電気的に接続し、コンタクトホール９
ｅおよび１１ｄ内でＮ+ ソース／ドレイン領域２０３ｃ
に電気的に接続するとともに、層間絶縁膜１１の上部表
面上に沿って延びるようにＮ型のドープトポリシリコン
層１２を形成する。ドープトポリシリコン層１２は１０
００〜２０００Å程度の厚みで形成する。その後ドープ
トポリシリコン層１２上の所定領域にレジスト２２１ａ
を形成し、レジスト２２１ａをマスクとして周辺回路部
上のドープトポリシリコン層１２を異方性エッチングし
た後レジスト２２１ａを除去する。これにより図１１に
示すような配線パッド１２ａが形成される。
【００６２】この後、ドープトポリシリコン層１２上に
酸化膜２１１を形成する。酸化膜２１１上の所定領域に
レジスト２２１を形成する。レジスト２２１をマスクと
してメモリセル部に位置する酸化膜２１１およびドープ
トポリシリコン層１２の所定領域を異方性エッチングす
る。これにより、図１２に示されるようなドープトポリ
シリコン層からなるストレージノード１２ｃ，１２ｂお
よび１２ｄがメモリセル部に形成される。この後、レジ
スト２２１を除去する。
酸化膜２１１を形成する。酸化膜２１１上の所定領域に
レジスト２２１を形成する。レジスト２２１をマスクと
してメモリセル部に位置する酸化膜２１１およびドープ
トポリシリコン層１２の所定領域を異方性エッチングす
る。これにより、図１２に示されるようなドープトポリ
シリコン層からなるストレージノード１２ｃ，１２ｂお
よび１２ｄがメモリセル部に形成される。この後、レジ
スト２２１を除去する。
【００６３】次に、図１３に示すように、全面にドープ
トポリシリコン層２１２を形成した後異方性エッチング
する。これにより、図１４に示されるような立壁部２１
２ａ，２１２ｂ，２１２ｃ，および２１２ｄが形成され
る。そして、図１５に示すように、メモリセル部の立壁
部２１２ａ，２１２ｂによって囲まれる領域、および立
壁部２１２ｃ，２１２ｄによって囲まれる領域に、レジ
スト２２２を形成する。さらに周辺回路部全面に図１６
に示されるようなレジスト２２２ａを形成する。このレ
ジスト２２２、２２２ａをマスクとして、メモリセル部
上の酸化膜２１１をエッチングにより除去する。その
後、図１７に示すように、全面にキャパシタ絶縁膜２１
３およびドープトポリシリコン層２１４を形成する。
トポリシリコン層２１２を形成した後異方性エッチング
する。これにより、図１４に示されるような立壁部２１
２ａ，２１２ｂ，２１２ｃ，および２１２ｄが形成され
る。そして、図１５に示すように、メモリセル部の立壁
部２１２ａ，２１２ｂによって囲まれる領域、および立
壁部２１２ｃ，２１２ｄによって囲まれる領域に、レジ
スト２２２を形成する。さらに周辺回路部全面に図１６
に示されるようなレジスト２２２ａを形成する。このレ
ジスト２２２、２２２ａをマスクとして、メモリセル部
上の酸化膜２１１をエッチングにより除去する。その
後、図１７に示すように、全面にキャパシタ絶縁膜２１
３およびドープトポリシリコン層２１４を形成する。
【００６４】次に、図１８に示すように、メモリセル部
のドープトポリシリコン層２１４上にレジスト２２３を
形成した後、このレジスト２２３をマスクとして、周辺
回路部のドープトポリシリコン層２１４およびキャパシ
タ絶縁膜２１３（図１７参照）を除去する。この後レジ
スト２２３を除去する。
のドープトポリシリコン層２１４上にレジスト２２３を
形成した後、このレジスト２２３をマスクとして、周辺
回路部のドープトポリシリコン層２１４およびキャパシ
タ絶縁膜２１３（図１７参照）を除去する。この後レジ
スト２２３を除去する。
【００６５】次に、図１９に示すように、全面を覆うよ
うに７０００〜１２０００Å程度の厚みを有する層間絶
縁膜１３を形成する。層間絶縁膜１３上の所定領域にレ
ジスト１８を形成する。レジスト１８をマスクとして周
辺回路部の層間絶縁膜１３および１１を異方性エッチン
グすることによって、それぞれ配線パッド１０ａ、１０
ｂ、１２ａにまで達するコンタクトホール１３ａ（１１
ａ）、１３ｂ（１１ｂ）、１３ｃを形成する。
うに７０００〜１２０００Å程度の厚みを有する層間絶
縁膜１３を形成する。層間絶縁膜１３上の所定領域にレ
ジスト１８を形成する。レジスト１８をマスクとして周
辺回路部の層間絶縁膜１３および１１を異方性エッチン
グすることによって、それぞれ配線パッド１０ａ、１０
ｂ、１２ａにまで達するコンタクトホール１３ａ（１１
ａ）、１３ｂ（１１ｂ）、１３ｃを形成する。
【００６６】ここで、本実施例では、周辺回路部に配線
パッド１０ａ、１０ｂ、１２ａを設けることによって、
配線パッド１０ａ、１０ｂ、１２ａの高さ分だけコンタ
クトホール１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３
ｃの深さが浅くなる。この結果、コンタクトホール１３
ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃの形成が従来
に比べて容易になる。上記のようにコンタクトホール１
３ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃを形成した
後、レジスト１８を除去する。
パッド１０ａ、１０ｂ、１２ａを設けることによって、
配線パッド１０ａ、１０ｂ、１２ａの高さ分だけコンタ
クトホール１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３
ｃの深さが浅くなる。この結果、コンタクトホール１３
ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃの形成が従来
に比べて容易になる。上記のようにコンタクトホール１
３ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃを形成した
後、レジスト１８を除去する。
【００６７】次に、図２０に示すように、コンタクトホ
ール１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃを充
填するとともに層間絶縁膜１３の上部表面上に沿って延
びるようにアルミ配線層１４を形成する。アルミ配線層
１４は３０００〜４０００Å程度の膜厚で形成する。ア
ルミ配線層１４上の所定領域にレジスト１９を形成す
る。
ール１３ａ（１１ａ）、１３ｂ（１１ｂ）、１３ｃを充
填するとともに層間絶縁膜１３の上部表面上に沿って延
びるようにアルミ配線層１４を形成する。アルミ配線層
１４は３０００〜４０００Å程度の膜厚で形成する。ア
ルミ配線層１４上の所定領域にレジスト１９を形成す
る。
【００６８】次に、図２１に示すように、レジスト１９
をマスクとしてアルミ配線層１４（図２０参照）を異方
性エッチングすることによって、アルミ配線１４ａ、１
４ｂおよび１４ｃを形成する。この後、レジスト１９を
除去することによって図２に示した第１実施例の半導体
装置が完成される。
をマスクとしてアルミ配線層１４（図２０参照）を異方
性エッチングすることによって、アルミ配線１４ａ、１
４ｂおよび１４ｃを形成する。この後、レジスト１９を
除去することによって図２に示した第１実施例の半導体
装置が完成される。
【００６９】図２２は、本発明の第２実施例による半導
体装置の周辺回路部を示した平面図であり、図２３は図
２２に示した周辺回路部の２００−２００に沿った部分
およびメモリセル部の断面図である。図２２および図２
３を参照して、この第２実施例は、ＮチャネルＭＯＳト
ランジスタを有する半導体装置への本発明の適用例であ
る。具体的には、この第２実施例の半導体装置の周辺回
路部では、半導体基板１上にＰウェル２２が形成されて
いる。Ｐウェル２２の主表面上の所定領域にフィールド
酸化膜２７が形成されている。
体装置の周辺回路部を示した平面図であり、図２３は図
２２に示した周辺回路部の２００−２００に沿った部分
およびメモリセル部の断面図である。図２２および図２
３を参照して、この第２実施例は、ＮチャネルＭＯＳト
ランジスタを有する半導体装置への本発明の適用例であ
る。具体的には、この第２実施例の半導体装置の周辺回
路部では、半導体基板１上にＰウェル２２が形成されて
いる。Ｐウェル２２の主表面上の所定領域にフィールド
酸化膜２７が形成されている。
【００７０】フィールド酸化膜２７によって囲まれたＰ
ウェル２２の主表面上にチャネル領域３５側を挟むよう
に所定の間隔を隔ててＮ+ ドレイン領域２３ａおよびＮ
+ ソース領域２３ｂが形成されている。Ｎ+ ドレイン領
域２３ａのチャネル領域３５の端部には、Ｎ- ドレイン
領域２３ｃが形成されている。Ｎ+ ソース領域２３ｂの
チャネル領域３５側の端部には、Ｎ- ソース領域２３ｄ
が形成されている。
ウェル２２の主表面上にチャネル領域３５側を挟むよう
に所定の間隔を隔ててＮ+ ドレイン領域２３ａおよびＮ
+ ソース領域２３ｂが形成されている。Ｎ+ ドレイン領
域２３ａのチャネル領域３５の端部には、Ｎ- ドレイン
領域２３ｃが形成されている。Ｎ+ ソース領域２３ｂの
チャネル領域３５側の端部には、Ｎ- ソース領域２３ｄ
が形成されている。
【００７１】チャネル領域３５上にはゲート絶縁膜２４
ｂを介してゲート電極２５ｂが形成されている。このゲ
ート電極２５ｂ、Ｎ+ ドレイン領域２３ａ、Ｎ- ドレイ
ン領域２３ｃ、Ｎ+ ソース領域２３ｂ、Ｎ- ソース領域
２３ｄによってＮチャネルＭＯＳトランジスタが構成さ
れている。
ｂを介してゲート電極２５ｂが形成されている。このゲ
ート電極２５ｂ、Ｎ+ ドレイン領域２３ａ、Ｎ- ドレイ
ン領域２３ｃ、Ｎ+ ソース領域２３ｂ、Ｎ- ソース領域
２３ｄによってＮチャネルＭＯＳトランジスタが構成さ
れている。
【００７２】Ｎ+ ソース領域２３ｂに隣接するようにＰ
ウェル電位固定領域２６が形成されている。チャネル領
域３５上にはゲート絶縁膜２４ｂを介してゲート電極２
５ｂが形成されている。ゲート電極２５ｂ、Ｎ+ ドレイ
ン領域２３ａ、Ｎ+ ソース領域２３ｂ、Ｐウェル電位固
定領域２６を覆うように絶縁膜２９が形成されている。
絶縁膜２９のＮ+ ドレイン領域２３ａ上、Ｎ+ ソース領
域２３ｂ上、Ｐウェル電位固定領域２６上には、それぞ
れコンタクトホール２９ａ、２９ｂ、２９ｃが形成され
ている。
ウェル電位固定領域２６が形成されている。チャネル領
域３５上にはゲート絶縁膜２４ｂを介してゲート電極２
５ｂが形成されている。ゲート電極２５ｂ、Ｎ+ ドレイ
ン領域２３ａ、Ｎ+ ソース領域２３ｂ、Ｐウェル電位固
定領域２６を覆うように絶縁膜２９が形成されている。
絶縁膜２９のＮ+ ドレイン領域２３ａ上、Ｎ+ ソース領
域２３ｂ上、Ｐウェル電位固定領域２６上には、それぞ
れコンタクトホール２９ａ、２９ｂ、２９ｃが形成され
ている。
【００７３】コンタクトホール２９ａ内でＮ+ ドレイン
領域２３ａに電気的に接続するとともに絶縁膜２９の上
部表面上に沿って延びるようにＮ型の不純物が導入され
たポリシリコン膜からなる配線パッド３０ａが形成され
ている。コンタクトホール２９ｃ内でＰウェル電位固定
領域２６に電気的に接続するとともに絶縁膜２９の上部
表面上に沿って延びるようにＰ型の不純物が導入された
ポリシリコン膜からなる配線パッド３０ｂが形成されて
いる。配線パッド３０ａおよび３０ｂは、それぞれ１０
００〜２０００Å程度の膜厚を有している。
領域２３ａに電気的に接続するとともに絶縁膜２９の上
部表面上に沿って延びるようにＮ型の不純物が導入され
たポリシリコン膜からなる配線パッド３０ａが形成され
ている。コンタクトホール２９ｃ内でＰウェル電位固定
領域２６に電気的に接続するとともに絶縁膜２９の上部
表面上に沿って延びるようにＰ型の不純物が導入された
ポリシリコン膜からなる配線パッド３０ｂが形成されて
いる。配線パッド３０ａおよび３０ｂは、それぞれ１０
００〜２０００Å程度の膜厚を有している。
【００７４】全面を覆うように５０００〜７０００Å程
度の厚みを有する層間絶縁膜３１が形成されている。層
間絶縁膜３１の配線パッド３０ａ上、コンタクトホール
２９ｂ上、配線パッド３０ｂ上にはそれぞれコンタクト
ホール３１ａ、３１ｂ、３１ｃが形成されている。コン
タクトホール３１ｂ、２９ｂ内でＮ+ ソース領域２３ｂ
に電気的に接続するとともに層間絶縁膜３１の上部表面
上に沿って延びるように配線パッド３２ａが形成されて
いる。配線パッド３２ａは、Ｎ型のドープトポリシリコ
ン膜からなり、その厚みは１０００〜２０００Å程度で
ある。
度の厚みを有する層間絶縁膜３１が形成されている。層
間絶縁膜３１の配線パッド３０ａ上、コンタクトホール
２９ｂ上、配線パッド３０ｂ上にはそれぞれコンタクト
ホール３１ａ、３１ｂ、３１ｃが形成されている。コン
タクトホール３１ｂ、２９ｂ内でＮ+ ソース領域２３ｂ
に電気的に接続するとともに層間絶縁膜３１の上部表面
上に沿って延びるように配線パッド３２ａが形成されて
いる。配線パッド３２ａは、Ｎ型のドープトポリシリコ
ン膜からなり、その厚みは１０００〜２０００Å程度で
ある。
【００７５】さらに、全面を覆うように７０００〜１２
０００Å程度の厚みを有する層間絶縁膜３３、２１１が
形成されている。層間絶縁膜３３、２１１のコンタクト
ホール３１ａ上、配線パッド３２ａ上、コンタクトホー
ル３１ｃ上には、それぞれコンタクトホール３３ａ、３
３ｂ、３３ｃが形成されている。コンタクトホール３１
ａ、３３ａ内で配線パッド３０ａに電気的に接続すると
ともに層間絶縁膜３３の上部表面上に沿って延びるよう
にアルミ配線３４ａが形成されている。
０００Å程度の厚みを有する層間絶縁膜３３、２１１が
形成されている。層間絶縁膜３３、２１１のコンタクト
ホール３１ａ上、配線パッド３２ａ上、コンタクトホー
ル３１ｃ上には、それぞれコンタクトホール３３ａ、３
３ｂ、３３ｃが形成されている。コンタクトホール３１
ａ、３３ａ内で配線パッド３０ａに電気的に接続すると
ともに層間絶縁膜３３の上部表面上に沿って延びるよう
にアルミ配線３４ａが形成されている。
【００７６】また、コンタクトホール３３ｂ内で配線パ
ッド３２ａに電気的に接続するとともにコンタクトホー
ル３３ｃおよび３１ｃ内で配線パッド３０ｂに電気的に
接続するようにアルミ配線３４ｂが形成されている。ア
ルミ配線３４ａおよび３４ｂは、ともに３０００〜４０
００Å程度の厚みを有している。
ッド３２ａに電気的に接続するとともにコンタクトホー
ル３３ｃおよび３１ｃ内で配線パッド３０ｂに電気的に
接続するようにアルミ配線３４ｂが形成されている。ア
ルミ配線３４ａおよび３４ｂは、ともに３０００〜４０
００Å程度の厚みを有している。
【００７７】上記のようにこの第２実施例においても、
配線パッド３０ａ、３２ａ、３０ｂを設けることによっ
て、配線パッド３０ａ、３２ａ、３０ｂの高さ分だけコ
ンタクトホール３３ａ（３１ａ）、３３ｂ、３３ｃ（３
１ｃ）の深さを浅くすることができる。これにより、半
導体装置の高集積化に伴って積層化が進行することによ
って半導体基板１の表面から層間絶縁膜３３の上部表面
までの高さが高くなったとしても、コンタクトホール３
３ａ（３１ａ）、３３ｂ、３３ｃ（３１ｃ）を容易に形
成することができる。
配線パッド３０ａ、３２ａ、３０ｂを設けることによっ
て、配線パッド３０ａ、３２ａ、３０ｂの高さ分だけコ
ンタクトホール３３ａ（３１ａ）、３３ｂ、３３ｃ（３
１ｃ）の深さを浅くすることができる。これにより、半
導体装置の高集積化に伴って積層化が進行することによ
って半導体基板１の表面から層間絶縁膜３３の上部表面
までの高さが高くなったとしても、コンタクトホール３
３ａ（３１ａ）、３３ｂ、３３ｃ（３１ｃ）を容易に形
成することができる。
【００７８】また、パッド層３０ａ、３２ａ、３０ｂは
半導体基板１の主表面に沿った方向に延びるように形成
されているので、コンタクトホール３３ａ（３１ａ）、
３３ｂ、３３ｃ（３１ｃ）を形成する際の位置ずれの許
容範囲を広げることができる。これによっても、コンタ
クトホール３３ａ（３１ａ）、３３ｂ、３３ｃ（３１
ｃ）の形成が容易になる。
半導体基板１の主表面に沿った方向に延びるように形成
されているので、コンタクトホール３３ａ（３１ａ）、
３３ｂ、３３ｃ（３１ｃ）を形成する際の位置ずれの許
容範囲を広げることができる。これによっても、コンタ
クトホール３３ａ（３１ａ）、３３ｂ、３３ｃ（３１
ｃ）の形成が容易になる。
【００７９】なお、この第２実施例のメモリセル部は、
基本的には図２に示した第１実施例のメモリセル部と同
様の構造を有している。すなわち、図２３に示すよう
に、半導体基板１上にＰウェル２０２が形成されてい
る。Ｐウェル２０２の主表面上の所定領域にフィールド
酸化膜２７が形成されている。Ｐウェル２０２の主表面
上に所定の間隔を隔ててＮ+ ソース／ドレイン領域２０
３ａ，２０３ｂおよび２０３ｃが形成されている。Ｎ+
ソース／ドレイン領域２０３ａ，２０３ｂ，２０３ｃの
両側面部分には、Ｎ- ソース／ドレイン領域２０４ａ，
２０４ｂおよび２０４ｃが形成されている。Ｎ+ ソース
／ドレイン領域２０３ａと２０３ｂとの間に位置するＰ
ウェル２０２上にはゲート酸化膜２４ｃを介してゲート
電極２５ｃが形成されている。また、Ｎ+ ソース／ドレ
イン領域２０３ｂと２０３ｃとの間に位置するＰウェル
２０２上にはゲート酸化膜２４ｄを介してゲート電極２
５ｄが形成されている。フィールド酸化膜２７上にもゲ
ート電極２５ｅが形成されている。
基本的には図２に示した第１実施例のメモリセル部と同
様の構造を有している。すなわち、図２３に示すよう
に、半導体基板１上にＰウェル２０２が形成されてい
る。Ｐウェル２０２の主表面上の所定領域にフィールド
酸化膜２７が形成されている。Ｐウェル２０２の主表面
上に所定の間隔を隔ててＮ+ ソース／ドレイン領域２０
３ａ，２０３ｂおよび２０３ｃが形成されている。Ｎ+
ソース／ドレイン領域２０３ａ，２０３ｂ，２０３ｃの
両側面部分には、Ｎ- ソース／ドレイン領域２０４ａ，
２０４ｂおよび２０４ｃが形成されている。Ｎ+ ソース
／ドレイン領域２０３ａと２０３ｂとの間に位置するＰ
ウェル２０２上にはゲート酸化膜２４ｃを介してゲート
電極２５ｃが形成されている。また、Ｎ+ ソース／ドレ
イン領域２０３ｂと２０３ｃとの間に位置するＰウェル
２０２上にはゲート酸化膜２４ｄを介してゲート電極２
５ｄが形成されている。フィールド酸化膜２７上にもゲ
ート電極２５ｅが形成されている。
【００８０】ゲート電極２５ｃ，２５ｄおよび２５ｅを
覆うように絶縁膜２９が形成されている。コンタクトホ
ール２９ｄ内でＮ+ ソース／ドレイン領域２０３ｂに電
気的に接続するように埋込みビット線３０ｃが形成され
ている。埋込みビット線３０ｃおよび絶縁膜２９を覆う
ように層間絶縁膜３１が形成されている。絶縁膜２９お
よび層間絶縁膜３１のＮ+ ソース／ドレイン領域２０３
ｃ上に位置する領域には、コンタクトホール２９ｄおよ
び３１ｄがそれぞれ形成されている。コンタクトホール
２９ｅおよび３１ｄ内でＮ+ ソース／ドレイン領域２０
３ｃに電気的に接続するとともに層間絶縁膜３１上に沿
って延びるようにポリシリコン膜からなるストレージノ
ード３２ｃが形成されている。ストレージノード３２ｃ
と所定の間隔を隔てた層間絶縁膜３１上にポリシリコン
膜からなるストレージノード３２ｂおよび３２ｄが形成
されている。
覆うように絶縁膜２９が形成されている。コンタクトホ
ール２９ｄ内でＮ+ ソース／ドレイン領域２０３ｂに電
気的に接続するように埋込みビット線３０ｃが形成され
ている。埋込みビット線３０ｃおよび絶縁膜２９を覆う
ように層間絶縁膜３１が形成されている。絶縁膜２９お
よび層間絶縁膜３１のＮ+ ソース／ドレイン領域２０３
ｃ上に位置する領域には、コンタクトホール２９ｄおよ
び３１ｄがそれぞれ形成されている。コンタクトホール
２９ｅおよび３１ｄ内でＮ+ ソース／ドレイン領域２０
３ｃに電気的に接続するとともに層間絶縁膜３１上に沿
って延びるようにポリシリコン膜からなるストレージノ
ード３２ｃが形成されている。ストレージノード３２ｃ
と所定の間隔を隔てた層間絶縁膜３１上にポリシリコン
膜からなるストレージノード３２ｂおよび３２ｄが形成
されている。
【００８１】ストレージノード３２ｂの側面に接触する
ように、上方に延びるポリシリコン膜からなる立壁部２
１２ａが形成されている。ストレージノード３２ｃの両
側面に接触するように、上方に延びるポリシリコン膜か
らなる立壁部２１２ｂおよび２１２ｃが形成されてい
る。ストレージノード３２ｄの側面に接触するように、
上方に延びるポリシリコン膜からなる立壁部２１２ｄが
形成されている。ストレージノード３２ｂ，３２ｃ，３
２ｄ、および立壁部２１２ａ，２１２ｂ，２１２ｃ，２
１２ｄを覆うようにキャパシタ絶縁膜２１３が形成され
ている。キャパシタ絶縁膜２１３上にポリシリコン膜か
らなるキャパシタ上部電極２１４が形成されている。キ
ャパシタ上部電極２１４を覆うように層間絶縁膜３３が
形成されている。層間絶縁膜３３の上には所定の間隔を
隔ててアルミ配線３４ｃが形成されている。
ように、上方に延びるポリシリコン膜からなる立壁部２
１２ａが形成されている。ストレージノード３２ｃの両
側面に接触するように、上方に延びるポリシリコン膜か
らなる立壁部２１２ｂおよび２１２ｃが形成されてい
る。ストレージノード３２ｄの側面に接触するように、
上方に延びるポリシリコン膜からなる立壁部２１２ｄが
形成されている。ストレージノード３２ｂ，３２ｃ，３
２ｄ、および立壁部２１２ａ，２１２ｂ，２１２ｃ，２
１２ｄを覆うようにキャパシタ絶縁膜２１３が形成され
ている。キャパシタ絶縁膜２１３上にポリシリコン膜か
らなるキャパシタ上部電極２１４が形成されている。キ
ャパシタ上部電極２１４を覆うように層間絶縁膜３３が
形成されている。層間絶縁膜３３の上には所定の間隔を
隔ててアルミ配線３４ｃが形成されている。
【００８２】図２４〜図３７は、図２３に示した第２実
施例の半導体装置の製造プロセスを説明するための断面
図である。図２３〜図３７を参照して、次に第２実施例
の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
図である。図２３〜図３７を参照して、次に第２実施例
の半導体装置の製造プロセスについて説明する。
【００８３】まず、図２４に示すように、半導体基板１
の主表面上にＮウェル２２、Ｐウェル２０２、フィール
ド酸化膜２７を形成する。周辺回路部のＮウェル２２の
主表面上にＮ+ ドレイン領域２３ａ、Ｎ- ドレイン領域
２３ｃ、Ｎ+ ソース領域２３ｂ、Ｎ- ソース領域２３
ｄ、ゲート電極２５ｂからなるＮチャネルＭＯＳトラン
ジスタを形成する。また、メモリセル部にＮ+ ソース／
ドレイン領域２０３ａ、２０３ｂ、２０３ｃおよびＮ-
ソース／ドレイン領域２０４ａ、２０４ｂ、２０４ｃ、
ゲート電極２５ｃ、２５ｄ、２５ｅを形成する。Ｎ+ ソ
ース領域２３ｂに隣接するようにＰウェル電位固定領域
２６を形成する。全面を覆うように絶縁膜２９を形成し
た後、Ｎ+ ドレイン領域２３ａ上、Ｐウェル電位固定領
域２６上およびＮ+ ソース／ドレイン領域２０３ｂ上に
それぞれコンタクトホール２９ａ、２９ｃおよび２９ｄ
を形成する。
の主表面上にＮウェル２２、Ｐウェル２０２、フィール
ド酸化膜２７を形成する。周辺回路部のＮウェル２２の
主表面上にＮ+ ドレイン領域２３ａ、Ｎ- ドレイン領域
２３ｃ、Ｎ+ ソース領域２３ｂ、Ｎ- ソース領域２３
ｄ、ゲート電極２５ｂからなるＮチャネルＭＯＳトラン
ジスタを形成する。また、メモリセル部にＮ+ ソース／
ドレイン領域２０３ａ、２０３ｂ、２０３ｃおよびＮ-
ソース／ドレイン領域２０４ａ、２０４ｂ、２０４ｃ、
ゲート電極２５ｃ、２５ｄ、２５ｅを形成する。Ｎ+ ソ
ース領域２３ｂに隣接するようにＰウェル電位固定領域
２６を形成する。全面を覆うように絶縁膜２９を形成し
た後、Ｎ+ ドレイン領域２３ａ上、Ｐウェル電位固定領
域２６上およびＮ+ ソース／ドレイン領域２０３ｂ上に
それぞれコンタクトホール２９ａ、２９ｃおよび２９ｄ
を形成する。
【００８４】ＣＶＤ法を用いて全面に１０００〜２００
０Å程度の厚みを有するポリシリコン膜３０を形成す
る。ポリシリコン膜３０上の所定領域にレジスト３６を
形成する。レジスト３６をマスクとしてＰ型の不純物イ
オンを周辺回路部のポリシリコン膜３０にイオン注入す
る。この後レジスト３６を除去する。
０Å程度の厚みを有するポリシリコン膜３０を形成す
る。ポリシリコン膜３０上の所定領域にレジスト３６を
形成する。レジスト３６をマスクとしてＰ型の不純物イ
オンを周辺回路部のポリシリコン膜３０にイオン注入す
る。この後レジスト３６を除去する。
【００８５】次に、図２５に示すように、ポリシリコン
膜３０上の所定領域にレジスト３７を形成する。レジス
ト３７をマスクとしてＮ型の不純物イオンを周辺回路部
およびメモリセル部のポリシリコン膜３０にイオン注入
する。この後レジスト３７を除去する。
膜３０上の所定領域にレジスト３７を形成する。レジス
ト３７をマスクとしてＮ型の不純物イオンを周辺回路部
およびメモリセル部のポリシリコン膜３０にイオン注入
する。この後レジスト３７を除去する。
【００８６】次に、図２６に示すように、ポリシリコン
膜３０（図２５参照）上の所定領域にレジスト３８を形
成した後レジスト３８をマスクとしてポリシリコン膜３
０（図２５参照）を異方性エッチングする。これによ
り、周辺回路部の配線パッド３０ａ、３０ｂおよびメモ
リセル部の埋込みビット線３０ｃが形成される。この後
レジスト３８を除去する。
膜３０（図２５参照）上の所定領域にレジスト３８を形
成した後レジスト３８をマスクとしてポリシリコン膜３
０（図２５参照）を異方性エッチングする。これによ
り、周辺回路部の配線パッド３０ａ、３０ｂおよびメモ
リセル部の埋込みビット線３０ｃが形成される。この後
レジスト３８を除去する。
【００８７】次に、図２７に示すように、全面に５００
０〜７０００Å程度の厚みを有する層間絶縁膜３１を形
成した後、Ｎ+ ソース領域２３ｂ上と、Ｎ+ ソース／ド
レイン領域２０３ｃ上とに、コンタクトホール３１ｂ、
２９ｂとコンタクトホール３１ｄ、２９ｄとを形成す
る。コンタクトホール３１ｂ、２９ｂ内でＮ+ ソース領
域２３ｂに電気的に接続し、コンタクトホール３１ｄ、
２９ｄ内でＮ+ ソース／ドレイン領域２０３ｃに電気的
に接続するとともに、層間絶縁膜３１の上部表面上に沿
って延びるようにＮ型のドープトポリシリコン層３２を
形成する。その後ドープトポリシリコン層３２上の所定
領域にレジスト２２１ａを形成し、レジスト２２１ａを
マスクとして周辺回路部上のドープトポリシリコン層３
２を異方性エッチングした後レジスト２２１ａを除去す
る。これにより図２８に示すような配線パッド３２ａが
形成される。
０〜７０００Å程度の厚みを有する層間絶縁膜３１を形
成した後、Ｎ+ ソース領域２３ｂ上と、Ｎ+ ソース／ド
レイン領域２０３ｃ上とに、コンタクトホール３１ｂ、
２９ｂとコンタクトホール３１ｄ、２９ｄとを形成す
る。コンタクトホール３１ｂ、２９ｂ内でＮ+ ソース領
域２３ｂに電気的に接続し、コンタクトホール３１ｄ、
２９ｄ内でＮ+ ソース／ドレイン領域２０３ｃに電気的
に接続するとともに、層間絶縁膜３１の上部表面上に沿
って延びるようにＮ型のドープトポリシリコン層３２を
形成する。その後ドープトポリシリコン層３２上の所定
領域にレジスト２２１ａを形成し、レジスト２２１ａを
マスクとして周辺回路部上のドープトポリシリコン層３
２を異方性エッチングした後レジスト２２１ａを除去す
る。これにより図２８に示すような配線パッド３２ａが
形成される。
【００８８】次に、図２８に示すように、酸化膜２１１
を形成する。酸化膜２１１上の所定領域にレジスト２２
１を形成する。レジスト２２１をマスクとして、メモリ
セル部の酸化膜２１１およびドープトポリシリコン層３
２を異方性エッチングする。これにより、図２９に示さ
れるようなストレージノード３２ｂ，３２ｃ，３２ｄお
よびパターニングされた酸化膜２１１がメモリセル部に
形成される。この後、レジスト２２１を除去する。
を形成する。酸化膜２１１上の所定領域にレジスト２２
１を形成する。レジスト２２１をマスクとして、メモリ
セル部の酸化膜２１１およびドープトポリシリコン層３
２を異方性エッチングする。これにより、図２９に示さ
れるようなストレージノード３２ｂ，３２ｃ，３２ｄお
よびパターニングされた酸化膜２１１がメモリセル部に
形成される。この後、レジスト２２１を除去する。
【００８９】次に、図３０に示すように、全面にドープ
トポリシリコン層２１２を形成した後、全面を異方性エ
ッチングする。これにより、図３１に示されるような立
壁部２１２ａ，２１２ｂ，２１２ｃ，２１２ｄがメモリ
セル部に形成される。
トポリシリコン層２１２を形成した後、全面を異方性エ
ッチングする。これにより、図３１に示されるような立
壁部２１２ａ，２１２ｂ，２１２ｃ，２１２ｄがメモリ
セル部に形成される。
【００９０】次に、図３２に示すように、メモリセル部
の立壁部２１２ａ，２１２ｂによって囲まれる領域およ
び、立壁部２１２ｃ，２１２ｄによって囲まれる領域
に、レジスト２２２を形成する。さらに周辺回路部全面
に図３３に示すようなレジスト２２２ａを形成する。レ
ジスト２２２、２２２ａをマスクとして、メモリセル部
上の酸化膜２２１をエッチングにより除去する。
の立壁部２１２ａ，２１２ｂによって囲まれる領域およ
び、立壁部２１２ｃ，２１２ｄによって囲まれる領域
に、レジスト２２２を形成する。さらに周辺回路部全面
に図３３に示すようなレジスト２２２ａを形成する。レ
ジスト２２２、２２２ａをマスクとして、メモリセル部
上の酸化膜２２１をエッチングにより除去する。
【００９１】次に、図３４に示すように、全面を覆うよ
うにキャパシタ絶縁膜２１３を形成した後、そのキャパ
シタ絶縁膜２１３上にドープトポリシリコン層２１４を
形成する。そして、図３５に示すように、メモリセル部
全面にレジスト３９を形成した後、周辺回路部に位置す
るキャパシタ絶縁膜２１３およびドープトポリシリコン
層２１４をエッチングにより除去する。
うにキャパシタ絶縁膜２１３を形成した後、そのキャパ
シタ絶縁膜２１３上にドープトポリシリコン層２１４を
形成する。そして、図３５に示すように、メモリセル部
全面にレジスト３９を形成した後、周辺回路部に位置す
るキャパシタ絶縁膜２１３およびドープトポリシリコン
層２１４をエッチングにより除去する。
【００９２】次に、図３６に示すように、全面に７００
０〜１２０００Å程度の厚みを有する層間絶縁膜３３を
形成した後層間絶縁膜３３上の所定領域にレジスト４０
を形成する。レジスト４０をマスクとして周辺回路部の
層間絶縁膜３３および３１を異方性エッチングすること
によって、コンタクトホール３３ａ（３１ａ）、３３
ｂ、３３ｃ（３１ｃ）を形成する。この後レジスト４０
を除去する。
０〜１２０００Å程度の厚みを有する層間絶縁膜３３を
形成した後層間絶縁膜３３上の所定領域にレジスト４０
を形成する。レジスト４０をマスクとして周辺回路部の
層間絶縁膜３３および３１を異方性エッチングすること
によって、コンタクトホール３３ａ（３１ａ）、３３
ｂ、３３ｃ（３１ｃ）を形成する。この後レジスト４０
を除去する。
【００９３】次に、図３７に示すように、コンタクトホ
ール３３ａ（３１ａ）、３３ｂ、３３ｃ（３１ｃ）を充
填するとともに層間絶縁膜３３の上部表面上に沿って延
びるようにアルミ配線層（図示せず）を形成する。その
アルミ配線層上の所定領域にレジスト４１を形成する。
レジスト４１をマスクとしてそのアルミ配線層を異方性
エッチングすることによって、アルミ配線３４ａ、３４
ｂおよび３４ｃを形成する。この後レジスト４１を除去
することによって図２３に示したような第２実施例の半
導体装置が完成される。
ール３３ａ（３１ａ）、３３ｂ、３３ｃ（３１ｃ）を充
填するとともに層間絶縁膜３３の上部表面上に沿って延
びるようにアルミ配線層（図示せず）を形成する。その
アルミ配線層上の所定領域にレジスト４１を形成する。
レジスト４１をマスクとしてそのアルミ配線層を異方性
エッチングすることによって、アルミ配線３４ａ、３４
ｂおよび３４ｃを形成する。この後レジスト４１を除去
することによって図２３に示したような第２実施例の半
導体装置が完成される。
【００９４】図３８は、本発明の第３実施例による半導
体装置を示した断面図である。図３８を参照して、この
第３実施例の半導体装置は、ＣＭＯＳ素子を有してい
る。
体装置を示した断面図である。図３８を参照して、この
第３実施例の半導体装置は、ＣＭＯＳ素子を有してい
る。
【００９５】具体的には、この第３実施例の半導体装置
では、周辺回路部の半導体基板１の主表面上にはＮウェ
ル４２とＰウェル４３が隣接して形成されており、メモ
リセル部の半導体基板１の主表面上にはＰウェル２０２
が形成されている。また、半導体基板１の主表面上の所
定領域にはフィールド酸化膜４８が形成されている。周
辺回路部のＮウェル４２内にはＰ+ ドレイン領域４４
ａ、Ｐ- ドレイン領域４４ｃ、Ｐ+ ソース領域４４ｂ、
Ｐ- ソース領域４４ｄ、ゲート絶縁膜４９ａ、ゲート電
極５０ａからなるＰチャネルＭＯＳトランジスタが形成
されている。Ｎウェル４２のＰ+ ドレイン領域４４ａに
隣接する領域にはＮウェル電位固定領域４５が形成され
ている。
では、周辺回路部の半導体基板１の主表面上にはＮウェ
ル４２とＰウェル４３が隣接して形成されており、メモ
リセル部の半導体基板１の主表面上にはＰウェル２０２
が形成されている。また、半導体基板１の主表面上の所
定領域にはフィールド酸化膜４８が形成されている。周
辺回路部のＮウェル４２内にはＰ+ ドレイン領域４４
ａ、Ｐ- ドレイン領域４４ｃ、Ｐ+ ソース領域４４ｂ、
Ｐ- ソース領域４４ｄ、ゲート絶縁膜４９ａ、ゲート電
極５０ａからなるＰチャネルＭＯＳトランジスタが形成
されている。Ｎウェル４２のＰ+ ドレイン領域４４ａに
隣接する領域にはＮウェル電位固定領域４５が形成され
ている。
【００９６】周辺回路部のＰウェル４３の主表面上に
は、Ｎ+ ドレイン領域４６ａ、Ｎ- ドレイン領域４６
ｃ、Ｎ+ ソース領域４６ｂ、Ｎ- ソース領域４６ｄ、ゲ
ート絶縁膜４９ｂ、ゲート電極５０ｂからなるＮチャネ
ルＭＯＳトランジスタが形成されている。周辺回路部の
Ｐウェル４３のＮ+ ソース領域５４ｂに隣接する領域に
はＰウェル電位固定領域４７が形成されている。Ｎウェ
ル４２およびＰウェル４３の主表面およびゲート電極５
０ａおよび５０ｂを覆うように絶縁膜５２が形成されて
いる。絶縁膜５２にはコンタクトホール５２ａ〜５２ｆ
が形成されている。
は、Ｎ+ ドレイン領域４６ａ、Ｎ- ドレイン領域４６
ｃ、Ｎ+ ソース領域４６ｂ、Ｎ- ソース領域４６ｄ、ゲ
ート絶縁膜４９ｂ、ゲート電極５０ｂからなるＮチャネ
ルＭＯＳトランジスタが形成されている。周辺回路部の
Ｐウェル４３のＮ+ ソース領域５４ｂに隣接する領域に
はＰウェル電位固定領域４７が形成されている。Ｎウェ
ル４２およびＰウェル４３の主表面およびゲート電極５
０ａおよび５０ｂを覆うように絶縁膜５２が形成されて
いる。絶縁膜５２にはコンタクトホール５２ａ〜５２ｆ
が形成されている。
【００９７】Ｐ+ ドレイン領域４４ａ、Ｐ+ ソース領域
４４ｂ、Ｎ+ ドレイン領域４６ａ、Ｐウェル電位固定領
域４７上にはそれぞれコンタクトホール５２ｂ、５２
ａ、５２ｄ、５２ｆを介して配線パッド５３ｂ、５３
ａ、５３ｃ、５３ｄが電気的に接続されている。配線パ
ッド５３ａ、５３ｂ、５３ｄは、Ｐ型の不純物が導入さ
れたポリシリコン膜によって形成されており、配線パッ
ド５３ｃはＮ型の不純物が導入されたポリシリコン膜に
よって形成されている。配線パッド５３ａ、５３ｂ、５
３ｃ、５３ｄの膜厚は１０００〜２０００Å程度であ
る。
４４ｂ、Ｎ+ ドレイン領域４６ａ、Ｐウェル電位固定領
域４７上にはそれぞれコンタクトホール５２ｂ、５２
ａ、５２ｄ、５２ｆを介して配線パッド５３ｂ、５３
ａ、５３ｃ、５３ｄが電気的に接続されている。配線パ
ッド５３ａ、５３ｂ、５３ｄは、Ｐ型の不純物が導入さ
れたポリシリコン膜によって形成されており、配線パッ
ド５３ｃはＮ型の不純物が導入されたポリシリコン膜に
よって形成されている。配線パッド５３ａ、５３ｂ、５
３ｃ、５３ｄの膜厚は１０００〜２０００Å程度であ
る。
【００９８】全面を覆うように５０００〜７０００Å程
度の厚みを有する層間絶縁膜５４が形成されている。層
間絶縁膜５４にはコンタクトホール５４ａ〜５４ｆが形
成されている。コンタクトホール５４ｃ、５２ｃ内でＮ
ウェル電位固定領域４５に電気的に接続するとともに層
間絶縁膜５４の上部表面上に沿って延びるように配線パ
ッド５５ａが形成されている。コンタクトホール５４
ｅ、５２ｅ内でＮ+ ソース領域４６ｂに電気的に接続す
るとともに層間絶縁膜５４の上部表面上に沿って延びる
ように配線パッド５５ｂが形成されている。配線パッド
５５ａおよび５５ｂは，ともにＮ型のドープトポリシリ
コン膜によって形成されており、その厚みは５００〜１
５００Å程度である。
度の厚みを有する層間絶縁膜５４が形成されている。層
間絶縁膜５４にはコンタクトホール５４ａ〜５４ｆが形
成されている。コンタクトホール５４ｃ、５２ｃ内でＮ
ウェル電位固定領域４５に電気的に接続するとともに層
間絶縁膜５４の上部表面上に沿って延びるように配線パ
ッド５５ａが形成されている。コンタクトホール５４
ｅ、５２ｅ内でＮ+ ソース領域４６ｂに電気的に接続す
るとともに層間絶縁膜５４の上部表面上に沿って延びる
ように配線パッド５５ｂが形成されている。配線パッド
５５ａおよび５５ｂは，ともにＮ型のドープトポリシリ
コン膜によって形成されており、その厚みは５００〜１
５００Å程度である。
【００９９】さらに、全面を覆うように７０００〜１２
０００Å程度の厚みを有する層間絶縁膜５６、２１１が
形成されている。層間絶縁膜５６、２１１にはコンタク
トホール５６ａ〜５６ｆが形成されている。コンタクト
５６ａ、５４ａ内で配線パッド５３ａに電気的に接続す
るとともに層間絶縁膜５６の上部表面上に沿って延びる
ようにアルミ配線５７ａが形成されている。コンタクト
ホール５６ｂ、５４ｂ内で配線パッド５３ｂに電気的に
接続するとともにコンタクトホール５６ｃ内で配線パッ
ド５５ａに電気的に接続するようにアルミ配線５７ｂが
形成されている。
０００Å程度の厚みを有する層間絶縁膜５６、２１１が
形成されている。層間絶縁膜５６、２１１にはコンタク
トホール５６ａ〜５６ｆが形成されている。コンタクト
５６ａ、５４ａ内で配線パッド５３ａに電気的に接続す
るとともに層間絶縁膜５６の上部表面上に沿って延びる
ようにアルミ配線５７ａが形成されている。コンタクト
ホール５６ｂ、５４ｂ内で配線パッド５３ｂに電気的に
接続するとともにコンタクトホール５６ｃ内で配線パッ
ド５５ａに電気的に接続するようにアルミ配線５７ｂが
形成されている。
【０１００】コンタクトホール５６ｄ、５４ｄ内で配線
パッド５３ｃに電気的に接続するとともに層間絶縁膜５
６の上部表面上に沿って延びるようにアルミ配線５７ｃ
が形成されている。コンタクトホール５６ｅ内で配線パ
ッド５５ｂに電気的に接続するとともにコンタクトホー
ル５６ｆ、５４ｆ内で配線パッド５３ｄに電気的に接続
するようにアルミ配線５７ｄが形成されている。アルミ
配線５７ａ、５７ｂ、５７ｃおよび５７ｄはそれぞれ３
０００〜４０００Å程度の厚みで形成されている。
パッド５３ｃに電気的に接続するとともに層間絶縁膜５
６の上部表面上に沿って延びるようにアルミ配線５７ｃ
が形成されている。コンタクトホール５６ｅ内で配線パ
ッド５５ｂに電気的に接続するとともにコンタクトホー
ル５６ｆ、５４ｆ内で配線パッド５３ｄに電気的に接続
するようにアルミ配線５７ｄが形成されている。アルミ
配線５７ａ、５７ｂ、５７ｃおよび５７ｄはそれぞれ３
０００〜４０００Å程度の厚みで形成されている。
【０１０１】上記のように、この第３実施例において
も、周辺回路部の配線パッド５３ａ〜５３ｄ、５５ａ、
５５ｂを設けている。これにより、その配線パッド５３
ａ〜５３ｄ、５５ａ、５５ｂの高さ分だけコンタクトホ
ール５６ａ（５４ａ）、５６ｂ（５４ｂ）、５６ｃ、５
６ｄ（５４ｄ）、５６ｅ、５６ｆ（５４ｆ）の深さが浅
くなる。この結果、コンタクトホール５６ａ（５４
ａ）、５６ｂ（５４ｂ）、５６ｃ、５６ｄ（５４ｄ）、
５６ｅ、５６ｆ（５４ｆ）の形成が容易になる。
も、周辺回路部の配線パッド５３ａ〜５３ｄ、５５ａ、
５５ｂを設けている。これにより、その配線パッド５３
ａ〜５３ｄ、５５ａ、５５ｂの高さ分だけコンタクトホ
ール５６ａ（５４ａ）、５６ｂ（５４ｂ）、５６ｃ、５
６ｄ（５４ｄ）、５６ｅ、５６ｆ（５４ｆ）の深さが浅
くなる。この結果、コンタクトホール５６ａ（５４
ａ）、５６ｂ（５４ｂ）、５６ｃ、５６ｄ（５４ｄ）、
５６ｅ、５６ｆ（５４ｆ）の形成が容易になる。
【０１０２】一方、この第３実施例のメモリセル部の構
造は前述した第１実施例および第２実施例のメモリセル
の構造と基本的に同様である。すなわち、この第３実施
例のメモリセル部では、図３８に示すように、Ｐウェル
２０２の主表面上にフィールド酸化膜４８が形成されて
いる。またＰウェル２０２の主表面上にＮ+ ソース／ド
レイン領域２０３ａ，２０３ｂ，２０３ｃ、Ｎ- ソース
／ドレイン領域２０４ａ，２０４ｂ，２０４ｃが形成さ
れている。Ｎ+ ソース／ドレイン領域２０３ａと２０３
ｂとの間に位置するＰウェル２０２上にはゲート酸化膜
４９ｃを介してゲート電極５０ｃが形成されている。Ｎ
+ ソース／ドレイン領域２０３ｂと２０３ｃとの間に位
置するＰウェル２０２上にはゲート酸化膜４９ｄを介し
てゲート電極５０ｄが形成されている。フィールド酸化
膜４８上にはゲート電極５０ｅが形成されている。
造は前述した第１実施例および第２実施例のメモリセル
の構造と基本的に同様である。すなわち、この第３実施
例のメモリセル部では、図３８に示すように、Ｐウェル
２０２の主表面上にフィールド酸化膜４８が形成されて
いる。またＰウェル２０２の主表面上にＮ+ ソース／ド
レイン領域２０３ａ，２０３ｂ，２０３ｃ、Ｎ- ソース
／ドレイン領域２０４ａ，２０４ｂ，２０４ｃが形成さ
れている。Ｎ+ ソース／ドレイン領域２０３ａと２０３
ｂとの間に位置するＰウェル２０２上にはゲート酸化膜
４９ｃを介してゲート電極５０ｃが形成されている。Ｎ
+ ソース／ドレイン領域２０３ｂと２０３ｃとの間に位
置するＰウェル２０２上にはゲート酸化膜４９ｄを介し
てゲート電極５０ｄが形成されている。フィールド酸化
膜４８上にはゲート電極５０ｅが形成されている。
【０１０３】ゲート電極５０ｃ，５０ｄおよび５０ｅを
覆うように絶縁膜５２が形成されている。コンタクトホ
ール５２ｇ内でＮ+ ソース／ドレイン領域２０３ｂに電
気的に接続するように埋込みビット線５３ｅが形成され
ている。絶縁膜５２および埋込みビット線５３ｅを覆う
ように層間絶縁膜５４が形成されている。絶縁膜５２お
よび層間絶縁膜５４のＮ+ ソース／ドレイン領域２０３
ｃ上に位置する領域にはコンタクトホール５２ｈおよび
５４ｈがそれぞれ形成されている。コンタクトホール５
２ｈおよび５４ｈ内でＮ+ ソース／ドレイン領域２０３
ｃに電気的に接続するとともに層間絶縁膜５４の上部表
面上に沿って延びるようにストレージノード５５ｄが形
成されている。
覆うように絶縁膜５２が形成されている。コンタクトホ
ール５２ｇ内でＮ+ ソース／ドレイン領域２０３ｂに電
気的に接続するように埋込みビット線５３ｅが形成され
ている。絶縁膜５２および埋込みビット線５３ｅを覆う
ように層間絶縁膜５４が形成されている。絶縁膜５２お
よび層間絶縁膜５４のＮ+ ソース／ドレイン領域２０３
ｃ上に位置する領域にはコンタクトホール５２ｈおよび
５４ｈがそれぞれ形成されている。コンタクトホール５
２ｈおよび５４ｈ内でＮ+ ソース／ドレイン領域２０３
ｃに電気的に接続するとともに層間絶縁膜５４の上部表
面上に沿って延びるようにストレージノード５５ｄが形
成されている。
【０１０４】ストレージノード５５ｄと所定の間隔を隔
てた層間絶縁膜５４上には、ストレージノード５５ｃお
よび５５ｅが形成されている。ストレージノード５５ｃ
の側面に接触するように上方に延びる立壁部２１２ａが
形成されている。ストレージノード５５ｄの両側面部分
に接触するように、上方に延びる立壁部２１２ｂおよび
２１２ｃが形成されている。ストレージノード５５ｅの
側面に接触するように、上方に延びる立壁部２１２ｄが
形成されている。
てた層間絶縁膜５４上には、ストレージノード５５ｃお
よび５５ｅが形成されている。ストレージノード５５ｃ
の側面に接触するように上方に延びる立壁部２１２ａが
形成されている。ストレージノード５５ｄの両側面部分
に接触するように、上方に延びる立壁部２１２ｂおよび
２１２ｃが形成されている。ストレージノード５５ｅの
側面に接触するように、上方に延びる立壁部２１２ｄが
形成されている。
【０１０５】なお、ストレージノード５５ｃ，５５ｄ，
５５ｅ、立壁部２１２ａ，２１２ｂ，２１２ｃ，２１２
ｄは、ポリシリコン層によって形成されている。ストレ
ージノード５５ｃ，５５ｄ，５５ｅ、および立壁部２１
２ａ，２１２ｂ，２１２ｃ，２１２ｄを覆うようにキャ
パシタ絶縁膜２１３が形成されている。キャパシタ絶縁
膜２１３上にはポリシリコン層からなるキャパシタ上部
電極２１４が形成されている。キャパシタ上部電極２１
４上には層間絶縁膜５６が形成されており、層間絶縁膜
５６上には所定の間隔を隔ててアルミ配線５７ｅが形成
されている。
５５ｅ、立壁部２１２ａ，２１２ｂ，２１２ｃ，２１２
ｄは、ポリシリコン層によって形成されている。ストレ
ージノード５５ｃ，５５ｄ，５５ｅ、および立壁部２１
２ａ，２１２ｂ，２１２ｃ，２１２ｄを覆うようにキャ
パシタ絶縁膜２１３が形成されている。キャパシタ絶縁
膜２１３上にはポリシリコン層からなるキャパシタ上部
電極２１４が形成されている。キャパシタ上部電極２１
４上には層間絶縁膜５６が形成されており、層間絶縁膜
５６上には所定の間隔を隔ててアルミ配線５７ｅが形成
されている。
【０１０６】図３９〜図５１は、図３８に示した第３実
施例の半導体装置の製造プロセスを説明するための断面
図である。図３８〜図５１を参照して、次に第３実施例
の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
図である。図３８〜図５１を参照して、次に第３実施例
の半導体装置の製造プロセスについて説明する。
【０１０７】まず、図３９に示すように、周辺回路部の
半導体基板１の主表面にＮウェル４２とＰウェル４３と
を隣接して形成するとともに、メモリセル部の半導体基
板１の主表面にＰウェル２０２を形成する。半導体基板
１の主表面上の所定領域にフィールド酸化膜４８をＬＯ
ＣＯＳ法を用いて形成する。周辺回路部のＮウェル４２
の主表面上の所定領域にＰ+ ドレイン領域４４ａ、Ｐ-
ドレイン領域４４ｃ、Ｐ+ ソース領域４４ｂ、Ｐ- ソー
ス領域４４ｄ、ゲート絶縁膜４９ａ、ゲート電極５０ａ
からなるＰチャネルＭＯＳトランジスタを形成する。ま
た、周辺回路部のＮウェル４２内のＰ+ ソース領域４４
ｂに隣接するようにＮウェル電位固定領域４５を形成す
る。
半導体基板１の主表面にＮウェル４２とＰウェル４３と
を隣接して形成するとともに、メモリセル部の半導体基
板１の主表面にＰウェル２０２を形成する。半導体基板
１の主表面上の所定領域にフィールド酸化膜４８をＬＯ
ＣＯＳ法を用いて形成する。周辺回路部のＮウェル４２
の主表面上の所定領域にＰ+ ドレイン領域４４ａ、Ｐ-
ドレイン領域４４ｃ、Ｐ+ ソース領域４４ｂ、Ｐ- ソー
ス領域４４ｄ、ゲート絶縁膜４９ａ、ゲート電極５０ａ
からなるＰチャネルＭＯＳトランジスタを形成する。ま
た、周辺回路部のＮウェル４２内のＰ+ ソース領域４４
ｂに隣接するようにＮウェル電位固定領域４５を形成す
る。
【０１０８】周辺回路部のＰウェル４３の主表面上の所
定領域にＮ+ ドレイン領域４６ａ、Ｎ- ドレイン領域４
６ｃ、Ｎ+ ソース領域４６ｂ、Ｎ- ソース領域４６ｄ、
ゲート絶縁膜４９ｂ、ゲート電極５０ｂからなるＮチャ
ネルＭＯＳトランジスタを形成する。Ｐウェル４３のＮ
+ ソース領域４６ｂに隣接する領域にＰウェル電位固定
領域４７を形成する。また、メモリセル部にＮ+ ソース
／ドレイン領域２０３ａ、２０３ｂ、２０３ｃ、Ｎ- ソ
ース／ドレイン領域２０４ａ、２０４ｂ、２０４ｃ、ゲ
ート電極５０ｃ、５０ｄ、５０ｅを形成する。ゲート電
極５０ａ，５０ｂ、５０ｃ、５０ｄ、５０ｅの上部表面
および側部表面を覆うように絶縁膜５１ａ、５１ｂ、５
１ｃ、５１ｄ、５１ｅを形成する。
定領域にＮ+ ドレイン領域４６ａ、Ｎ- ドレイン領域４
６ｃ、Ｎ+ ソース領域４６ｂ、Ｎ- ソース領域４６ｄ、
ゲート絶縁膜４９ｂ、ゲート電極５０ｂからなるＮチャ
ネルＭＯＳトランジスタを形成する。Ｐウェル４３のＮ
+ ソース領域４６ｂに隣接する領域にＰウェル電位固定
領域４７を形成する。また、メモリセル部にＮ+ ソース
／ドレイン領域２０３ａ、２０３ｂ、２０３ｃ、Ｎ- ソ
ース／ドレイン領域２０４ａ、２０４ｂ、２０４ｃ、ゲ
ート電極５０ｃ、５０ｄ、５０ｅを形成する。ゲート電
極５０ａ，５０ｂ、５０ｃ、５０ｄ、５０ｅの上部表面
および側部表面を覆うように絶縁膜５１ａ、５１ｂ、５
１ｃ、５１ｄ、５１ｅを形成する。
【０１０９】次に、図４０に示すように、全面を覆うよ
うに１０００〜２０００Å程度の厚みで絶縁膜を形成し
た後、その絶縁膜５２の所定領域にコンタクトホール５
２ａ、５２ｂ、５２ｄ、５３ｆ、５２ｇを形成する。そ
の後、ＣＶＤ法を用いて全面に１０００〜２０００Å程
度の厚みを有するポリシリコン膜５３を形成する。
うに１０００〜２０００Å程度の厚みで絶縁膜を形成し
た後、その絶縁膜５２の所定領域にコンタクトホール５
２ａ、５２ｂ、５２ｄ、５３ｆ、５２ｇを形成する。そ
の後、ＣＶＤ法を用いて全面に１０００〜２０００Å程
度の厚みを有するポリシリコン膜５３を形成する。
【０１１０】次に、図４１に示すように、ポリシリコン
膜５３上の所定領域にレジスト５８を形成する。レジス
ト５８をマスクとしてＰ型の不純物を周辺回路部のポリ
シリコン膜５３にイオン注入する。この後レジスト５８
を除去する。
膜５３上の所定領域にレジスト５８を形成する。レジス
ト５８をマスクとしてＰ型の不純物を周辺回路部のポリ
シリコン膜５３にイオン注入する。この後レジスト５８
を除去する。
【０１１１】次に、図４２に示すように、ポリシリコン
膜５３上の所定領域にレジスト５９を形成する。レジス
ト５９をマスクとしてＮ型の不純物を周辺回路部および
メモリセル部のポリシリコン膜５３にイオン注入する。
この後レジスト５９を除去する。
膜５３上の所定領域にレジスト５９を形成する。レジス
ト５９をマスクとしてＮ型の不純物を周辺回路部および
メモリセル部のポリシリコン膜５３にイオン注入する。
この後レジスト５９を除去する。
【０１１２】次に、図４３に示すように、ポリシリコン
膜５３上の所定領域にレジスト６０を形成する。レジス
ト６０をマスクとしてポリシリコン膜５３を異方性エッ
チングすることによって、図４４に示されるような周辺
回路部の配線パッド５３ａ、５３ｂ、５３ｃおよび５３
ｄと、メモリセル部の埋込みビット線５３ｅとが形成さ
れる。
膜５３上の所定領域にレジスト６０を形成する。レジス
ト６０をマスクとしてポリシリコン膜５３を異方性エッ
チングすることによって、図４４に示されるような周辺
回路部の配線パッド５３ａ、５３ｂ、５３ｃおよび５３
ｄと、メモリセル部の埋込みビット線５３ｅとが形成さ
れる。
【０１１３】次に、図４５に示すように、全面に５００
０〜７０００Å程度の厚みを有する層間絶縁膜５４を形
成する。絶縁膜５２および層間絶縁膜５４の、Ｎウェル
電位固定領域４５上に位置する領域およびＮ+ ソース領
域４６ｂ上に位置する領域ならびにＮ+ ソース／ドレイ
ン領域２０３ｃ上に位置する領域に、それぞれコンタク
トホール５２ｃ、５４ｃ、５２ｅ、５４ｅ、５２ｈ、５
４ｈを形成する。
０〜７０００Å程度の厚みを有する層間絶縁膜５４を形
成する。絶縁膜５２および層間絶縁膜５４の、Ｎウェル
電位固定領域４５上に位置する領域およびＮ+ ソース領
域４６ｂ上に位置する領域ならびにＮ+ ソース／ドレイ
ン領域２０３ｃ上に位置する領域に、それぞれコンタク
トホール５２ｃ、５４ｃ、５２ｅ、５４ｅ、５２ｈ、５
４ｈを形成する。
【０１１４】次に、図４６に示すように、コンタクトホ
ール５２ｃ、５４ｃ、５２ｅ、５４ｅ、５２ｈ、５４ｈ
を充填するとともに層間絶縁膜５４の上部表面上に沿っ
て延びるようにＮ型のドープトポリシリコン層５５を形
成する。その後ドープトポリシリコン層５５上の所定領
域にレジスト２２１ａを形成し、レジスト２２１ａをマ
スクとして周辺回路部上のドープトポリシリコン層５５
を異方性エッチングした後レジスト２２１ａを除去す
る。これにより図４７に示すような配線パッド５５ａ、
５５ｂが形成される。
ール５２ｃ、５４ｃ、５２ｅ、５４ｅ、５２ｈ、５４ｈ
を充填するとともに層間絶縁膜５４の上部表面上に沿っ
て延びるようにＮ型のドープトポリシリコン層５５を形
成する。その後ドープトポリシリコン層５５上の所定領
域にレジスト２２１ａを形成し、レジスト２２１ａをマ
スクとして周辺回路部上のドープトポリシリコン層５５
を異方性エッチングした後レジスト２２１ａを除去す
る。これにより図４７に示すような配線パッド５５ａ、
５５ｂが形成される。
【０１１５】次に図４７に示すように、酸化膜５６を形
成する。酸化膜５６上の所定領域にレジスト２２１を形
成する。レジスト２２１をマスクとして、メモリセル部
の酸化膜５６とドープトポリシリコン層５５との所定領
域を異方性エッチングする。これにより、図４８に示さ
れるような、ストレージノード５５ｃ，５５ｄ，５５ｅ
と、パターニングされた酸化膜５６とがメモリセル部に
形成される。この後レジスト２２１を除去する。そし
て、図１３〜図１８に示した第１実施例の半導体装置の
製造プロセスと同様のプロセスを経て、図４９に示され
た構造が形成される。この後レジスト６１を除去する。
成する。酸化膜５６上の所定領域にレジスト２２１を形
成する。レジスト２２１をマスクとして、メモリセル部
の酸化膜５６とドープトポリシリコン層５５との所定領
域を異方性エッチングする。これにより、図４８に示さ
れるような、ストレージノード５５ｃ，５５ｄ，５５ｅ
と、パターニングされた酸化膜５６とがメモリセル部に
形成される。この後レジスト２２１を除去する。そし
て、図１３〜図１８に示した第１実施例の半導体装置の
製造プロセスと同様のプロセスを経て、図４９に示され
た構造が形成される。この後レジスト６１を除去する。
【０１１６】次に、図５０に示すように、全面に７００
０〜１２０００Å程度の厚みを有する層間絶縁膜５６を
形成した後層間絶縁膜５６上の所定領域にレジスト６２
を形成する。そしてレジスト６２をマスクとして周辺回
路部に位置する層間絶縁膜５６および５４を異方性エッ
チングする。これにより、コンタクトホール５６ａ（５
４ａ）、５６ｂ（５４ｂ）、５６ｃ、５６ｄ（５４
ｄ）、５６ｅ、５６ｆ（５４ｆ）が形成される。
０〜１２０００Å程度の厚みを有する層間絶縁膜５６を
形成した後層間絶縁膜５６上の所定領域にレジスト６２
を形成する。そしてレジスト６２をマスクとして周辺回
路部に位置する層間絶縁膜５６および５４を異方性エッ
チングする。これにより、コンタクトホール５６ａ（５
４ａ）、５６ｂ（５４ｂ）、５６ｃ、５６ｄ（５４
ｄ）、５６ｅ、５６ｆ（５４ｆ）が形成される。
【０１１７】本実施例ではこのように周辺回路部の配線
パッド５３ａ〜５３ｄ、５４ａ、５４ｂ上にコンタクト
ホール５６ａ（５４ａ）、５６ｂ（５４ｂ）、５６ｃ、
５６ｄ（５４ｄ）、５６ｅ、５６ｆ（５４ｆ）を形成す
るので、コンタクトホール５６ａ（５４ａ）、５６ｂ
（５４ｂ）、５６ｃ、５６ｄ（５４ｄ）、５６ｅ、５６
ｆ（５４ｆ）の深さが浅くなる。この結果、周辺回路部
のコンタクトホール５６ａ（５４ａ）、５６ｂ（５４
ｂ）、５６ｃ、５６ｄ（５４ｄ）、５６ｅ、５６ｆ（５
４ｆ）を容易に形成することができる。
パッド５３ａ〜５３ｄ、５４ａ、５４ｂ上にコンタクト
ホール５６ａ（５４ａ）、５６ｂ（５４ｂ）、５６ｃ、
５６ｄ（５４ｄ）、５６ｅ、５６ｆ（５４ｆ）を形成す
るので、コンタクトホール５６ａ（５４ａ）、５６ｂ
（５４ｂ）、５６ｃ、５６ｄ（５４ｄ）、５６ｅ、５６
ｆ（５４ｆ）の深さが浅くなる。この結果、周辺回路部
のコンタクトホール５６ａ（５４ａ）、５６ｂ（５４
ｂ）、５６ｃ、５６ｄ（５４ｄ）、５６ｅ、５６ｆ（５
４ｆ）を容易に形成することができる。
【０１１８】次に、図５１に示すように、コンタクトホ
ール５６ａ（５４ａ）、５６ｂ（５４ｂ）、５６ｃ、５
６ｄ（５４ｄ）、５６ｅ、５６ｆ（５４ｆ）を充填する
とともに層間絶縁膜５６の上部表面上に沿って延びるよ
うにアルミ配線層５７を形成する。アルミ配線層５７は
３０００〜４０００Å程度の厚みで形成する。アルミ配
線層５７上の所定領域にレジスト６３を形成する。レジ
スト６３をマスクとしてアルミ配線層５７を異方性エッ
チングすることによって、図３８に示した形状のアルミ
配線５７ａ、５７ｂ、５７ｃ、５７ｄおよび５７ｅを得
ることができる。その後レジスト６３（図５１参照）を
除去する。このようにして図３８に示した第３実施例の
半導体装置が完成される。
ール５６ａ（５４ａ）、５６ｂ（５４ｂ）、５６ｃ、５
６ｄ（５４ｄ）、５６ｅ、５６ｆ（５４ｆ）を充填する
とともに層間絶縁膜５６の上部表面上に沿って延びるよ
うにアルミ配線層５７を形成する。アルミ配線層５７は
３０００〜４０００Å程度の厚みで形成する。アルミ配
線層５７上の所定領域にレジスト６３を形成する。レジ
スト６３をマスクとしてアルミ配線層５７を異方性エッ
チングすることによって、図３８に示した形状のアルミ
配線５７ａ、５７ｂ、５７ｃ、５７ｄおよび５７ｅを得
ることができる。その後レジスト６３（図５１参照）を
除去する。このようにして図３８に示した第３実施例の
半導体装置が完成される。
【０１１９】図５２は、本発明の第４実施例による半導
体装置の周辺回路部を示した平面図であり、図５３は図
５２に示した周辺回路部の３００−３００線に沿った部
分およびメモリセル部の断面図である。図５２および図
５３を参照して、この第４実施例では、図２に示した第
１実施例と異なり、周辺回路部の配線パッド６５ａおよ
び６５ｂと、メモリセル部の埋込みビット線６５ｃとを
たとえばタングステンなどの高融点金属によって形成し
ている。これにより、図２に示した第１実施例に比べて
パッド６５ａ、６５ｂ部分の配線抵抗および埋込みビッ
ト線６５ｃの配線抵抗を低減することができる。
体装置の周辺回路部を示した平面図であり、図５３は図
５２に示した周辺回路部の３００−３００線に沿った部
分およびメモリセル部の断面図である。図５２および図
５３を参照して、この第４実施例では、図２に示した第
１実施例と異なり、周辺回路部の配線パッド６５ａおよ
び６５ｂと、メモリセル部の埋込みビット線６５ｃとを
たとえばタングステンなどの高融点金属によって形成し
ている。これにより、図２に示した第１実施例に比べて
パッド６５ａ、６５ｂ部分の配線抵抗および埋込みビッ
ト線６５ｃの配線抵抗を低減することができる。
【０１２０】また、この第４実施例では、図２に示した
第１実施例と異なり、周辺回路部のＰ+ ソース領域３ｂ
およびＮウェル電位固定領域６に共通の配線パッド６５
ｂを形成している。これにより、Ｐ+ ドレイン領域３
ａ、Ｐ+ ソース領域３ｂ、Ｎウェル電位固定領域６上に
形成される配線パッド６５ａおよび６５ｂを同一工程で
形成することができる。この結果、図２に示した第１実
施例の構造に比べて製造プロセスを簡略化することがで
きる。なお、この第４実施例では周辺回路部がＰチャネ
ルＭＯＳトランジスタを有する場合を示したが、周辺回
路部がＮチャネルＭＯＳトランジスタを有する場合も同
様の効果を得ることができる。
第１実施例と異なり、周辺回路部のＰ+ ソース領域３ｂ
およびＮウェル電位固定領域６に共通の配線パッド６５
ｂを形成している。これにより、Ｐ+ ドレイン領域３
ａ、Ｐ+ ソース領域３ｂ、Ｎウェル電位固定領域６上に
形成される配線パッド６５ａおよび６５ｂを同一工程で
形成することができる。この結果、図２に示した第１実
施例の構造に比べて製造プロセスを簡略化することがで
きる。なお、この第４実施例では周辺回路部がＰチャネ
ルＭＯＳトランジスタを有する場合を示したが、周辺回
路部がＮチャネルＭＯＳトランジスタを有する場合も同
様の効果を得ることができる。
【０１２１】図５４〜図５６は、図５３に示した第４実
施例の半導体装置の製造プロセスを説明するための断面
図である。図５３〜図５６を参照して、次に第４実施例
の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
図である。図５３〜図５６を参照して、次に第４実施例
の半導体装置の製造プロセスについて説明する。
【０１２２】まず、図５４に示すように、図３で説明し
た第１実施例の半導体装置の製造プロセスと同様のプロ
セスを用いて、Ｎウェル２、Ｐウェル２０２、フィール
ド酸化膜７、Ｐ+ ドレイン領域３ａ、Ｐ- ドレイン領域
３ｃ、Ｐ+ ソース領域３ｂ、Ｐ- ソース領域３ｄ、Ｎ+
ソース／ドレイン領域２０３ａ、２０３ｂ、２０３ｃ、
Ｎ- ソース／ドレイン領域２０４ａ、２０４ｂ、２０４
ｃ、ゲート絶縁膜４ａ、４ｂ、４ｃおよびゲート電極５
ａ、５ｂ、５ｃを形成する。ゲート電極５ａ、５ｂ、５
ｃを覆うように絶縁膜（図示せず）を形成した後、さら
に全面を覆うように１０００〜２０００Å程度の厚みで
絶縁膜９を形成する。
た第１実施例の半導体装置の製造プロセスと同様のプロ
セスを用いて、Ｎウェル２、Ｐウェル２０２、フィール
ド酸化膜７、Ｐ+ ドレイン領域３ａ、Ｐ- ドレイン領域
３ｃ、Ｐ+ ソース領域３ｂ、Ｐ- ソース領域３ｄ、Ｎ+
ソース／ドレイン領域２０３ａ、２０３ｂ、２０３ｃ、
Ｎ- ソース／ドレイン領域２０４ａ、２０４ｂ、２０４
ｃ、ゲート絶縁膜４ａ、４ｂ、４ｃおよびゲート電極５
ａ、５ｂ、５ｃを形成する。ゲート電極５ａ、５ｂ、５
ｃを覆うように絶縁膜（図示せず）を形成した後、さら
に全面を覆うように１０００〜２０００Å程度の厚みで
絶縁膜９を形成する。
【０１２３】絶縁膜９のＰ+ ドレイン領域３ａ、Ｐ+ ソ
ース領域３ｂ、Ｎウェル電位固定領域６、Ｎ+ ソース／
ドレイン領域２０３ｂ上に位置する領域に、それぞれコ
ンタクトホール９ａ、９ｂ、９ｃおよび９ｄを形成す
る。この後、ＣＶＤ法などを用いて全面に１０００〜２
０００Å程度の厚みを有するタングステン層６５を形成
する。タングステン層６５上の所定領域にレジスト６８
を形成する。
ース領域３ｂ、Ｎウェル電位固定領域６、Ｎ+ ソース／
ドレイン領域２０３ｂ上に位置する領域に、それぞれコ
ンタクトホール９ａ、９ｂ、９ｃおよび９ｄを形成す
る。この後、ＣＶＤ法などを用いて全面に１０００〜２
０００Å程度の厚みを有するタングステン層６５を形成
する。タングステン層６５上の所定領域にレジスト６８
を形成する。
【０１２４】この後、レジスト６８をマスクとしてタン
グステン層６５を異方性エッチングすることによって、
図５５に示されるような、周辺回路部のタングステン層
からなる配線パッド６５ａおよび６５ｂと、メモリセル
部のタングステン層からなる埋込みビット線６５ｃとが
形成される。この後、レジスト６８を除去する。
グステン層６５を異方性エッチングすることによって、
図５５に示されるような、周辺回路部のタングステン層
からなる配線パッド６５ａおよび６５ｂと、メモリセル
部のタングステン層からなる埋込みビット線６５ｃとが
形成される。この後、レジスト６８を除去する。
【０１２５】次に、図５６に示すように、全面に５００
０〜７０００Å程度の厚みを有する層間絶縁膜６６を形
成する。
０〜７０００Å程度の厚みを有する層間絶縁膜６６を形
成する。
【０１２６】この後、図８２〜図８９に示した従来のプ
ロセスと同様のプロセスを経て、レジスト６９までの構
造を形成する。そのレジスト６９をマスクとして周辺回
路部の層間絶縁膜６６、６７および２０７を異方性エッ
チングする。これにより、周辺回路部のコンタクトホー
ル６６ａ、６６ｂおよび６６ｃが形成される。この実施
例においても、配線パッド６５ａおよび６５ｂ上にコン
タクトホール６６ａ、６６ｂ、６６ｃが形成されるの
で、配線パッド６５ａ、６５ｂの高さ分だけコンタクト
ホール６６ａ、６６ｂ、６６ｃの深さが浅くなる。これ
により、半導体装置の高集積化に伴って積層化が進み半
導体基板１の表面から層間絶縁膜６６の上部表面までの
高さが高くなったとしても、周辺回路部のコンタクトホ
ール６６ａ、６６ｂおよび６６ｃを容易に形成すること
ができる。
ロセスと同様のプロセスを経て、レジスト６９までの構
造を形成する。そのレジスト６９をマスクとして周辺回
路部の層間絶縁膜６６、６７および２０７を異方性エッ
チングする。これにより、周辺回路部のコンタクトホー
ル６６ａ、６６ｂおよび６６ｃが形成される。この実施
例においても、配線パッド６５ａおよび６５ｂ上にコン
タクトホール６６ａ、６６ｂ、６６ｃが形成されるの
で、配線パッド６５ａ、６５ｂの高さ分だけコンタクト
ホール６６ａ、６６ｂ、６６ｃの深さが浅くなる。これ
により、半導体装置の高集積化に伴って積層化が進み半
導体基板１の表面から層間絶縁膜６６の上部表面までの
高さが高くなったとしても、周辺回路部のコンタクトホ
ール６６ａ、６６ｂおよび６６ｃを容易に形成すること
ができる。
【０１２７】図５７は、本発明の第５実施例による周辺
回路部の半導体装置を示した平面図であり、図５８は図
５７に示した周辺回路部の４００−４００線に沿った部
分およびメモリセル部の断面図である。図５７および図
５８を参照して、この第５実施例の半導体装置では、図
５３に示した第４実施例と異なり、周辺回路部のＰ+ソ
ース領域３ｂおよびＮウェル電位固定領域６に接続され
る配線パッド７３ａのみを高融点金属から形成してい
る。そして周辺回路部のＰ+ ドレイン領域３ａに接続さ
れる配線パッド７１ａはポリシリコンによって形成して
いる。
回路部の半導体装置を示した平面図であり、図５８は図
５７に示した周辺回路部の４００−４００線に沿った部
分およびメモリセル部の断面図である。図５７および図
５８を参照して、この第５実施例の半導体装置では、図
５３に示した第４実施例と異なり、周辺回路部のＰ+ソ
ース領域３ｂおよびＮウェル電位固定領域６に接続され
る配線パッド７３ａのみを高融点金属から形成してい
る。そして周辺回路部のＰ+ ドレイン領域３ａに接続さ
れる配線パッド７１ａはポリシリコンによって形成して
いる。
【０１２８】また、ポリシリコンからなる配線パッド７
１ａを覆うように層間絶縁膜７２、７４および２０７が
形成されている。層間絶縁膜７２および７４にはコンタ
クトホール７２ａ、７２ｂ、７２ｃ、７４ａ、７４ｂ、
７４ｃが形成されている。コンタクトホール７４ｂ、７
２ｂ、９ｂ、７４ｃ、７２ｃ、９ｃを充填するとともに
層間絶縁膜７４の上部表面上に沿って延びるように高融
点金属からなる配線パッド７３ａが形成されている。
１ａを覆うように層間絶縁膜７２、７４および２０７が
形成されている。層間絶縁膜７２および７４にはコンタ
クトホール７２ａ、７２ｂ、７２ｃ、７４ａ、７４ｂ、
７４ｃが形成されている。コンタクトホール７４ｂ、７
２ｂ、９ｂ、７４ｃ、７２ｃ、９ｃを充填するとともに
層間絶縁膜７４の上部表面上に沿って延びるように高融
点金属からなる配線パッド７３ａが形成されている。
【０１２９】つまり、配線パッド７３ａはＰ+ ソース領
域３ｂとＮウェル電位固定領域６との両方に電気的に接
続されている。なお、配線パッド７１ａの厚みは１００
０〜２０００Å程度であり、層間絶縁膜７２および７４
の厚みは５０００〜１２０００Å程度であり、配線パッ
ド７３ａの厚みは１０００〜２０００Å程度である。
域３ｂとＮウェル電位固定領域６との両方に電気的に接
続されている。なお、配線パッド７１ａの厚みは１００
０〜２０００Å程度であり、層間絶縁膜７２および７４
の厚みは５０００〜１２０００Å程度であり、配線パッ
ド７３ａの厚みは１０００〜２０００Å程度である。
【０１３０】層間絶縁膜７４および配線パッド７３ａを
覆うように７０００〜１２０００Å程度の厚みを有する
層間絶縁膜７６が形成されている。層間絶縁膜７６のコ
ンタクトホール７２ａ、７４ａ上に位置する領域および
配線パッド７３ａ上に位置する領域には、コンタクトホ
ール７６ａ、７６ｂおよび７６ｃが形成されている。
覆うように７０００〜１２０００Å程度の厚みを有する
層間絶縁膜７６が形成されている。層間絶縁膜７６のコ
ンタクトホール７２ａ、７４ａ上に位置する領域および
配線パッド７３ａ上に位置する領域には、コンタクトホ
ール７６ａ、７６ｂおよび７６ｃが形成されている。
【０１３１】コンタクトホール７２ａ、７４ａ、７６ａ
内で配線パッド７１ａに電気的に接続するとともに層間
絶縁膜７６の上部表面上に沿って延びるようにアルミ配
線７５ａが形成されている。コンタクトホール７６ｂ、
７６ｃ内で配線パッド７３ａに電気的に接続するととも
に層間絶縁膜７６上に沿って延びるようにアルミ配線７
５ｂが形成されている。アルミ配線７５ａおよび７５ｂ
はともに３０００〜４０００Å程度の厚みを有してい
る。
内で配線パッド７１ａに電気的に接続するとともに層間
絶縁膜７６の上部表面上に沿って延びるようにアルミ配
線７５ａが形成されている。コンタクトホール７６ｂ、
７６ｃ内で配線パッド７３ａに電気的に接続するととも
に層間絶縁膜７６上に沿って延びるようにアルミ配線７
５ｂが形成されている。アルミ配線７５ａおよび７５ｂ
はともに３０００〜４０００Å程度の厚みを有してい
る。
【０１３２】この第５実施例では、上述した第４実施例
と同様に、Ｐ+ ソース領域３ｂ、Ｎウェル電位固定領域
６に電気的に接続する周辺回路部の配線パッド７３ａを
高融点金属によって形成しているので、図２に示した第
１実施例に比べて、配線パッド７３ａ部分の配線抵抗を
低減することができる。また、この第５実施例では、上
述した第１実施例〜第４実施例と同様に、周辺回路部に
配線パッド７１ａおよび７３ａを設けることによって、
その配線パッド７１ａ、７３ａの高さ分だけコンタクト
ホール７６ａ（７４ａ、７２ａ）、７６ｂ、７６ｃの深
さを浅くすることができる。これにより、半導体装置の
高集積化に伴って積層化が進み半導体基板１表面から層
間絶縁膜７６の上部表面までの高さが高くなったとして
も、周辺回路部のコンタクトホール７６ａ（７４ａ、７
２ａ）、７６ｂ、７６ｃを容易に形成することができ
る。
と同様に、Ｐ+ ソース領域３ｂ、Ｎウェル電位固定領域
６に電気的に接続する周辺回路部の配線パッド７３ａを
高融点金属によって形成しているので、図２に示した第
１実施例に比べて、配線パッド７３ａ部分の配線抵抗を
低減することができる。また、この第５実施例では、上
述した第１実施例〜第４実施例と同様に、周辺回路部に
配線パッド７１ａおよび７３ａを設けることによって、
その配線パッド７１ａ、７３ａの高さ分だけコンタクト
ホール７６ａ（７４ａ、７２ａ）、７６ｂ、７６ｃの深
さを浅くすることができる。これにより、半導体装置の
高集積化に伴って積層化が進み半導体基板１表面から層
間絶縁膜７６の上部表面までの高さが高くなったとして
も、周辺回路部のコンタクトホール７６ａ（７４ａ、７
２ａ）、７６ｂ、７６ｃを容易に形成することができ
る。
【０１３３】なお、この第５実施例のメモリセル部につ
いては、キャパシタ上部電極２１４上に２層の層間絶縁
膜７４および７６が存在すること以外は、前述した第１
実施例〜第３実施例のメモリセル部の構造と同じ構造で
ある。
いては、キャパシタ上部電極２１４上に２層の層間絶縁
膜７４および７６が存在すること以外は、前述した第１
実施例〜第３実施例のメモリセル部の構造と同じ構造で
ある。
【０１３４】図５９〜図６７は、図５８に示した第５実
施例の半導体装置の製造プロセスを説明するための断面
構造図である。図５８〜図６７を参照して、次に第５実
施例の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
構造図である。図５８〜図６７を参照して、次に第５実
施例の半導体装置の製造プロセスについて説明する。
【０１３５】まず、図５９に示すように、図３で説明し
た第１実施例の半導体装置の製造プロセスと同様のプロ
セスを用いて、半導体基板１上にＮウェル２、Ｐウェル
２０２、フィールド酸化膜７、Ｐ+ ドレイン領域３ａ、
Ｐ- ドレイン領域３ｃ、Ｐ+ソース領域３ｂ、Ｐ- ソー
ス領域３ｄ、Ｎウェル電位固定領域６、Ｎ+ ソース／ド
レイン領域２０３ａ、２０３ｂ、２０３ｃ、Ｎ- ソース
／ドレイン領域２０４ａ、２０４ｂ、２０４ｃ、ゲート
絶縁膜４ａ、４ｂ、４ｃおよびゲート電極５ａ５ｂ、５
ｃを形成する。この後、全面を覆うように１０００〜２
０００Å程度の厚みを有する絶縁膜９を形成する。絶縁
膜９のＰ+ ドレイン領域３ａおよびＮ+ソース／ドレイ
ン領域２０３ｂ上に位置する領域にコンタクトホール９
ａおよび９ｄをそれぞれ形成する。
た第１実施例の半導体装置の製造プロセスと同様のプロ
セスを用いて、半導体基板１上にＮウェル２、Ｐウェル
２０２、フィールド酸化膜７、Ｐ+ ドレイン領域３ａ、
Ｐ- ドレイン領域３ｃ、Ｐ+ソース領域３ｂ、Ｐ- ソー
ス領域３ｄ、Ｎウェル電位固定領域６、Ｎ+ ソース／ド
レイン領域２０３ａ、２０３ｂ、２０３ｃ、Ｎ- ソース
／ドレイン領域２０４ａ、２０４ｂ、２０４ｃ、ゲート
絶縁膜４ａ、４ｂ、４ｃおよびゲート電極５ａ５ｂ、５
ｃを形成する。この後、全面を覆うように１０００〜２
０００Å程度の厚みを有する絶縁膜９を形成する。絶縁
膜９のＰ+ ドレイン領域３ａおよびＮ+ソース／ドレイ
ン領域２０３ｂ上に位置する領域にコンタクトホール９
ａおよび９ｄをそれぞれ形成する。
【０１３６】全面にＣＶＤ法などを用いて１０００〜２
０００Å程度の厚みを有するポリシリコン膜７１を形成
する。ポリシリコン膜７１上の所定領域にレジスト７６
ａを形成した後、このレジスト７６ａをマスクとしてＰ
型の不純物イオンを周辺回路部のポリシリコン膜７１に
イオン注入する。この後レジスト７６ａを除去する。次
の図６０に示すようにポリシリコン膜７１上の所定領域
にレジスト７６ｂを形成した後、このレジスト７６ｂを
マスクとしてＮ型の不純物イオンをポリシリコン膜７１
にイオン注入する。この後レジスト７６ｂを除去する。
この後、ポリシリコン膜７１上の所定領域にレジスト７
６を形成する。レジスト７６をマスクとしてポリシリコ
ン膜７１を異方性エッチングすることによって、図６１
に示されるような周辺回路部の配線パッド７１ａとメモ
リセル部の埋込みビット線７１ｂとが形成される。この
後、レジスト７６を除去する。
０００Å程度の厚みを有するポリシリコン膜７１を形成
する。ポリシリコン膜７１上の所定領域にレジスト７６
ａを形成した後、このレジスト７６ａをマスクとしてＰ
型の不純物イオンを周辺回路部のポリシリコン膜７１に
イオン注入する。この後レジスト７６ａを除去する。次
の図６０に示すようにポリシリコン膜７１上の所定領域
にレジスト７６ｂを形成した後、このレジスト７６ｂを
マスクとしてＮ型の不純物イオンをポリシリコン膜７１
にイオン注入する。この後レジスト７６ｂを除去する。
この後、ポリシリコン膜７１上の所定領域にレジスト７
６を形成する。レジスト７６をマスクとしてポリシリコ
ン膜７１を異方性エッチングすることによって、図６１
に示されるような周辺回路部の配線パッド７１ａとメモ
リセル部の埋込みビット線７１ｂとが形成される。この
後、レジスト７６を除去する。
【０１３７】次に、図６２に示すように、全面に５００
０〜７０００Å程度の厚みを有する層間絶縁膜７２を形
成する。絶縁膜９および層間絶縁膜７２のＮ+ ソース／
ドレイン領域２０３ｃ上に位置する領域に、コンタクト
ホール９ｅおよび７２ｄを形成する。
０〜７０００Å程度の厚みを有する層間絶縁膜７２を形
成する。絶縁膜９および層間絶縁膜７２のＮ+ ソース／
ドレイン領域２０３ｃ上に位置する領域に、コンタクト
ホール９ｅおよび７２ｄを形成する。
【０１３８】次に、図８４〜図８８に示した従来の製造
プロセスと同様の製造プロセスを用いて、キャパシタ上
部電極２１４までを形成する。この後、周辺回路部のキ
ャパシタ絶縁膜２１３およびキャパシタ上部電極２１４
を除去する。
プロセスと同様の製造プロセスを用いて、キャパシタ上
部電極２１４までを形成する。この後、周辺回路部のキ
ャパシタ絶縁膜２１３およびキャパシタ上部電極２１４
を除去する。
【０１３９】次に、図６４に示すように、全面に７００
０〜１２０００Å程度の厚みを有する層間絶縁膜７４を
形成する。この後、絶縁膜９、層間絶縁膜７２および７
４の、Ｐ+ ソース領域３ｂおよびＮウェル電位固定領域
６上に位置する領域に、それぞれ図６５に示されるよう
なコンタクトホール７４ｂ（７２ｂ、９ｂ）、７４ｃ
（７２ｃ、９ｃ）を形成する。
０〜１２０００Å程度の厚みを有する層間絶縁膜７４を
形成する。この後、絶縁膜９、層間絶縁膜７２および７
４の、Ｐ+ ソース領域３ｂおよびＮウェル電位固定領域
６上に位置する領域に、それぞれ図６５に示されるよう
なコンタクトホール７４ｂ（７２ｂ、９ｂ）、７４ｃ
（７２ｃ、９ｃ）を形成する。
【０１４０】次に、図６５に示すように、コンタクトホ
ール７４ｂ（７２ｂ、９ｂ）、７４ｃ（７１ｃ、９ｃ）
を充填するとともに層間絶縁膜７４の上部表面上に沿っ
て延びるようにタングステン層（図示せず）を形成す
る。このタングステン層は、ＣＶＤ法などを用いて１０
００〜２０００Å程度の厚みで形成する。周辺回路部に
位置するタングステン層上の所定領域にレジスト（図示
せず）を形成する。そのレジストをマスクとしてタング
ステン層を異方性エッチングすることによって、図６５
に示されるようなタングステンからなる配線パッド７３
ａが形成される。この後、レジストを除去する。
ール７４ｂ（７２ｂ、９ｂ）、７４ｃ（７１ｃ、９ｃ）
を充填するとともに層間絶縁膜７４の上部表面上に沿っ
て延びるようにタングステン層（図示せず）を形成す
る。このタングステン層は、ＣＶＤ法などを用いて１０
００〜２０００Å程度の厚みで形成する。周辺回路部に
位置するタングステン層上の所定領域にレジスト（図示
せず）を形成する。そのレジストをマスクとしてタング
ステン層を異方性エッチングすることによって、図６５
に示されるようなタングステンからなる配線パッド７３
ａが形成される。この後、レジストを除去する。
【０１４１】次に、図６６に示すように、全面に７００
０〜１２０００Å程度の厚みを有する層間絶縁膜７６を
形成した後、その層間絶縁膜７６上の所定領域にレジス
ト７７を形成する。レジスト７７をマスクとして層間絶
縁膜７６、７４および７２を異方性エッチングすること
によって、コンタクトホール７６ａ（７４ａ、７２
ａ）、７６ｂおよび７６ｃを形成する。この後、レジス
ト７７を除去する。なお、このコンタクトホール７６ａ
（７４ａ，７２ａ）、７６ｂ、７６ｃの形成も、パッド
層７１ａ、７３ａを設けているため容易になる。
０〜１２０００Å程度の厚みを有する層間絶縁膜７６を
形成した後、その層間絶縁膜７６上の所定領域にレジス
ト７７を形成する。レジスト７７をマスクとして層間絶
縁膜７６、７４および７２を異方性エッチングすること
によって、コンタクトホール７６ａ（７４ａ、７２
ａ）、７６ｂおよび７６ｃを形成する。この後、レジス
ト７７を除去する。なお、このコンタクトホール７６ａ
（７４ａ，７２ａ）、７６ｂ、７６ｃの形成も、パッド
層７１ａ、７３ａを設けているため容易になる。
【０１４２】次に、図６７に示すように、コンタクトホ
ール７６ａ（７４ａ、７２ａ）、７６ｂ、７６ｃを充填
するとともに層間絶縁膜７６の上部表面上に沿って延び
るようにアルミ配線層（図示せず）を形成する。その
後、そのアルミ配線層上の所定領域にレジスト７８を形
成する。レジスト７８をマスクとしてアルミ配線層を異
方性エッチングすることによって、アルミ配線７５ａお
よび７５ｂを形成する。この後、レジスト７８を除去す
ることによって、図５８に示したような第５実施例の半
導体装置が完成される。
ール７６ａ（７４ａ、７２ａ）、７６ｂ、７６ｃを充填
するとともに層間絶縁膜７６の上部表面上に沿って延び
るようにアルミ配線層（図示せず）を形成する。その
後、そのアルミ配線層上の所定領域にレジスト７８を形
成する。レジスト７８をマスクとしてアルミ配線層を異
方性エッチングすることによって、アルミ配線７５ａお
よび７５ｂを形成する。この後、レジスト７８を除去す
ることによって、図５８に示したような第５実施例の半
導体装置が完成される。
【０１４３】図６８は、本発明の第６実施例による半導
体装置の周辺回路部を示した平面図であり、図６９は図
６８に示した周辺回路部の５００−５００線に沿った部
分およびメモリセル部の断面図である。図６８および図
６９を参照して、この第６実施例では、周辺回路部の配
線パッド８３ａ、８３ｂ、８３ｃおよび８３ｄを、ポリ
シリコン膜８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ、
８１ｆとタングステンシリサイド層８２ａ、８２ｂ、８
２ｃ、８２ｄとの２層構造によって形成している。
体装置の周辺回路部を示した平面図であり、図６９は図
６８に示した周辺回路部の５００−５００線に沿った部
分およびメモリセル部の断面図である。図６８および図
６９を参照して、この第６実施例では、周辺回路部の配
線パッド８３ａ、８３ｂ、８３ｃおよび８３ｄを、ポリ
シリコン膜８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ、
８１ｆとタングステンシリサイド層８２ａ、８２ｂ、８
２ｃ、８２ｄとの２層構造によって形成している。
【０１４４】具体的には、Ｐ+ ドレイン領域３ａに電気
的に接続される配線パッド８３ａは、ポリシリコン膜８
１ａとタングステンシリサイド膜８２ａとの２層構造か
らなる。配線パッド８３ｂは、Ｐ+ ソース領域３ｂに電
気的に接続されたポリシリコン膜８１ｂおよびＮウェル
電位固定領域６に電気的に接続されたポリシリコン膜８
１ｃと、ポリシリコン膜８１ｂ、８１ｃの上部表面上に
形成されたタングステンシリサイド膜８２ｂとからな
る。
的に接続される配線パッド８３ａは、ポリシリコン膜８
１ａとタングステンシリサイド膜８２ａとの２層構造か
らなる。配線パッド８３ｂは、Ｐ+ ソース領域３ｂに電
気的に接続されたポリシリコン膜８１ｂおよびＮウェル
電位固定領域６に電気的に接続されたポリシリコン膜８
１ｃと、ポリシリコン膜８１ｂ、８１ｃの上部表面上に
形成されたタングステンシリサイド膜８２ｂとからな
る。
【０１４５】配線パッド８３ｃは、Ｎ+ ドレイン領域２
３ａに電気的に接続されたポリシリコン膜８１ｄとタン
グステンシリサイド膜８２ｃとの２層構造からなる。ま
た、配線パッド８３ｄは、Ｎ+ ソース領域２３ｂに電気
的に接続されたポリシリコン膜８１ｅおよびＰウェル電
位固定領域２６に電気的に接続されたポリシリコン膜８
１ｆと、ポリシリコン膜８１ｅ、８１ｆの上部表面上に
形成されたタングステンシリサイド膜８２ｄとからな
る。ポリシリコン膜８１ａ、８１ｂ、８１ｅにはＰ型の
不純物が導入されており、ポリシリコン膜８１ｃ、８１
ｄ、８１ｅにはＮ型の不純物が導入されている。また、
ポリシリコン膜８１ｂと８１ｃ、ポリシリコン膜８１ｅ
と８１ｆは、同じ層で形成されており、同一の厚みを有
している。ポリシリコン膜８１ａ、８１ｂ、８１ｃ、８
１ｄ、８１ｅ、８１ｆはそれぞれ１０００〜２０００Å
程度の厚みを有しており、タングステンシリサイド膜８
２ａ、８２ｂ、８２ｃおよび８２ｄはともに５００〜１
５００Å程度の厚みを有している。
３ａに電気的に接続されたポリシリコン膜８１ｄとタン
グステンシリサイド膜８２ｃとの２層構造からなる。ま
た、配線パッド８３ｄは、Ｎ+ ソース領域２３ｂに電気
的に接続されたポリシリコン膜８１ｅおよびＰウェル電
位固定領域２６に電気的に接続されたポリシリコン膜８
１ｆと、ポリシリコン膜８１ｅ、８１ｆの上部表面上に
形成されたタングステンシリサイド膜８２ｄとからな
る。ポリシリコン膜８１ａ、８１ｂ、８１ｅにはＰ型の
不純物が導入されており、ポリシリコン膜８１ｃ、８１
ｄ、８１ｅにはＮ型の不純物が導入されている。また、
ポリシリコン膜８１ｂと８１ｃ、ポリシリコン膜８１ｅ
と８１ｆは、同じ層で形成されており、同一の厚みを有
している。ポリシリコン膜８１ａ、８１ｂ、８１ｃ、８
１ｄ、８１ｅ、８１ｆはそれぞれ１０００〜２０００Å
程度の厚みを有しており、タングステンシリサイド膜８
２ａ、８２ｂ、８２ｃおよび８２ｄはともに５００〜１
５００Å程度の厚みを有している。
【０１４６】また、全面を覆うように５０００〜１００
００Å程度の厚みを有する層間絶縁膜８４および７００
０〜１２０００Å程度の厚みを有する層間絶縁膜９５が
形成されている。層間絶縁膜８４、９５の配線パッド８
３ａ、８３ｂ、８３ｃ、８３ｄ上に位置する領域には、
コンタクトホール８４ａ、９５ａ、８４ｂ、９５ｂ、８
４ｃ、９５ｃ、８４ｄ、９４ｄ、８４ｅ、９４ｅ、８４
ｆ、９５ｆが形成されている。コンタクトホール８４
ａ、９５ａ内でタングステンシリサイド層８２ａに電気
的に接続されるとともに層間絶縁膜９５の上部表面上に
沿って延びるようにアルミ配線８５ａが形成されてい
る。コンタクトホール８４ｂ、９５ｂ、８４ｃ９５ｃ内
でタングステンシリサイド層８２ｂに電気的に接続され
るとともに層間絶縁膜９５の上部表面上に沿って延びる
ようにアルミ配線８５ｂが形成されている。
００Å程度の厚みを有する層間絶縁膜８４および７００
０〜１２０００Å程度の厚みを有する層間絶縁膜９５が
形成されている。層間絶縁膜８４、９５の配線パッド８
３ａ、８３ｂ、８３ｃ、８３ｄ上に位置する領域には、
コンタクトホール８４ａ、９５ａ、８４ｂ、９５ｂ、８
４ｃ、９５ｃ、８４ｄ、９４ｄ、８４ｅ、９４ｅ、８４
ｆ、９５ｆが形成されている。コンタクトホール８４
ａ、９５ａ内でタングステンシリサイド層８２ａに電気
的に接続されるとともに層間絶縁膜９５の上部表面上に
沿って延びるようにアルミ配線８５ａが形成されてい
る。コンタクトホール８４ｂ、９５ｂ、８４ｃ９５ｃ内
でタングステンシリサイド層８２ｂに電気的に接続され
るとともに層間絶縁膜９５の上部表面上に沿って延びる
ようにアルミ配線８５ｂが形成されている。
【０１４７】また、コンタクトホール８４ｄ、９５ｄ内
でタングステンシリサイド層８２ｄに電気的に接続され
るとともに層間絶縁膜９５の上部表面上に沿って延びる
ようにアルミ配線８５ｃが形成されている。コンタクト
ホール８４ｅ、９５ｅ、８４ｆ、９５ｆ内でタングステ
ンシリサイド層８２ｄに電気的に接続されるとともに層
間絶縁膜９５の上部表面上に沿って延びるようにアルミ
配線８５ｄが形成されている。
でタングステンシリサイド層８２ｄに電気的に接続され
るとともに層間絶縁膜９５の上部表面上に沿って延びる
ようにアルミ配線８５ｃが形成されている。コンタクト
ホール８４ｅ、９５ｅ、８４ｆ、９５ｆ内でタングステ
ンシリサイド層８２ｄに電気的に接続されるとともに層
間絶縁膜９５の上部表面上に沿って延びるようにアルミ
配線８５ｄが形成されている。
【０１４８】ここで、この第６実施例では、周辺回路部
の配線パッド８３ａ、８３ｂ、８３ｃおよび８３ｄをポ
リシリコン膜８１ａ、８１ｂ、８１ｃ、８１ｄ、８１
ｅ、８１ｆとタングステンシリサイド層８２ａ、８２
ｂ、８２ｃ、８２ｄとの２層構造にすることによって、
ポリシリコン膜のみによって配線パッドを形成する場合
に比べて配線パッド部分の配線抵抗を有効に低減するこ
とができる。
の配線パッド８３ａ、８３ｂ、８３ｃおよび８３ｄをポ
リシリコン膜８１ａ、８１ｂ、８１ｃ、８１ｄ、８１
ｅ、８１ｆとタングステンシリサイド層８２ａ、８２
ｂ、８２ｃ、８２ｄとの２層構造にすることによって、
ポリシリコン膜のみによって配線パッドを形成する場合
に比べて配線パッド部分の配線抵抗を有効に低減するこ
とができる。
【０１４９】また、この第６実施例においても、上述し
た第１〜第５実施例と同様に、周辺回路部に配線パッド
８３ａ、８３ｂ、８３ｃおよび８３ｄを設けることによ
って、その配線パッド８３ａ、８３ｂ、８３ｃおよび８
３ｄの高さ分だけコンタクトホール８４ａ、９５ａ、８
４ｂ、９５ｂ、８４ｃ、９５ｃ、８４ｄ、９５ｄ、８４
ｅ、９５ｅ、８４ｆ、９５ｆの深さが浅くなる。これに
より、層間絶縁膜９５の上部表面の高さが高くなったと
しても、コンタクトホール８４ａ〜８４ｆ、９５ａ〜９
５ｆを容易に形成することができる。
た第１〜第５実施例と同様に、周辺回路部に配線パッド
８３ａ、８３ｂ、８３ｃおよび８３ｄを設けることによ
って、その配線パッド８３ａ、８３ｂ、８３ｃおよび８
３ｄの高さ分だけコンタクトホール８４ａ、９５ａ、８
４ｂ、９５ｂ、８４ｃ、９５ｃ、８４ｄ、９５ｄ、８４
ｅ、９５ｅ、８４ｆ、９５ｆの深さが浅くなる。これに
より、層間絶縁膜９５の上部表面の高さが高くなったと
しても、コンタクトホール８４ａ〜８４ｆ、９５ａ〜９
５ｆを容易に形成することができる。
【０１５０】なお、この第６実施例のメモリセル部の構
造は、埋込みビット線がポリシリコン膜８１ｇとタング
ステンシリサイド層８２ｅとの２層構造に構成されてい
ること以外は、前述した第１実施例〜第４実施例のメモ
リセル構造と同じ構造を有する。
造は、埋込みビット線がポリシリコン膜８１ｇとタング
ステンシリサイド層８２ｅとの２層構造に構成されてい
ること以外は、前述した第１実施例〜第４実施例のメモ
リセル構造と同じ構造を有する。
【０１５１】図７０〜図７４は、図６９に示した第６実
施例の半導体装置の製造プロセスを説明するための断面
構造図である。図６９〜図７４を参照して、次に第６実
施例の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
構造図である。図６９〜図７４を参照して、次に第６実
施例の半導体装置の製造プロセスについて説明する。
【０１５２】まず、図７０に示すように、図３９で説明
した第３実施例の半導体装置の製造プロセスと同様のプ
ロセスを用いて、半導体基板１上にＮウェル２、Ｐウェ
ル２２、Ｐウェル２０２、フィールド酸化膜７、Ｐ+ ド
レイン領域３ａ、Ｐ- ドレイン領域３ｃ、Ｐ+ ソース領
域３ｂ、Ｐ- ソース領域３ｄ、Ｎウェル電位固定領域
６、Ｎ+ ドレイン領域２３ａ、Ｎ+ ソース領域２３ｂ、
Ｎ- ドレイン領域２３ｃ、Ｎ- ソース領域２３ｄ、Ｐウ
ェル電位固定領域２６、Ｎ+ ソース／ドレイン領域２０
３ａ、２０３ｂ、２０３ｃ、Ｎ- ソース／ドレイン領域
２０４ａ、２０４ｂ、２０４ｃ、ゲート絶縁膜４ａ、４
ｂ、４ｃ、４ｄ、ゲート電極５ａ、５ｂ、５ｃ、５ｄ、
５ｅを形成する。この後、全面を覆うように１０００〜
２０００Å程度の厚みを有する絶縁膜９を形成した後、
絶縁膜９にコンタクトホール９ａ、９ｂ、９ｃ、９ｄ、
９ｅ、９ｆ、９ｇを開口する。ＣＶＤ法を用いて全面に
１０００〜２０００Å程度の厚みを有するポリシリコン
膜８１を形成する。ポリシリコン膜８１の所定領域にレ
ジスト８６を形成する。レジスト８６をマスクとして周
辺回路部のポリシリコン膜８１にＰ型の不純物をイオン
注入する。この後レジスト８６を除去する。
した第３実施例の半導体装置の製造プロセスと同様のプ
ロセスを用いて、半導体基板１上にＮウェル２、Ｐウェ
ル２２、Ｐウェル２０２、フィールド酸化膜７、Ｐ+ ド
レイン領域３ａ、Ｐ- ドレイン領域３ｃ、Ｐ+ ソース領
域３ｂ、Ｐ- ソース領域３ｄ、Ｎウェル電位固定領域
６、Ｎ+ ドレイン領域２３ａ、Ｎ+ ソース領域２３ｂ、
Ｎ- ドレイン領域２３ｃ、Ｎ- ソース領域２３ｄ、Ｐウ
ェル電位固定領域２６、Ｎ+ ソース／ドレイン領域２０
３ａ、２０３ｂ、２０３ｃ、Ｎ- ソース／ドレイン領域
２０４ａ、２０４ｂ、２０４ｃ、ゲート絶縁膜４ａ、４
ｂ、４ｃ、４ｄ、ゲート電極５ａ、５ｂ、５ｃ、５ｄ、
５ｅを形成する。この後、全面を覆うように１０００〜
２０００Å程度の厚みを有する絶縁膜９を形成した後、
絶縁膜９にコンタクトホール９ａ、９ｂ、９ｃ、９ｄ、
９ｅ、９ｆ、９ｇを開口する。ＣＶＤ法を用いて全面に
１０００〜２０００Å程度の厚みを有するポリシリコン
膜８１を形成する。ポリシリコン膜８１の所定領域にレ
ジスト８６を形成する。レジスト８６をマスクとして周
辺回路部のポリシリコン膜８１にＰ型の不純物をイオン
注入する。この後レジスト８６を除去する。
【０１５３】次に、図７１に示すように、ポリシリコン
膜８１上の所定領域にレジスト８７を形成する。レジス
ト８７をマスクとしてＮ型の不純物をイオン注入する。
この後レジスト８７を除去する。
膜８１上の所定領域にレジスト８７を形成する。レジス
ト８７をマスクとしてＮ型の不純物をイオン注入する。
この後レジスト８７を除去する。
【０１５４】次に、図７２に示すように、全面にスパッ
タリング法を用いて５００〜１５００Å程度の厚みを有
するタングステンシリサイド層８２を形成する。タング
ステンシリサイド層８２上の所定領域にレジスト８８を
形成する。レジスト８８をマスクとしてタングステンシ
リサイド層８２およびポリシリコン膜８１を異方性エッ
チングすることによって、図７３に示されるような形状
のポリシリコン膜８１ａ、８１ｂ、８１ｃ、８１ｄ、８
１ｅ、８１ｆ、８１ｇおよびタングステンシリサイド層
８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅが形成され
る。これにより、ポリシリコン膜８１ａとタングステン
シリサイド層８２ａとからなる配線パッド８３ａと、ポ
リシリコン膜８１ｂ、８１ｃとタングステンシリサイド
層８２ｂとからなる配線パッド８３ｂと、ポリシリコン
膜８１ｄとタングステンシリサイド層８２ｃとからなる
配線パッド８３ｃと、ポリシリコン膜８１ｅ、８１ｆと
タングステンシリサイド層８２ｄとからなる配線パッド
８３ｄと、ポリシリコン膜８１ｇとタングステンシリサ
イド層８２ｅとからなる埋込みビット線とが形成され
る。この後レジスト８８を除去する。
タリング法を用いて５００〜１５００Å程度の厚みを有
するタングステンシリサイド層８２を形成する。タング
ステンシリサイド層８２上の所定領域にレジスト８８を
形成する。レジスト８８をマスクとしてタングステンシ
リサイド層８２およびポリシリコン膜８１を異方性エッ
チングすることによって、図７３に示されるような形状
のポリシリコン膜８１ａ、８１ｂ、８１ｃ、８１ｄ、８
１ｅ、８１ｆ、８１ｇおよびタングステンシリサイド層
８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅが形成され
る。これにより、ポリシリコン膜８１ａとタングステン
シリサイド層８２ａとからなる配線パッド８３ａと、ポ
リシリコン膜８１ｂ、８１ｃとタングステンシリサイド
層８２ｂとからなる配線パッド８３ｂと、ポリシリコン
膜８１ｄとタングステンシリサイド層８２ｃとからなる
配線パッド８３ｃと、ポリシリコン膜８１ｅ、８１ｆと
タングステンシリサイド層８２ｄとからなる配線パッド
８３ｄと、ポリシリコン膜８１ｇとタングステンシリサ
イド層８２ｅとからなる埋込みビット線とが形成され
る。この後レジスト８８を除去する。
【０１５５】次に、図７４に示すように、全面に５００
０〜１００００Å程度の厚みを有する層間絶縁膜８４を
形成する。
０〜１００００Å程度の厚みを有する層間絶縁膜８４を
形成する。
【０１５６】この後、図４５〜図５１に示した第３実施
例の半導体装置の製造プロセスと同様のプロセスを用い
て、レジスト８９までを形成する。その後レジスト８９
をマスクとしてアルミ配線層（図示せず）を異方性エッ
チングすることによって、アルミ配線８５ａ〜８５ｅを
形成する。この後、レジスト８９を除去することによっ
て、図６９に示した第６実施例の半導体装置が完成され
る。
例の半導体装置の製造プロセスと同様のプロセスを用い
て、レジスト８９までを形成する。その後レジスト８９
をマスクとしてアルミ配線層（図示せず）を異方性エッ
チングすることによって、アルミ配線８５ａ〜８５ｅを
形成する。この後、レジスト８９を除去することによっ
て、図６９に示した第６実施例の半導体装置が完成され
る。
【０１５７】
【発明の効果】以上のように請求項１に記載の半導体装
置によれば、電位固定領域上にパッド層を設け、そのパ
ッド層の上方に第２の層間絶縁層の第２の開口を形成す
ることによって、半導体装置の高集積化に伴って半導体
基板表面から第２の層間絶縁層の上部表面までの高さが
高くなったとしても、電位固定領域への配線のための第
２の開口を容易に形成することができる。
置によれば、電位固定領域上にパッド層を設け、そのパ
ッド層の上方に第２の層間絶縁層の第２の開口を形成す
ることによって、半導体装置の高集積化に伴って半導体
基板表面から第２の層間絶縁層の上部表面までの高さが
高くなったとしても、電位固定領域への配線のための第
２の開口を容易に形成することができる。
【０１５８】請求項２〜４に記載の半導体装置によれ
ば、ソース領域、ドレイン領域、電位固定領域上にそれ
ぞれ第１、第２および第３のパッド層を形成し、その第
１、第２および第３のパッド層の上方に層間絶縁層の第
１、第２および第３の開口をそれぞれ形成することによ
って、半導体装置の高集積化に伴って積層化が進行する
ことにより半導体基板表面から層間絶縁層の上部表面ま
での高さが高くなったとしても、容易にソース領域、ド
レイン領域および電位固定領域への配線のための開口を
形成することができる。また、第１のパッド層と第３の
パッド層とを互いに電気的に接続するとともに第１およ
び第３のパッド層をともに高融点金属によって形成すれ
ば、第１および第３のパッド層部分の配線抵抗を有効に
低減することができる。さらに、第１のパッド層と第３
のパッド層とを電気的に接続するとともに第１および第
３のパッド層をともに多結晶シリコン層と金属シリサイ
ド層との２層構造に形成することによっても、第１およ
び第３のパッド層部分の配線抵抗を低減することができ
る。
ば、ソース領域、ドレイン領域、電位固定領域上にそれ
ぞれ第１、第２および第３のパッド層を形成し、その第
１、第２および第３のパッド層の上方に層間絶縁層の第
１、第２および第３の開口をそれぞれ形成することによ
って、半導体装置の高集積化に伴って積層化が進行する
ことにより半導体基板表面から層間絶縁層の上部表面ま
での高さが高くなったとしても、容易にソース領域、ド
レイン領域および電位固定領域への配線のための開口を
形成することができる。また、第１のパッド層と第３の
パッド層とを互いに電気的に接続するとともに第１およ
び第３のパッド層をともに高融点金属によって形成すれ
ば、第１および第３のパッド層部分の配線抵抗を有効に
低減することができる。さらに、第１のパッド層と第３
のパッド層とを電気的に接続するとともに第１および第
３のパッド層をともに多結晶シリコン層と金属シリサイ
ド層との２層構造に形成することによっても、第１およ
び第３のパッド層部分の配線抵抗を低減することができ
る。
【０１５９】請求項５に記載の半導体装置の製造方法に
よれば、半導体領域の電位を固定するための電位固定領
域上にパッド層を形成し、そのパッド層の上方に層間絶
縁層の開口を形成することによって、従来に比べてパッ
ド層の高さ分だけ開口の深さが浅くなる。これにより、
半導体装置の高集積化に伴って層間絶縁層の高さが高く
なったとしても、容易に電位固定領域への配線のための
開口を形成することができる。
よれば、半導体領域の電位を固定するための電位固定領
域上にパッド層を形成し、そのパッド層の上方に層間絶
縁層の開口を形成することによって、従来に比べてパッ
ド層の高さ分だけ開口の深さが浅くなる。これにより、
半導体装置の高集積化に伴って層間絶縁層の高さが高く
なったとしても、容易に電位固定領域への配線のための
開口を形成することができる。
【０１６０】請求項６に記載の半導体装置の製造方法に
よれば、ソース領域、ドレイン領域、電位固定領域上に
それぞれ第１、第２および第３のパッド層を形成し、そ
の第１、第２および第３のパッド層の上方に層間絶縁層
の第１、第２および第３の開口をそれぞれ形成すること
によって、従来に比べて第１、第２および第３のパッド
層の高さ分だけ第１、第２および第３の開口の深さが浅
くなる。これにより、半導体装置の高集積化に伴って積
層化が進み層間絶縁層の高さが高くなったとしても、第
１、第２および第３の開口を容易に形成することができ
る。
よれば、ソース領域、ドレイン領域、電位固定領域上に
それぞれ第１、第２および第３のパッド層を形成し、そ
の第１、第２および第３のパッド層の上方に層間絶縁層
の第１、第２および第３の開口をそれぞれ形成すること
によって、従来に比べて第１、第２および第３のパッド
層の高さ分だけ第１、第２および第３の開口の深さが浅
くなる。これにより、半導体装置の高集積化に伴って積
層化が進み層間絶縁層の高さが高くなったとしても、第
１、第２および第３の開口を容易に形成することができ
る。
【図１】 本発明の第１実施例による半導体装置の周辺
回路部を示した平面図である。
回路部を示した平面図である。
【図２】 図１に示した周辺回路部の１００−１００線
に沿った部分およびメモリセル部の断面図である。
に沿った部分およびメモリセル部の断面図である。
【図３】 図２に示した第１実施例の半導体装置の製造
プロセスの第１工程を説明するための断面図である。
プロセスの第１工程を説明するための断面図である。
【図４】 図２に示した第１実施例の半導体装置の製造
プロセスの第２工程を説明するための断面図である。
プロセスの第２工程を説明するための断面図である。
【図５】 図２に示した第１実施例の半導体装置の製造
プロセスの第３工程を説明するための断面図である。
プロセスの第３工程を説明するための断面図である。
【図６】 図２に示した第１実施例の半導体装置の製造
プロセスの第４工程を説明するための断面図である。
プロセスの第４工程を説明するための断面図である。
【図７】 図２に示した第１実施例の半導体装置の製造
プロセスの第５工程を説明するための断面図である。
プロセスの第５工程を説明するための断面図である。
【図８】 図２に示した第１実施例の半導体装置の製造
プロセスの第６工程を説明するための断面図である。
プロセスの第６工程を説明するための断面図である。
【図９】 図２に示した第１実施例の半導体装置の製造
プロセスの第７工程を説明するための断面図である。
プロセスの第７工程を説明するための断面図である。
【図１０】 図２に示した第１実施例の半導体装置の製
造プロセスの第８工程を説明するための断面図である。
造プロセスの第８工程を説明するための断面図である。
【図１１】 図２に示した第１実施例の半導体装置の製
造プロセスの第９工程を説明するための断面図である。
造プロセスの第９工程を説明するための断面図である。
【図１２】 図２に示した第１実施例の半導体装置の製
造プロセスの第１０工程を説明するための断面図であ
る。
造プロセスの第１０工程を説明するための断面図であ
る。
【図１３】 図２に示した第１実施例の半導体装置の製
造プロセスの第１１工程を説明するための断面図であ
る。
造プロセスの第１１工程を説明するための断面図であ
る。
【図１４】 図２に示した第１実施例の半導体装置の製
造プロセスの第１２工程を説明するための断面図であ
る。
造プロセスの第１２工程を説明するための断面図であ
る。
【図１５】 図２に示した第１実施例の半導体装置の製
造プロセスの第１３工程を説明するための断面図であ
る。
造プロセスの第１３工程を説明するための断面図であ
る。
【図１６】 図２に示した第１実施例の半導体装置の製
造プロセスの第１４工程を説明するための断面図であ
る。
造プロセスの第１４工程を説明するための断面図であ
る。
【図１７】 図２に示した第１実施例の半導体装置の製
造プロセスの第１５工程を説明するための断面図であ
る。
造プロセスの第１５工程を説明するための断面図であ
る。
【図１８】 図２に示した第１実施例の半導体装置の製
造プロセスの第１６工程を説明するための断面図であ
る。
造プロセスの第１６工程を説明するための断面図であ
る。
【図１９】 図２に示した第１実施例の半導体装置の製
造プロセスの第１７工程を説明するための断面図であ
る。
造プロセスの第１７工程を説明するための断面図であ
る。
【図２０】 図２に示した第１実施例の半導体装置の製
造プロセスの第１８工程を説明するための断面図であ
る。
造プロセスの第１８工程を説明するための断面図であ
る。
【図２１】 図２に示した第１実施例の半導体装置の製
造プロセスの第１９工程を説明するための断面図であ
る。
造プロセスの第１９工程を説明するための断面図であ
る。
【図２２】 本発明の第２実施例による半導体装置の周
辺回路部を示した平面図である。
辺回路部を示した平面図である。
【図２３】 図２２に示した周辺回路部の２００−２０
０線に沿った部分およびメモリセル部の断面図である。
０線に沿った部分およびメモリセル部の断面図である。
【図２４】 図２３に示した第２実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図２５】 図２３に示した第２実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図２６】 図２３に示した第２実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図２７】 図２３に示した第２実施例の半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図２８】 図２３に示した第２実施例の半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図２９】 図２３に示した第２実施例の半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
製造プロセスの第６工程を説明するための断面図であ
る。
【図３０】 図２３に示した第２実施例の半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
製造プロセスの第７工程を説明するための断面図であ
る。
【図３１】 図２３に示した第２実施例の半導体装置の
製造プロセスの第８工程を説明するための断面図であ
る。
製造プロセスの第８工程を説明するための断面図であ
る。
【図３２】 図２３に示した第２実施例の半導体装置の
製造プロセスの第９工程を説明するための断面図であ
る。
製造プロセスの第９工程を説明するための断面図であ
る。
【図３３】 図２３に示した第２実施例の半導体装置の
製造プロセスの第１０工程を説明するための断面図であ
る。
製造プロセスの第１０工程を説明するための断面図であ
る。
【図３４】 図２３に示した第２実施例の半導体装置の
製造プロセスの第１１工程を説明するための断面図であ
る。
製造プロセスの第１１工程を説明するための断面図であ
る。
【図３５】 図２３に示した第２実施例の半導体装置の
製造プロセスの第１２工程を説明するための断面図であ
る。
製造プロセスの第１２工程を説明するための断面図であ
る。
【図３６】 図２３に示した第２実施例の半導体装置の
製造プロセスの第１３工程を説明するための断面図であ
る。
製造プロセスの第１３工程を説明するための断面図であ
る。
【図３７】 図２３に示した第２実施例の半導体装置の
製造プロセスの第１４工程を説明するための断面図であ
る。
製造プロセスの第１４工程を説明するための断面図であ
る。
【図３８】 本発明の第３実施例による半導体装置の周
辺回路部およびメモリセル部を示した断面図である。
辺回路部およびメモリセル部を示した断面図である。
【図３９】 図３８に示した第３実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図４０】 図３８に示した第３実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図４１】 図３８に示した第３実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図４２】 図３８に示した第３実施例の半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図４３】 図３８に示した第３実施例の半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図４４】 図３８に示した第３実施例の半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
製造プロセスの第６工程を説明するための断面図であ
る。
【図４５】 図３８に示した第３実施例の半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
製造プロセスの第７工程を説明するための断面図であ
る。
【図４６】 図３８に示した第３実施例の半導体装置の
製造プロセスの第８工程を説明するための断面図であ
る。
製造プロセスの第８工程を説明するための断面図であ
る。
【図４７】 図３８に示した第３実施例の半導体装置の
製造プロセスの第９工程を説明するための断面図であ
る。
製造プロセスの第９工程を説明するための断面図であ
る。
【図４８】 図３８に示した第３実施例の半導体装置の
製造プロセスの第１０工程を説明するための断面図であ
る。
製造プロセスの第１０工程を説明するための断面図であ
る。
【図４９】 図３８に示した第３実施例の半導体装置の
製造プロセスの第１１工程を説明するための断面図であ
る。
製造プロセスの第１１工程を説明するための断面図であ
る。
【図５０】 図３８に示した第３実施例の半導体装置の
製造プロセスの第１２工程を説明するための断面図であ
る。
製造プロセスの第１２工程を説明するための断面図であ
る。
【図５１】 図３８に示した第３実施例の半導体装置の
製造プロセスの第１３工程を説明するための断面図であ
る。
製造プロセスの第１３工程を説明するための断面図であ
る。
【図５２】 本発明の第４実施例による半導体装置の周
辺回路部を示した平面図である。
辺回路部を示した平面図である。
【図５３】 図５２に示した周辺回路部の３００−３０
０線に沿った部分およびメモリセル部の断面図である。
０線に沿った部分およびメモリセル部の断面図である。
【図５４】 図５３に示した第４実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図５５】 図５３に示した第４実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図５６】 図５３に示した第４実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図５７】 本発明の第５実施例による半導体装置の周
辺回路部を示した平面図である。
辺回路部を示した平面図である。
【図５８】 図５７に示した周辺回路部の４００−４０
０線に沿った部分およびメモリセル部の断面図である。
０線に沿った部分およびメモリセル部の断面図である。
【図５９】 図５８に示した第５実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図６０】 図５８に示した第５実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図６１】 図５８に示した第５実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図６２】 図５８に示した第５実施例の半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図６３】 図５８に示した第５実施例の半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図６４】 図５８に示した第５実施例の半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
製造プロセスの第６工程を説明するための断面図であ
る。
【図６５】 図５８に示した第５実施例の半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
製造プロセスの第７工程を説明するための断面図であ
る。
【図６６】 図５８に示した第５実施例の半導体装置の
製造プロセスの第８工程を説明するための断面図であ
る。
製造プロセスの第８工程を説明するための断面図であ
る。
【図６７】 図５８に示した第５実施例の半導体装置の
製造プロセスの第９工程を説明するための断面図であ
る。
製造プロセスの第９工程を説明するための断面図であ
る。
【図６８】 本発明の第６実施例による半導体装置の周
辺回路部を示した平面図である。
辺回路部を示した平面図である。
【図６９】 図６８に示した周辺回路部の５００−５０
０に沿った部分およびメモリセル部の断面図である。
０に沿った部分およびメモリセル部の断面図である。
【図７０】 図６９に示した第６実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図７１】 図６９に示した第６実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図７２】 図６９に示した第６実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図７３】 図６９に示した第６実施例の半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図７４】 図６９に示した第６実施例の半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図７５】 従来の半導体装置の周辺回路部を示した平
面図である。
面図である。
【図７６】 図７５に示した周辺回路部の６００−６０
０に沿った部分およびメモリセル部の断面図である。
０に沿った部分およびメモリセル部の断面図である。
【図７７】 図７６に示した従来の半導体装置の製造プ
ロセスの第１工程を説明するための断面図である。
ロセスの第１工程を説明するための断面図である。
【図７８】 図７６に示した従来の半導体装置の製造プ
ロセスの第２工程を説明するための断面図である。
ロセスの第２工程を説明するための断面図である。
【図７９】 図７６に示した従来の半導体装置の製造プ
ロセスの第３工程を説明するための断面図である。
ロセスの第３工程を説明するための断面図である。
【図８０】 図７６に示した従来の半導体装置の製造プ
ロセスの第４工程を説明するための断面図である。
ロセスの第４工程を説明するための断面図である。
【図８１】 図７６に示した従来の半導体装置の製造プ
ロセスの第５工程を説明するための断面図である。
ロセスの第５工程を説明するための断面図である。
【図８２】 図７６に示した従来の半導体装置の製造プ
ロセスの第６工程を説明するための断面図である。
ロセスの第６工程を説明するための断面図である。
【図８３】 図７６に示した従来の半導体装置の製造プ
ロセスの第７工程を説明するための断面図である。
ロセスの第７工程を説明するための断面図である。
【図８４】 図７６に示した従来の半導体装置の製造プ
ロセスの第８工程を説明するための断面図である。
ロセスの第８工程を説明するための断面図である。
【図８５】 図７６に示した従来の半導体装置の製造プ
ロセスの第９工程を説明するための断面図である。
ロセスの第９工程を説明するための断面図である。
【図８６】 図７６に示した従来の半導体装置の製造プ
ロセスの第１０工程を説明するための断面図である。
ロセスの第１０工程を説明するための断面図である。
【図８７】 図７６に示した従来の半導体装置の製造プ
ロセスの第１１工程を説明するための断面図である。
ロセスの第１１工程を説明するための断面図である。
【図８８】 図７６に示した従来の半導体装置の製造プ
ロセスの第１２工程を説明するための断面図である。
ロセスの第１２工程を説明するための断面図である。
【図８９】 図７６に示した従来の半導体装置の製造プ
ロセスの第１３工程を説明するための断面図である。
ロセスの第１３工程を説明するための断面図である。
【図９０】 図７６に示した従来の半導体装置の製造プ
ロセスの第１４工程を説明するための断面図である。
ロセスの第１４工程を説明するための断面図である。
【図９１】 図７６に示した従来の半導体装置の製造プ
ロセスの第１５工程を説明するための断面図である。
ロセスの第１５工程を説明するための断面図である。
【図９２】 図７６に示した従来の半導体装置の製造プ
ロセスの第１６工程を説明するための断面図である。
ロセスの第１６工程を説明するための断面図である。
２ Ｎウェル、３ａ Ｐ+ ドレイン領域、３ｂ Ｐ+ ソ
ース領域、９ａ，９ｂ，９ｃ コンタクトホール、１０
ａ，１０ｂ 配線パッド、１１ａ，１１ｂ，１１ｃ コ
ンタクトホール、１２ａ 配線パッド、１３ａ，１３
ｂ，１３ｃ コンタクトホール、１４ａ，１４ｂ アル
ミ配線。なお、各図中、同一符号は同一または相当部分
を示す。
ース領域、９ａ，９ｂ，９ｃ コンタクトホール、１０
ａ，１０ｂ 配線パッド、１１ａ，１１ｂ，１１ｃ コ
ンタクトホール、１２ａ 配線パッド、１３ａ，１３
ｂ，１３ｃ コンタクトホール、１４ａ，１４ｂ アル
ミ配線。なお、各図中、同一符号は同一または相当部分
を示す。
フロントページの続き (72)発明者 安田 憲一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 菊田 繁 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (6)
- 【請求項１】 主表面を有する第１導電型の半導体領域
と、 前記半導体領域の主表面上の所定領域に形成され、前記
半導体領域の電位を固定するための第１導電型の電位固
定領域と、 前記半導体領域を覆うように形成され、前記電位固定領
域上に第１の開口を有する第１の層間絶縁層と、 前記第１の開口を介して前記電位固定領域に電気的に接
続するように形成され、前記第１の開口内に位置する第
１の部分と前記第１の層間絶縁層の上部表面上に沿って
延びる第２の部分とを有するパッド層と、 前記半導体領域の全面を覆うように形成され、前記パッ
ド層の上方に第２の開口を有する第２の層間絶縁層と、 前記第２の開口を介して前記パッド層の上部表面上に電
気的に接続するように形成された電位供給層とを備え
た、半導体装置。 - 【請求項２】 主表面を有する第１導電型の半導体領域
と、 前記半導体領域の主表面上にチャネル領域を挟むように
所定の間隔を隔てて形成された第２導電型のソース領域
およびドレイン領域と、 前記チャネル領域上にゲート絶縁層を介して形成された
ゲート電極と、 前記半導体領域の主表面上の所定領域に形成され、前記
半導体領域の電位を固定するための第１導電型の電位固
定領域と、 前記ソース領域上に前記ソース領域に電気的に接続する
ように形成された第１のパッド層と、 前記ドレイン領域上に前記ドレイン領域に電気的に接続
するように形成された第２のパッド層と、 前記電位固定領域上に前記電位固定領域に電気的に接続
するように形成された第３のパッド層と、 前記第１、第２および第３のパッド層を覆うように形成
され、前記第１、第２および第３のパッド層の上方に前
記第１、第２および第３のパッド層にまで達する第１、
第２および第３の開口を有する層間絶縁層と、 前記第１の開口を介して前記第１のパッド層と電気的に
接続するように形成された第１の配線層と、 前記第２の開口を介して前記第２のパッド層と電気的に
接続するように形成された第２の配線層と、 前記第３の開口を介して前記第３のパッド層と電気的に
接続するように形成された電位供給層とを備えた、半導
体装置。 - 【請求項３】 前記第１の配線層と前記第３の配線層と
は互いに電気的に接続されており、前記第１の配線層と
前記第３の配線層とはともに高融点金属によって形成さ
れている、請求項２に記載の半導体装置。 - 【請求項４】 前記第１の配線層と前記第３の配線層と
は互いに電気的に接続されており、前記第１のパッド層
と前記第３のパッド層とはともに多結晶シリコン層と金
属シリサイド層との２層構造を有している、請求項２に
記載の半導体装置。 - 【請求項５】 第１導電型の半導体領域の主表面上の所
定領域に前記半導体領域の電位を固定するための第１導
電型の電位固定領域を形成する工程と、 前記電位固定領域上に前記電位固定領域に電気的に接続
するようにパッド層を形成する工程と、 前記パッド層を覆うとともに、前記パッド層の上方に開
口を有する層間絶縁層を形成する工程と、 前記開口を介して前記パッド層に電気的に接続するよう
に配線層を形成する工程とを備えた、半導体装置の製造
方法。 - 【請求項６】 第１導電型の半導体領域の主表面上にチ
ャネル領域を挟むように所定の間隔を隔てて第２導電型
のソース領域およびドレイン領域を形成する工程と、 前記チャネル領域上にゲート絶縁層を介してゲート電極
を形成する工程と、 前記半導体領域の主表面上の所定領域に前記半導体領域
の電位を固定するための第１導電型の電位固定領域を形
成する工程と、 前記ソース領域上に前記ソース領域に電気的に接続する
ように第１のパッド層を形成する工程と、 前記ドレイン領域上に前記ドレイン領域に電気的に接続
するように第２のパッド層を形成する工程と、 前記電位固定領域上に前記電位固定領域に電気的に接続
するように第３のパッド層を形成する工程と、 前記第１、第２および第３のパッド層を覆うように層間
絶縁層を形成する工程と、 前記層間絶縁層の前記第１、第２および第３のパッド層
の上方に前記第１、第２および第３のパッド層にまで達
する第１、第２および第３の開口を形成する工程と、 前記第１の開口を介して前記第１のパッド層と電気的に
接続するように第１の配線層を形成する工程と、 前記第２の開口を介して前記第２のパッド層と電気的に
接続するように第２の配線層を形成する工程と、 前記第３の開口を介して前記第３のパッド層と電気的に
接続するように第３の配線層を形成する工程とを備え
た、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165610A JPH07122645A (ja) | 1993-08-31 | 1994-07-18 | 半導体装置およびその製造方法 |
| KR1019940021405A KR950007163A (ko) | 1993-08-31 | 1994-08-29 | Mos 트랜지스터를 가지는 반도체장치 및 그 제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-215762 | 1993-08-31 | ||
| JP21576293 | 1993-08-31 | ||
| JP6165610A JPH07122645A (ja) | 1993-08-31 | 1994-07-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122645A true JPH07122645A (ja) | 1995-05-12 |
Family
ID=26490278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165610A Withdrawn JPH07122645A (ja) | 1993-08-31 | 1994-07-18 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07122645A (ja) |
| KR (1) | KR950007163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045475A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 웰 바이어싱 트랜지스터 형성방법 |
| JP2008060537A (ja) * | 2006-07-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-07-18 JP JP6165610A patent/JPH07122645A/ja not_active Withdrawn
- 1994-08-29 KR KR1019940021405A patent/KR950007163A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045475A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 웰 바이어싱 트랜지스터 형성방법 |
| JP2008060537A (ja) * | 2006-07-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007163A (ko) | 1995-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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