JP2001015715A - 不揮発性メモリセルと電界効果トランジスタとを備えた半導体装置およびその製造方法 - Google Patents
不揮発性メモリセルと電界効果トランジスタとを備えた半導体装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 電界効果トランジスタに関わる製造工程をほ
とんど変更せずに不揮発性メモリセルを形成可能であ
り、製造工程および製造設備の共用化により低コストで
製造でき、さらに低電圧駆動の可能な半導体装置および
その製造方法を提供する。 【解決手段】 電界効果トランジスタ２２のゲート電極
６と同時に形成可能な平面形状を持つ第１導電層５をシ
リコン基板１上にトンネル絶縁膜３を介して設ける。層
間絶縁膜９を電界効果トランジスタ２２を覆うように設
ける。層間絶縁膜９には第１導電層５を露出する開口１
３ａを形成する。開口１３ａの内部において第１導電層
５上に第２導電層１４を設ける。さらに、第２導電層１
４上に内部絶縁膜１５を介して不揮発性メモリセルのコ
ントロール・ゲート電極１９を設ける。不揮発性メモリ
セル２１のフローティング・ゲート電極２０は第１およ
び第２の導電層５、１４により構成される。
とんど変更せずに不揮発性メモリセルを形成可能であ
り、製造工程および製造設備の共用化により低コストで
製造でき、さらに低電圧駆動の可能な半導体装置および
その製造方法を提供する。 【解決手段】 電界効果トランジスタ２２のゲート電極
６と同時に形成可能な平面形状を持つ第１導電層５をシ
リコン基板１上にトンネル絶縁膜３を介して設ける。層
間絶縁膜９を電界効果トランジスタ２２を覆うように設
ける。層間絶縁膜９には第１導電層５を露出する開口１
３ａを形成する。開口１３ａの内部において第１導電層
５上に第２導電層１４を設ける。さらに、第２導電層１
４上に内部絶縁膜１５を介して不揮発性メモリセルのコ
ントロール・ゲート電極１９を設ける。不揮発性メモリ
セル２１のフローティング・ゲート電極２０は第１およ
び第２の導電層５、１４により構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに言えば、フローティング・ゲ
ート電極を有する金属−酸化物−半導体（Metal-Oxide-
Semiconductor、ＭＯＳ）型の不揮発性メモリセルとＭ
ＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジス
タという）とを備えた半導体装置およびその製造方法に
関する。
の製造方法に関し、さらに言えば、フローティング・ゲ
ート電極を有する金属−酸化物−半導体（Metal-Oxide-
Semiconductor、ＭＯＳ）型の不揮発性メモリセルとＭ
ＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジス
タという）とを備えた半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】一般に、不揮発性メモリとロジック回路
（例えば、不揮発性メモリの制御などの機能を持つ回
路）を１つのチップに内蔵した半導体装置では、フロー
ティング・ゲート電極とコントロール・ゲート電極の積
層ゲート構造を持つＭＯＳ型の不揮発性メモリセル（以
下、単にメモリセルという）とロジック回路素子として
動作するＭＯＳトランジスタとを半導体基板上に備えて
いる。
（例えば、不揮発性メモリの制御などの機能を持つ回
路）を１つのチップに内蔵した半導体装置では、フロー
ティング・ゲート電極とコントロール・ゲート電極の積
層ゲート構造を持つＭＯＳ型の不揮発性メモリセル（以
下、単にメモリセルという）とロジック回路素子として
動作するＭＯＳトランジスタとを半導体基板上に備えて
いる。
【０００３】図９および図１０は、不揮発性メモリセル
とＭＯＳトランジスタを備えた従来の半導体装置の製造
方法の一例を示す。
とＭＯＳトランジスタを備えた従来の半導体装置の製造
方法の一例を示す。
【０００４】まず最初に、図９（ａ）に示すように、シ
リコン基板１０１の表面領域に酸化シリコンからなる素
子分離領域１０２を形成する。この素子分離領域１０２
により、メモリセルの形成されるメモリセル領域Ａ１０
１とＭＯＳトランジスタの形成されるロジック回路領域
Ａ１０２のそれぞれにおいて、シリコン基板１０１の表
面領域に多数の活性領域が画定される。しかし、ここで
は説明を簡略化するため、メモリセル領域Ａ１０１とロ
ジック回路領域Ａ１０２に各々１つの活性領域が形成さ
れているものとして説明する。
リコン基板１０１の表面領域に酸化シリコンからなる素
子分離領域１０２を形成する。この素子分離領域１０２
により、メモリセルの形成されるメモリセル領域Ａ１０
１とＭＯＳトランジスタの形成されるロジック回路領域
Ａ１０２のそれぞれにおいて、シリコン基板１０１の表
面領域に多数の活性領域が画定される。しかし、ここで
は説明を簡略化するため、メモリセル領域Ａ１０１とロ
ジック回路領域Ａ１０２に各々１つの活性領域が形成さ
れているものとして説明する。
【０００５】次に、シリコン基板１０１の全表面に酸化
シリコン膜（図示せず）を形成した後、その酸化シリコ
ン膜上に不純物の導入されたポリシリコン膜（図示せ
ず）を堆積する。続いて、それらの酸化シリコン膜とポ
リシリコン膜を所定形状に同時にパターン化することに
より、シリコン基板１０１上のメモリセル領域Ａ１０１
にトンネル絶縁膜１０３とフローティング・ゲート電極
１０４を形成する。
シリコン膜（図示せず）を形成した後、その酸化シリコ
ン膜上に不純物の導入されたポリシリコン膜（図示せ
ず）を堆積する。続いて、それらの酸化シリコン膜とポ
リシリコン膜を所定形状に同時にパターン化することに
より、シリコン基板１０１上のメモリセル領域Ａ１０１
にトンネル絶縁膜１０３とフローティング・ゲート電極
１０４を形成する。
【０００６】さらに、図９（ｂ）に示すように、シリコ
ン基板１０１上の全体を覆うように酸化シリコン膜と不
純物の導入されたポリシリコン膜（いずれも図示せず）
をこの順に堆積した後、フローティング・ゲート電極１
０４と同一の形状にパターン化し、フローティング・ゲ
ート電極１０４上に内部絶縁膜１０５とコントロール・
ゲート電極１０６を形成する。この時、シリコン基板１
０１上のロジック回路領域Ａ１０２には、堆積された酸
化シリコン膜１０７およびポリシリコン膜１０８が残存
する。
ン基板１０１上の全体を覆うように酸化シリコン膜と不
純物の導入されたポリシリコン膜（いずれも図示せず）
をこの順に堆積した後、フローティング・ゲート電極１
０４と同一の形状にパターン化し、フローティング・ゲ
ート電極１０４上に内部絶縁膜１０５とコントロール・
ゲート電極１０６を形成する。この時、シリコン基板１
０１上のロジック回路領域Ａ１０２には、堆積された酸
化シリコン膜１０７およびポリシリコン膜１０８が残存
する。
【０００７】続いて、図９（ｃ）に示すように、酸化シ
リコン膜１０７とポリシリコン膜１０８を所定形状に同
時にパターン化し、ロジック回路領域Ａ１０２にゲート
絶縁膜１０９とゲート電極１１０を形成する。
リコン膜１０７とポリシリコン膜１０８を所定形状に同
時にパターン化し、ロジック回路領域Ａ１０２にゲート
絶縁膜１０９とゲート電極１１０を形成する。
【０００８】次に、図１０（ａ）に示すように、シリコ
ン基板１０１の全体を覆うように酸化シリコン膜（図示
せず）を堆積した後、その酸化シリコン膜をエッチバッ
クすることにより、フローティング・ゲート電極１０４
およびコントロール・ゲート電極１０６の側部に酸化シ
リコンからなる一対の側壁スペーサ１１２Ａを形成し、
ゲート電極１１０の側部に酸化シリコンからなる一対の
側壁スペーサ１１２Ｂを形成する。
ン基板１０１の全体を覆うように酸化シリコン膜（図示
せず）を堆積した後、その酸化シリコン膜をエッチバッ
クすることにより、フローティング・ゲート電極１０４
およびコントロール・ゲート電極１０６の側部に酸化シ
リコンからなる一対の側壁スペーサ１１２Ａを形成し、
ゲート電極１１０の側部に酸化シリコンからなる一対の
側壁スペーサ１１２Ｂを形成する。
【０００９】続いて、コントロール・ゲート電極１０
６、ゲート電極１１０および側壁スペーサ１１２Ａ、１
１２Ｂをマスクにしてシリコン基板１０１の表面領域に
不純物のイオン注入を行う。このイオン注入により、メ
モリセル領域Ａ１０１に一対のソース・ドレイン領域１
１１Ａが形成され、ロジック回路領域Ａ１０２に一対の
ソース・ドレイン領域１１１Ｂが形成される。
６、ゲート電極１１０および側壁スペーサ１１２Ａ、１
１２Ｂをマスクにしてシリコン基板１０１の表面領域に
不純物のイオン注入を行う。このイオン注入により、メ
モリセル領域Ａ１０１に一対のソース・ドレイン領域１
１１Ａが形成され、ロジック回路領域Ａ１０２に一対の
ソース・ドレイン領域１１１Ｂが形成される。
【００１０】こうして、一対のソース・ドレイン領域１
１１Ａ、トンネル絶縁膜１０３、フローティング・ゲー
ト電極１０４、内部絶縁膜１０５およびコントロール・
ゲート電極１０６で構成されるＭＯＳ型のメモリセル１
２１がメモリセル領域Ａ１０１に形成され、一対のソー
ス・ドレイン領域１１１Ｂ、ゲート絶縁膜１０９、ゲー
ト電極１１０で構成されるＭＯＳトランジスタ１２２が
ロジック回路領域Ａ１０２に形成される。
１１Ａ、トンネル絶縁膜１０３、フローティング・ゲー
ト電極１０４、内部絶縁膜１０５およびコントロール・
ゲート電極１０６で構成されるＭＯＳ型のメモリセル１
２１がメモリセル領域Ａ１０１に形成され、一対のソー
ス・ドレイン領域１１１Ｂ、ゲート絶縁膜１０９、ゲー
ト電極１１０で構成されるＭＯＳトランジスタ１２２が
ロジック回路領域Ａ１０２に形成される。
【００１１】次に、図１０（ｂ）に示すように、シリコ
ン基板１０１の全体を覆うように酸化シリコンを堆積し
て層間絶縁膜１１３を形成した後、層間絶縁膜１１３の
表面を平坦化する。さらに、パターン化されたフォトレ
ジスト膜をマスクに用いて層間絶縁膜１１３を選択的に
エッチングし、層間絶縁膜１１３を貫通するコンタクト
孔１１４と１１５を形成する。それらのコンタクト孔１
１４と１１５の底部は、コントロール・ゲート電極１０
６と一方のソース・ドレイン領域１１１Ｂにそれぞれ達
している。
ン基板１０１の全体を覆うように酸化シリコンを堆積し
て層間絶縁膜１１３を形成した後、層間絶縁膜１１３の
表面を平坦化する。さらに、パターン化されたフォトレ
ジスト膜をマスクに用いて層間絶縁膜１１３を選択的に
エッチングし、層間絶縁膜１１３を貫通するコンタクト
孔１１４と１１５を形成する。それらのコンタクト孔１
１４と１１５の底部は、コントロール・ゲート電極１０
６と一方のソース・ドレイン領域１１１Ｂにそれぞれ達
している。
【００１２】続いて、図１０（ｃ）に示すように、層間
絶縁膜１１３の上に、コンタクト孔１１４、１１５の内
部空間を完全に塞ぐ程度の厚さのタングステン膜（図示
せず）を堆積した後、そのタングステン膜を所定形状に
パターン化して配線層１１６と１１７を形成する。
絶縁膜１１３の上に、コンタクト孔１１４、１１５の内
部空間を完全に塞ぐ程度の厚さのタングステン膜（図示
せず）を堆積した後、そのタングステン膜を所定形状に
パターン化して配線層１１６と１１７を形成する。
【００１３】こうして、シリコン基板１０１上にメモリ
セル１２１とＭＯＳトランジスタ１２２を備えた従来の
半導体装置が完成する。
セル１２１とＭＯＳトランジスタ１２２を備えた従来の
半導体装置が完成する。
【００１４】
【発明が解決しようとする課題】図９および図１０の従
来の半導体装置の製造方法では、メモリセル１２１のコ
ントロール・ゲート電極１０６とＭＯＳトランジスタ１
２２のゲート電極１１０は、同一のポリシリコン膜をパ
ターン化することにより形成される。しかし、ポリシリ
コン膜のパターン化は、コントロール・ゲート電極１０
６とゲート電極１１０のそれぞれについて個別に行われ
る。このように一度にパターン化できない理由は、メモ
リセル１２１とＭＯＳトランジスタ１２２で設計ルール
に違いがあるからである。すなわち、ＭＯＳトランジス
タ１２２がメモリセル１２１に対してより微細な構造を
持つためである。また、メモリセル１２１はフローティ
ング・ゲート電極１０４とコントロール・ゲート電極１
０６の積層ゲート構造を持つため、フローティング・ゲ
ート電極１０４の形成に先立ってゲート電極１１０を形
成することはできない。したがって、ＭＯＳトランジス
タ１２１の形成に関わる製造工程を大幅に変更する必要
が生じ、製造工程および製造設備の共用化が困難とな
る。よって、製造コストが増加するという問題がある。
来の半導体装置の製造方法では、メモリセル１２１のコ
ントロール・ゲート電極１０６とＭＯＳトランジスタ１
２２のゲート電極１１０は、同一のポリシリコン膜をパ
ターン化することにより形成される。しかし、ポリシリ
コン膜のパターン化は、コントロール・ゲート電極１０
６とゲート電極１１０のそれぞれについて個別に行われ
る。このように一度にパターン化できない理由は、メモ
リセル１２１とＭＯＳトランジスタ１２２で設計ルール
に違いがあるからである。すなわち、ＭＯＳトランジス
タ１２２がメモリセル１２１に対してより微細な構造を
持つためである。また、メモリセル１２１はフローティ
ング・ゲート電極１０４とコントロール・ゲート電極１
０６の積層ゲート構造を持つため、フローティング・ゲ
ート電極１０４の形成に先立ってゲート電極１１０を形
成することはできない。したがって、ＭＯＳトランジス
タ１２１の形成に関わる製造工程を大幅に変更する必要
が生じ、製造工程および製造設備の共用化が困難とな
る。よって、製造コストが増加するという問題がある。
【００１５】さらに、高集積化のためにメモリセル１２
１を微細化した場合、コントロール・ゲート電極１０６
およびフローティング・ゲート電極１０４の平面形状が
縮小される。このため、コントロール・ゲート電極１０
６およびフローティング・ゲート電極１０４間の対向面
積が減少して静電容量は小さくなる。このようにコント
ロール・ゲート電極１０６およびフローティング・ゲー
ト電極１０４間の静電容量が小さくなると、容量結合比
（コントロール・ゲート電極１０６およびフローティン
グ・ゲート電極１０４間の静電容量とフローティング・
ゲート電極１０４およびシリコン基板１０１間の静電容
量との比）が小さくなる。このため、コントロール・ゲ
ート電極１０６に印加された電圧が一対のソース・ドレ
イン領域１１１Ａ間に形成されるチャネル領域へ伝達さ
れ難くなる。よって、駆動電圧が高くなるという問題が
ある。
１を微細化した場合、コントロール・ゲート電極１０６
およびフローティング・ゲート電極１０４の平面形状が
縮小される。このため、コントロール・ゲート電極１０
６およびフローティング・ゲート電極１０４間の対向面
積が減少して静電容量は小さくなる。このようにコント
ロール・ゲート電極１０６およびフローティング・ゲー
ト電極１０４間の静電容量が小さくなると、容量結合比
（コントロール・ゲート電極１０６およびフローティン
グ・ゲート電極１０４間の静電容量とフローティング・
ゲート電極１０４およびシリコン基板１０１間の静電容
量との比）が小さくなる。このため、コントロール・ゲ
ート電極１０６に印加された電圧が一対のソース・ドレ
イン領域１１１Ａ間に形成されるチャネル領域へ伝達さ
れ難くなる。よって、駆動電圧が高くなるという問題が
ある。
【００１６】そこで、本発明の目的は、製造工程および
製造設備の共用化が容易となり、低コストで製造できる
半導体装置およびその製造方法を提供することにある。
製造設備の共用化が容易となり、低コストで製造できる
半導体装置およびその製造方法を提供することにある。
【００１７】本発明の他の目的は、電界効果トランジス
タに関わる製造工程をほとんど変更せずに不揮発性メモ
リセルを形成できる半導体装置およびその製造方法を提
供することにある。
タに関わる製造工程をほとんど変更せずに不揮発性メモ
リセルを形成できる半導体装置およびその製造方法を提
供することにある。
【００１８】本発明のさらに他の目的は、低電圧駆動の
可能な不揮発性メモリセルを内蔵できる半導体装置およ
びその製造方法を提供することにある。
可能な不揮発性メモリセルを内蔵できる半導体装置およ
びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】（１） 本発明の半導体
装置は、フローティング・ゲート電極を有する不揮発性
メモリセルと電界効果トランジスタとを半導体基板上に
備えた半導体装置であって、前記半導体基板上にトンネ
ル絶縁膜を介して形成され、且つ所定形状にパターン化
された第１導電層と、前記半導体基板上に前記電界効果
トランジスタを覆うように形成され、且つ前記第１導電
層の表面を露出せしめる第１開口を有する第１層間絶縁
膜と、前記第１開口の内部において前記第１導電層上に
形成され、且つ所定形状にパターン化された第２導電層
と、所定形状にパターン化された内部絶縁膜を介して前
記第２導電層上に形成された、前記不揮発性メモリセル
のコントロール・ゲート電極とを含んでなり、前記第１
および第２の導電層は前記フローティング・ゲート電極
を構成し、しかも前記第１導電層は前記電界効果トラン
ジスタのゲート電極と同時に形成可能な平面形状を持つ
ことを特徴とする。
装置は、フローティング・ゲート電極を有する不揮発性
メモリセルと電界効果トランジスタとを半導体基板上に
備えた半導体装置であって、前記半導体基板上にトンネ
ル絶縁膜を介して形成され、且つ所定形状にパターン化
された第１導電層と、前記半導体基板上に前記電界効果
トランジスタを覆うように形成され、且つ前記第１導電
層の表面を露出せしめる第１開口を有する第１層間絶縁
膜と、前記第１開口の内部において前記第１導電層上に
形成され、且つ所定形状にパターン化された第２導電層
と、所定形状にパターン化された内部絶縁膜を介して前
記第２導電層上に形成された、前記不揮発性メモリセル
のコントロール・ゲート電極とを含んでなり、前記第１
および第２の導電層は前記フローティング・ゲート電極
を構成し、しかも前記第１導電層は前記電界効果トラン
ジスタのゲート電極と同時に形成可能な平面形状を持つ
ことを特徴とする。
【００２０】（２） 本発明の半導体装置では、前記不
揮発性メモリセルのフローティング・ゲート電極が、前
記半導体基板上に前記トンネル絶縁膜を介して設けられ
た前記第１電極層と、前記第１層間絶縁膜の前記第１開
口の内部において前記第１導電層上に設けられた前記第
２導電層とによって構成されており、しかも前記第１導
電層が前記電界効果トランジスタのゲート電極と同時に
形成可能な平面形状を持っている。
揮発性メモリセルのフローティング・ゲート電極が、前
記半導体基板上に前記トンネル絶縁膜を介して設けられ
た前記第１電極層と、前記第１層間絶縁膜の前記第１開
口の内部において前記第１導電層上に設けられた前記第
２導電層とによって構成されており、しかも前記第１導
電層が前記電界効果トランジスタのゲート電極と同時に
形成可能な平面形状を持っている。
【００２１】このため、前記第１導電層と前記電界効果
トランジスタのゲート電極とを同時に形成でき、しかも
第１層間絶縁膜で前記電界効果トランジスタを覆った後
で、不揮発性メモリセルに固有の前記第２導電層、内部
絶縁膜およびコントロール・ゲート電極を形成すること
ができる。したがって、前記電界効果トランジスタの形
成に関わる製造工程をほとんど変更する必要がない。よ
って、製造工程や製造設備の共用化が容易となり、共用
化によって低コストでの製造が可能となる。
トランジスタのゲート電極とを同時に形成でき、しかも
第１層間絶縁膜で前記電界効果トランジスタを覆った後
で、不揮発性メモリセルに固有の前記第２導電層、内部
絶縁膜およびコントロール・ゲート電極を形成すること
ができる。したがって、前記電界効果トランジスタの形
成に関わる製造工程をほとんど変更する必要がない。よ
って、製造工程や製造設備の共用化が容易となり、共用
化によって低コストでの製造が可能となる。
【００２２】また、前記第２導電層は前記第１開口の内
部において設けられているため、前記不揮発性メモリセ
ルの占有面積を変えずに前記第２導電層の平面形状を拡
大できる。前記第２導電層の平面形状を拡大すれば、前
記フローティング・ゲート電極と前記コントロール・ゲ
ート電極の対向面積は大きくなるので、前記フローティ
ング・ゲート電極およびコントロール・ゲート電極間の
静電容量が大きくなる。よって、容量結合比が大きくな
り、低電圧駆動が可能となる。
部において設けられているため、前記不揮発性メモリセ
ルの占有面積を変えずに前記第２導電層の平面形状を拡
大できる。前記第２導電層の平面形状を拡大すれば、前
記フローティング・ゲート電極と前記コントロール・ゲ
ート電極の対向面積は大きくなるので、前記フローティ
ング・ゲート電極およびコントロール・ゲート電極間の
静電容量が大きくなる。よって、容量結合比が大きくな
り、低電圧駆動が可能となる。
【００２３】尚、前記第１導電層を前記電界効果トラン
ジスタのゲート電極と同時に形成可能とするには、前記
第１導電層が前記電界効果トランジスタのゲート電極と
同時にパターン化できる平面形状を持てばよく、例え
ば、前記第１導電層の平面形状の幅を前記電界効果トラ
ンジスタのゲート長と略同一に設定すればよい。
ジスタのゲート電極と同時に形成可能とするには、前記
第１導電層が前記電界効果トランジスタのゲート電極と
同時にパターン化できる平面形状を持てばよく、例え
ば、前記第１導電層の平面形状の幅を前記電界効果トラ
ンジスタのゲート長と略同一に設定すればよい。
【００２４】（３） 本発明の半導体装置の好ましい例
では、前記第１導電層の平面形状が前記ゲート電極の平
面形状と略同一である。この場合、前記第１導電層と前
記電界効果トランジスタのゲート電極の同時形成が容易
になる利点がある。
では、前記第１導電層の平面形状が前記ゲート電極の平
面形状と略同一である。この場合、前記第１導電層と前
記電界効果トランジスタのゲート電極の同時形成が容易
になる利点がある。
【００２５】本発明の半導体装置の他の好ましい例で
は、前記第１層間絶縁膜に形成されたコンタクト孔を介
して前記電界効果トランジスタのソース・ドレイン領域
と電気的に接続される配線層をさらに含んでなり、前記
コントロール・ゲート電極が前記配線層と同一の材料で
形成される。この場合、前記コントロール・ゲート電極
と前記配線層とを同時に形成できるため、製造工程を簡
略化でき、ひいては製造コストをさらに低減できる利点
がある。
は、前記第１層間絶縁膜に形成されたコンタクト孔を介
して前記電界効果トランジスタのソース・ドレイン領域
と電気的に接続される配線層をさらに含んでなり、前記
コントロール・ゲート電極が前記配線層と同一の材料で
形成される。この場合、前記コントロール・ゲート電極
と前記配線層とを同時に形成できるため、製造工程を簡
略化でき、ひいては製造コストをさらに低減できる利点
がある。
【００２６】本発明の半導体装置のさらに他の好ましい
例では、前記コンタクト孔と連通する溝を有し且つ前記
第１層間絶縁膜上に形成された第２層間絶縁膜をさらに
含んでなり、その第２層間絶縁膜には前記内部絶縁膜を
露出する第２開口が形成されていて、しかもその第２開
口の内部に前記コントロール・ゲート電極が埋め込まれ
ていると共に、前記溝の内部に前記配線層が埋め込まれ
ている。この場合、前記配線層がいわゆる埋め込み配線
として形成されるため、高集積化・高密度化に有利とな
る。
例では、前記コンタクト孔と連通する溝を有し且つ前記
第１層間絶縁膜上に形成された第２層間絶縁膜をさらに
含んでなり、その第２層間絶縁膜には前記内部絶縁膜を
露出する第２開口が形成されていて、しかもその第２開
口の内部に前記コントロール・ゲート電極が埋め込まれ
ていると共に、前記溝の内部に前記配線層が埋め込まれ
ている。この場合、前記配線層がいわゆる埋め込み配線
として形成されるため、高集積化・高密度化に有利とな
る。
【００２７】本発明のさらに他の好ましい例では、前記
第２導電層が前記内部絶縁膜と共に前記第１開口外部の
前記第１層間絶縁膜上に延在して形成される。この場
合、フローティング・ゲート電極およびコントロール・
ゲート電極間の静電容量をさらに大きくできる利点があ
る。
第２導電層が前記内部絶縁膜と共に前記第１開口外部の
前記第１層間絶縁膜上に延在して形成される。この場
合、フローティング・ゲート電極およびコントロール・
ゲート電極間の静電容量をさらに大きくできる利点があ
る。
【００２８】本発明のさらに他の好ましい例では、前記
内部絶縁膜が前記第２導電層と略同一の形状にパターン
化されてなる。この場合、第２導電層と内部絶縁膜とを
同時にパターン化できるため、製造工程をさらに簡略化
でき、ひいては製造コストをより低減できる利点があ
る。
内部絶縁膜が前記第２導電層と略同一の形状にパターン
化されてなる。この場合、第２導電層と内部絶縁膜とを
同時にパターン化できるため、製造工程をさらに簡略化
でき、ひいては製造コストをより低減できる利点があ
る。
【００２９】（４） 本発明の半導体装置の製造方法
は、フローティング・ゲート電極を有する不揮発性メモ
リセルと電界効果トランジスタとを半導体基板上に備え
た半導体装置の製造方法であって、前記電界効果トラン
ジスタと、トンネル絶縁膜を介して所定形状にパターン
化された第１導電層とを前記半導体基板上に形成する第
１工程と、前記第１導電層と前記電界効果トランジスタ
とを覆うように前記半導体基板上に第１層間絶縁膜を形
成する第２工程と、前記第１層間絶縁膜を選択的にエッ
チングして前記第１導電層の表面を露出せしめる第１開
口を形成する第３工程と、前記第１開口の内部において
前記第１導電層上に形成され且つ所定形状にパターン化
された第２導電層と、その第２導電層上に形成され且つ
所定形状にパターン化された内部絶縁膜とでなる構造体
を形成する第４工程と、前記内部絶縁膜上に前記不揮発
性メモリセルのコントロール・ゲート電極を形成する第
５工程とを含んでおり、前記第１および第２の導電層は
前記フローティング・ゲート電極を構成し、しかも前記
第１導電層は前記電界効果トランジスタのゲート電極と
同時に形成可能な平面形状を持つことを特徴とする。
は、フローティング・ゲート電極を有する不揮発性メモ
リセルと電界効果トランジスタとを半導体基板上に備え
た半導体装置の製造方法であって、前記電界効果トラン
ジスタと、トンネル絶縁膜を介して所定形状にパターン
化された第１導電層とを前記半導体基板上に形成する第
１工程と、前記第１導電層と前記電界効果トランジスタ
とを覆うように前記半導体基板上に第１層間絶縁膜を形
成する第２工程と、前記第１層間絶縁膜を選択的にエッ
チングして前記第１導電層の表面を露出せしめる第１開
口を形成する第３工程と、前記第１開口の内部において
前記第１導電層上に形成され且つ所定形状にパターン化
された第２導電層と、その第２導電層上に形成され且つ
所定形状にパターン化された内部絶縁膜とでなる構造体
を形成する第４工程と、前記内部絶縁膜上に前記不揮発
性メモリセルのコントロール・ゲート電極を形成する第
５工程とを含んでおり、前記第１および第２の導電層は
前記フローティング・ゲート電極を構成し、しかも前記
第１導電層は前記電界効果トランジスタのゲート電極と
同時に形成可能な平面形状を持つことを特徴とする。
【００３０】（５） 本発明の半導体装置の製造方法で
は、本発明の半導体装置で述べたのと実質的に同じ理由
により、製造工程や製造設備の共用化が容易となり、共
用化によって低コストでの製造が可能となる。また、低
電圧駆動が可能となる。
は、本発明の半導体装置で述べたのと実質的に同じ理由
により、製造工程や製造設備の共用化が容易となり、共
用化によって低コストでの製造が可能となる。また、低
電圧駆動が可能となる。
【００３１】（６） 本発明の半導体装置の製造方法の
好ましい例では、前記第１導電層の平面形状が前記ゲー
ト電極の平面形状と略同一である。この場合、前記第１
導電層と前記電界効果トランジスタのゲート電極の同時
形成が容易になる利点がある。
好ましい例では、前記第１導電層の平面形状が前記ゲー
ト電極の平面形状と略同一である。この場合、前記第１
導電層と前記電界効果トランジスタのゲート電極の同時
形成が容易になる利点がある。
【００３２】本発明の半導体装置の製造方法の他の好ま
しい例では、前記第５工程において、前記第１層間絶縁
膜に形成されたコンタクト孔を介して前記電界効果トラ
ンジスタのソース・ドレイン領域に電気的に接続される
配線層を前記コントロール・ゲート電極と同時に形成す
る。この場合、製造工程を簡略化でき、ひいては製造コ
ストをさらに低減できる利点がある。
しい例では、前記第５工程において、前記第１層間絶縁
膜に形成されたコンタクト孔を介して前記電界効果トラ
ンジスタのソース・ドレイン領域に電気的に接続される
配線層を前記コントロール・ゲート電極と同時に形成す
る。この場合、製造工程を簡略化でき、ひいては製造コ
ストをさらに低減できる利点がある。
【００３３】本発明の半導体装置の製造方法のさらに他
の好ましい例では、前記内部絶縁膜を露出せしめる第２
開口と前記コンタクト孔に連通する溝とを有する第２層
間絶縁膜を前記第１層間絶縁膜上に形成する第６工程を
さらに含んでいて、前記第５工程において、前記コント
ロール・ゲート電極が前記第２開口の内部に埋め込まれ
て形成され且つ前記配線層が前記溝の内部に埋め込まれ
て形成される。この場合、前記配線層がいわゆる埋め込
み配線として形成されるため、高集積化・高密度化に有
利となる。
の好ましい例では、前記内部絶縁膜を露出せしめる第２
開口と前記コンタクト孔に連通する溝とを有する第２層
間絶縁膜を前記第１層間絶縁膜上に形成する第６工程を
さらに含んでいて、前記第５工程において、前記コント
ロール・ゲート電極が前記第２開口の内部に埋め込まれ
て形成され且つ前記配線層が前記溝の内部に埋め込まれ
て形成される。この場合、前記配線層がいわゆる埋め込
み配線として形成されるため、高集積化・高密度化に有
利となる。
【００３４】本発明の半導体装置の製造方法のさらに他
の好ましい例では、前記第２導電層が前記内部絶縁膜と
共に前記第１開口外部の前記第１層間絶縁膜上に延在し
て形成される。この場合、フローティング・ゲート電極
およびコントロール・ゲート電極間の静電容量をさらに
大きくできる利点がある。
の好ましい例では、前記第２導電層が前記内部絶縁膜と
共に前記第１開口外部の前記第１層間絶縁膜上に延在し
て形成される。この場合、フローティング・ゲート電極
およびコントロール・ゲート電極間の静電容量をさらに
大きくできる利点がある。
【００３５】本発明の半導体装置の製造方法のさらに他
の好ましい例では、前記内部絶縁膜が前記第２導電層と
略同一の形状にパターン化されてなる。この場合、第２
導電層と内部絶縁膜とを同時にパターン化できるため、
製造工程をさらに簡略化でき、ひいては製造コストをよ
り低減できる利点がある。
の好ましい例では、前記内部絶縁膜が前記第２導電層と
略同一の形状にパターン化されてなる。この場合、第２
導電層と内部絶縁膜とを同時にパターン化できるため、
製造工程をさらに簡略化でき、ひいては製造コストをよ
り低減できる利点がある。
【００３６】（７） 本発明の半導体装置およびその製
造方法は、好ましくは、電界効果トランジスタが半導体
基板上のロジック回路領域に形成される半導体装置に適
用される。
造方法は、好ましくは、電界効果トランジスタが半導体
基板上のロジック回路領域に形成される半導体装置に適
用される。
【００３７】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【００３８】（第１実施形態）図１〜図４、図５および
図６は、本発明の第１実施形態の半導体装置の製造工程
を示す。
図６は、本発明の第１実施形態の半導体装置の製造工程
を示す。
【００３９】本発明の第１実施形態の半導体装置は、以
下の方法によって製造される。
下の方法によって製造される。
【００４０】まず、図１（ａ）および図５に示すよう
に、公知の方法により、シリコン基板１の表面領域に酸
化シリコンからなる素子分離領域２を形成する。この素
子分離領域２により、メモリセルの形成されるメモリセ
ル領域Ａ１とＭＯＳトランジスタの形成されるロジック
回路領域Ａ２のそれぞれにおいて、シリコン基板１の表
面領域に多数の活性領域が画定される。しかし、ここで
は説明を簡略化するため、メモリセル領域Ａ１とロジッ
ク回路領域Ａ２に各々１つの活性領域２３Ａ、２３Ｂが
形成されているものとして説明する。この点について
は、以下の説明についても同様である。
に、公知の方法により、シリコン基板１の表面領域に酸
化シリコンからなる素子分離領域２を形成する。この素
子分離領域２により、メモリセルの形成されるメモリセ
ル領域Ａ１とＭＯＳトランジスタの形成されるロジック
回路領域Ａ２のそれぞれにおいて、シリコン基板１の表
面領域に多数の活性領域が画定される。しかし、ここで
は説明を簡略化するため、メモリセル領域Ａ１とロジッ
ク回路領域Ａ２に各々１つの活性領域２３Ａ、２３Ｂが
形成されているものとして説明する。この点について
は、以下の説明についても同様である。
【００４１】次に、シリコン基板１の全表面に酸化シリ
コン膜（図示せず）を形成した後、その酸化シリコン膜
上に化学気相成長（Chemical Vapor Deposition、ＣＶ
Ｄ）法により不純物の導入されたポリシリコン膜（図示
せず）を堆積する。それらの酸化シリコン膜およびポリ
シリコン膜をパターン化することにより、シリコン基板
１上のメモリセル領域Ａ１に酸化シリコンからなるトン
ネル絶縁膜３とポリシリコンからなる第１導電層５を形
成し、シリコン基板１上のロジック回路領域Ａ２に酸化
シリコンからなるゲート絶縁膜４とポリシリコンからな
るゲート電極６を形成する。
コン膜（図示せず）を形成した後、その酸化シリコン膜
上に化学気相成長（Chemical Vapor Deposition、ＣＶ
Ｄ）法により不純物の導入されたポリシリコン膜（図示
せず）を堆積する。それらの酸化シリコン膜およびポリ
シリコン膜をパターン化することにより、シリコン基板
１上のメモリセル領域Ａ１に酸化シリコンからなるトン
ネル絶縁膜３とポリシリコンからなる第１導電層５を形
成し、シリコン基板１上のロジック回路領域Ａ２に酸化
シリコンからなるゲート絶縁膜４とポリシリコンからな
るゲート電極６を形成する。
【００４２】この時、図５に示すように、第１導電層５
の幅Ｌ１はゲート電極６のゲート長Ｌ２と略同一の寸法
に設定されており、第１導電層５はゲート電極６と同時
にパターン化が可能な平面形状を持つ。好ましくは、第
１導電層５の平面形状はゲート電極６の平面形状と略同
一に設定される。
の幅Ｌ１はゲート電極６のゲート長Ｌ２と略同一の寸法
に設定されており、第１導電層５はゲート電極６と同時
にパターン化が可能な平面形状を持つ。好ましくは、第
１導電層５の平面形状はゲート電極６の平面形状と略同
一に設定される。
【００４３】続いて、ＣＶＤ法により、シリコン基板１
上の全体を覆うように酸化シリコン膜（図示せず）を堆
積した後、その酸化シリコン膜を異方性の反応性イオン
エッチング（Reactive Ion Etching、ＲＩＥ）法により
エッチバックし、第１導電層５とゲート電極６の側部に
酸化シリコンからなるそれぞれが一対の側壁スペーサ８
Ａと８Ｂを形成する。
上の全体を覆うように酸化シリコン膜（図示せず）を堆
積した後、その酸化シリコン膜を異方性の反応性イオン
エッチング（Reactive Ion Etching、ＲＩＥ）法により
エッチバックし、第１導電層５とゲート電極６の側部に
酸化シリコンからなるそれぞれが一対の側壁スペーサ８
Ａと８Ｂを形成する。
【００４４】次に、第１導電層５およびゲート電極６と
側壁スペーサ８Ａ、８Ｂをマスクにして、不純物のイオ
ン注入を行い、メモリセル領域Ａ１におけるシリコン基
板１の表面領域に一対のソース・ドレイン領域７Ａを自
己整合的に形成し、ロジック回路領域Ａ２におけるシリ
コン基板１の表面領域に一対のソース・ドレイン領域７
Ｂを自己整合的に形成する。
側壁スペーサ８Ａ、８Ｂをマスクにして、不純物のイオ
ン注入を行い、メモリセル領域Ａ１におけるシリコン基
板１の表面領域に一対のソース・ドレイン領域７Ａを自
己整合的に形成し、ロジック回路領域Ａ２におけるシリ
コン基板１の表面領域に一対のソース・ドレイン領域７
Ｂを自己整合的に形成する。
【００４５】こうして、ゲート絶縁膜４、ゲート電極
６、一対の側壁スペーサ８Ｂ、および一対のソース・ド
レイン領域７Ｂで構成されるＭＯＳトランジスタ２２が
ロジック回路領域Ａ２に形成される。
６、一対の側壁スペーサ８Ｂ、および一対のソース・ド
レイン領域７Ｂで構成されるＭＯＳトランジスタ２２が
ロジック回路領域Ａ２に形成される。
【００４６】次に、シリコン基板１上の全体を覆うよう
に層間絶縁膜９を形成した後、化学機械研磨（Chemical
Mechanical Polishing、ＣＭＰ）法により、層間絶縁
膜９を平坦化する。この層間絶縁膜９としては、例え
ば、ＣＶＤ法によって堆積された酸化シリコン膜を用い
る。層間絶縁膜９は、厚さが１〜４Åであり、第１導電
層５とゲート電極６を完全に覆っている。
に層間絶縁膜９を形成した後、化学機械研磨（Chemical
Mechanical Polishing、ＣＭＰ）法により、層間絶縁
膜９を平坦化する。この層間絶縁膜９としては、例え
ば、ＣＶＤ法によって堆積された酸化シリコン膜を用い
る。層間絶縁膜９は、厚さが１〜４Åであり、第１導電
層５とゲート電極６を完全に覆っている。
【００４７】次に、図１（ｂ）に示すように、ＣＶＤ法
により、層間絶縁膜９上にエッチングストッパ膜として
機能する窒化シリコン膜１０を堆積する。この窒化シリ
コン膜１０の厚さは、５０〜２００Åである。
により、層間絶縁膜９上にエッチングストッパ膜として
機能する窒化シリコン膜１０を堆積する。この窒化シリ
コン膜１０の厚さは、５０〜２００Åである。
【００４８】なお、エッチングストッパ膜としては、後
述する第２層間絶縁膜に対してエッチングレートの異な
る材料からなるものであれば窒化シリコン以外の膜も使
用可能である。
述する第２層間絶縁膜に対してエッチングレートの異な
る材料からなるものであれば窒化シリコン以外の膜も使
用可能である。
【００４９】続いて、図１（ｃ）に示すように、パター
ン化したフォトレジスト膜（図示せず）を窒化シリコン
膜１０上に形成し、そのフォトレジスト膜をマスクに用
いて窒化シリコン膜１０を選択的にエッチングし、貫通
孔１１を形成した後、フォトレジスト膜を除去する。こ
の貫通孔１１は、一対のソース・ドレイン領域８Ｂの一
方の直上に位置し、例えば矩形の断面形状を持つ。
ン化したフォトレジスト膜（図示せず）を窒化シリコン
膜１０上に形成し、そのフォトレジスト膜をマスクに用
いて窒化シリコン膜１０を選択的にエッチングし、貫通
孔１１を形成した後、フォトレジスト膜を除去する。こ
の貫通孔１１は、一対のソース・ドレイン領域８Ｂの一
方の直上に位置し、例えば矩形の断面形状を持つ。
【００５０】次に、図２（ａ）に示すように、窒化シリ
コン膜１０上に層間絶縁膜１２を形成した後、ＣＭＰ法
により、層間絶縁膜１２を平坦化する。この層間絶縁膜
１２としては、例えば、ＣＶＤ法によって堆積されたＢ
ＰＳＧ（BoroPhosphoSilicate Glass）膜を用いる。層
間絶縁膜１２の厚さは、３０００〜８０００Åである。
コン膜１０上に層間絶縁膜１２を形成した後、ＣＭＰ法
により、層間絶縁膜１２を平坦化する。この層間絶縁膜
１２としては、例えば、ＣＶＤ法によって堆積されたＢ
ＰＳＧ（BoroPhosphoSilicate Glass）膜を用いる。層
間絶縁膜１２の厚さは、３０００〜８０００Åである。
【００５１】次に、図２（ｂ）に示すように、パターン
化したフォトレジスト膜（図示せず）を層間絶縁膜１２
上に形成し、そのフォトレジスト膜をマスクに用いて層
間絶縁膜１２のみを選択的にエッチングし、貫通孔１３
を形成する。この貫通孔１３は、第１導電層５の直上に
位置し、略矩形の断面形状を持つ。
化したフォトレジスト膜（図示せず）を層間絶縁膜１２
上に形成し、そのフォトレジスト膜をマスクに用いて層
間絶縁膜１２のみを選択的にエッチングし、貫通孔１３
を形成する。この貫通孔１３は、第１導電層５の直上に
位置し、略矩形の断面形状を持つ。
【００５２】このエッチング工程では、窒化シリコン膜
１０がエッチングストッパとして確実に機能するよう
に、窒化シリコン膜１０に対して層間絶縁膜１２のエッ
チング速度が十分に大きくなる（すなわち、選択比が十
分に大きくなる）ように、エッチングの条件を設定す
る。
１０がエッチングストッパとして確実に機能するよう
に、窒化シリコン膜１０に対して層間絶縁膜１２のエッ
チング速度が十分に大きくなる（すなわち、選択比が十
分に大きくなる）ように、エッチングの条件を設定す
る。
【００５３】引き続いて、図２（ｃ）に示すように、層
間絶縁膜１２上の同じフォトレジスト膜をマスクに用い
て、窒化シリコン膜１０を選択的にエッチングし、さら
に層間絶縁膜９を選択的にエッチングした後、フォトレ
ジスト膜を除去する。こうして、層間絶縁膜１２および
窒化シリコン膜１０を貫通し、さらに層間絶縁膜９の内
部に達する開口１３ａが形成される。第１導電層５の表
面は、この開口１３ａから露出している。
間絶縁膜１２上の同じフォトレジスト膜をマスクに用い
て、窒化シリコン膜１０を選択的にエッチングし、さら
に層間絶縁膜９を選択的にエッチングした後、フォトレ
ジスト膜を除去する。こうして、層間絶縁膜１２および
窒化シリコン膜１０を貫通し、さらに層間絶縁膜９の内
部に達する開口１３ａが形成される。第１導電層５の表
面は、この開口１３ａから露出している。
【００５４】このエッチング工程では、開口１３ａから
第１導電層５の表面が確実に露出するように、エッチン
グの条件を設定する。エッチング液としては、例えば、
フッ酸系のものを用いる。
第１導電層５の表面が確実に露出するように、エッチン
グの条件を設定する。エッチング液としては、例えば、
フッ酸系のものを用いる。
【００５５】上記のように、開口１３ａを形成する際に
は、まず層間絶縁膜１２のみをエッチングし、その後に
窒化シリコン膜１０と層間絶縁膜９をエッチングする。
こうすることにより、層間絶縁膜９のエッチングにおけ
る制御性が高まり、層間絶縁膜９のエッチング量が適正
化される。
は、まず層間絶縁膜１２のみをエッチングし、その後に
窒化シリコン膜１０と層間絶縁膜９をエッチングする。
こうすることにより、層間絶縁膜９のエッチングにおけ
る制御性が高まり、層間絶縁膜９のエッチング量が適正
化される。
【００５６】次に、図３（ａ）に示すように、ＣＶＤ法
により、層間絶縁膜１２上に不純物の導入されたポリシ
リコン膜（図示せず）を堆積し、そのポリシリコン膜を
パターン化して第２導電層１４を形成する。この第２導
電層１４は、開口１３ａの内部において第１導電層５上
に形成され、開口１３ａの底部および側壁のそれぞれの
全体を覆うと共に一部が開口１３ａの外部において層間
絶縁膜１２の表面に延在して形成される。こうして形成
された第２導電層１４は、第１導電層５の表面と接触し
ており、第１導電層５と共にフローティング・ゲート電
極２０を構成する。
により、層間絶縁膜１２上に不純物の導入されたポリシ
リコン膜（図示せず）を堆積し、そのポリシリコン膜を
パターン化して第２導電層１４を形成する。この第２導
電層１４は、開口１３ａの内部において第１導電層５上
に形成され、開口１３ａの底部および側壁のそれぞれの
全体を覆うと共に一部が開口１３ａの外部において層間
絶縁膜１２の表面に延在して形成される。こうして形成
された第２導電層１４は、第１導電層５の表面と接触し
ており、第１導電層５と共にフローティング・ゲート電
極２０を構成する。
【００５７】なお、第２導電層１４として、アモルファ
スシリコン膜やチタン膜などの他の導電性材料からなる
膜を使用してもよい。
スシリコン膜やチタン膜などの他の導電性材料からなる
膜を使用してもよい。
【００５８】続いて、図３（ｂ）に示すように、ＣＶＤ
法により、層間絶縁膜１２上に絶縁体からなる膜（図示
せず）、好ましくは酸化シリコン／窒化シリコンの積層
体からなる膜を形成し、この膜をパターン化して第２導
電層１４を覆う内部絶縁膜１５を形成する。
法により、層間絶縁膜１２上に絶縁体からなる膜（図示
せず）、好ましくは酸化シリコン／窒化シリコンの積層
体からなる膜を形成し、この膜をパターン化して第２導
電層１４を覆う内部絶縁膜１５を形成する。
【００５９】内部絶縁膜１５を酸化シリコン／窒化シリ
コンの積層体の膜とするのが好ましい理由は、前記内部
絶縁膜の誘電率が高まり、前記フローティング・ゲート
電極およびコントロール・ゲート電極間の静電容量をよ
り大きくできるからである。内部絶縁膜１５としては、
酸化シリコン／窒化シリコン／酸化シリコン／窒化シリ
コンの積層体の膜なども好ましい。
コンの積層体の膜とするのが好ましい理由は、前記内部
絶縁膜の誘電率が高まり、前記フローティング・ゲート
電極およびコントロール・ゲート電極間の静電容量をよ
り大きくできるからである。内部絶縁膜１５としては、
酸化シリコン／窒化シリコン／酸化シリコン／窒化シリ
コンの積層体の膜なども好ましい。
【００６０】なお、内部絶縁膜１５は、後述するコント
ロール・ゲート電極１９とフローティング・ゲート電極
２０の電極間絶縁膜として機能する。
ロール・ゲート電極１９とフローティング・ゲート電極
２０の電極間絶縁膜として機能する。
【００６１】次に、図３（ｃ）に示すように、層間絶縁
膜１２上に層間絶縁膜１６を形成する。この層間絶縁膜
１６としては、例えば、ＣＶＤ法によって堆積されたＢ
ＰＳＧ膜を用いる。
膜１２上に層間絶縁膜１６を形成する。この層間絶縁膜
１６としては、例えば、ＣＶＤ法によって堆積されたＢ
ＰＳＧ膜を用いる。
【００６２】続いて、図４（ａ）に示すように、パター
ン化されたフォトレジスト膜（図示せず）を層間絶縁膜
１６上に形成し、そのフォトレジスト膜をマスクに用い
て層間絶縁膜１６を選択的にエッチングし、内部絶縁膜
１５を露出する開口１７を形成した後、フォトレジスト
膜を除去する。このエッチング工程では、開口１７との
形成と同時に、層間絶縁膜１２、１６を貫通する溝１８
と層間絶縁膜９を貫通するコンタクト孔１１ａとを形成
する。すなわち、層間絶縁膜１６上のフォトレジスト膜
をマスクに用いて層間絶縁膜１６を選択的にエッチング
すると共に層間絶縁膜１２および層間絶縁膜９を選択的
にエッチングする。この時、窒化シリコン膜１０と層間
絶縁膜９のエッチングレートの差により、層間絶縁膜９
は貫通孔１１を介して選択的にエッチングされるため、
コンタクト孔１１ａが貫通孔１１と同じ断面形状を持
つ。こうして、配線パターンに対応した断面形状を持つ
溝１８とソース・ドレイン領域７Ｂに達するコンタクト
孔１１ａとが同時に形成される。
ン化されたフォトレジスト膜（図示せず）を層間絶縁膜
１６上に形成し、そのフォトレジスト膜をマスクに用い
て層間絶縁膜１６を選択的にエッチングし、内部絶縁膜
１５を露出する開口１７を形成した後、フォトレジスト
膜を除去する。このエッチング工程では、開口１７との
形成と同時に、層間絶縁膜１２、１６を貫通する溝１８
と層間絶縁膜９を貫通するコンタクト孔１１ａとを形成
する。すなわち、層間絶縁膜１６上のフォトレジスト膜
をマスクに用いて層間絶縁膜１６を選択的にエッチング
すると共に層間絶縁膜１２および層間絶縁膜９を選択的
にエッチングする。この時、窒化シリコン膜１０と層間
絶縁膜９のエッチングレートの差により、層間絶縁膜９
は貫通孔１１を介して選択的にエッチングされるため、
コンタクト孔１１ａが貫通孔１１と同じ断面形状を持
つ。こうして、配線パターンに対応した断面形状を持つ
溝１８とソース・ドレイン領域７Ｂに達するコンタクト
孔１１ａとが同時に形成される。
【００６３】次に、図４（ｂ）および図６に示すよう
に、層間絶縁膜１６上に、減圧ＣＶＤ法により、開口１
７、溝１８およびコンタクト孔１１ａの内部空間を塞ぐ
程度の厚いタングステン膜（図示せず）を堆積した後、
ＣＭＰ法により、層間絶縁膜１６が露出するまでタング
ステン膜の研磨を行う。こうして、タングステン膜は、
開口１７、溝１８およびコンタクト孔１１ａの内部に選
択的に残される。開口１７の内部に残されたタングステ
ン膜はコントロール・ゲート電極１９を形成し、溝１８
の内部に残されたタングステン膜はＭＯＳトランジスタ
２２の配線層２０を形成する。コントロール・ゲート電
極１９の底部は内部絶縁膜１５の表面に接触している。
配線層２０はコンタクト孔１１ａの内部に残されたタン
グステン膜を介して対応するソース・ドレイン領域７Ｂ
に電気的に接続されている。
に、層間絶縁膜１６上に、減圧ＣＶＤ法により、開口１
７、溝１８およびコンタクト孔１１ａの内部空間を塞ぐ
程度の厚いタングステン膜（図示せず）を堆積した後、
ＣＭＰ法により、層間絶縁膜１６が露出するまでタング
ステン膜の研磨を行う。こうして、タングステン膜は、
開口１７、溝１８およびコンタクト孔１１ａの内部に選
択的に残される。開口１７の内部に残されたタングステ
ン膜はコントロール・ゲート電極１９を形成し、溝１８
の内部に残されたタングステン膜はＭＯＳトランジスタ
２２の配線層２０を形成する。コントロール・ゲート電
極１９の底部は内部絶縁膜１５の表面に接触している。
配線層２０はコンタクト孔１１ａの内部に残されたタン
グステン膜を介して対応するソース・ドレイン領域７Ｂ
に電気的に接続されている。
【００６４】こうして、フローティング・ゲート絶縁膜
２０、内部絶縁膜１５、コントロール・ゲート電極６、
一対の側壁スペーサ８Ａ、および一対のソース・ドレイ
ン領域７Ａで構成されるメモリセル２１がメモリセル領
域Ａ１に形成される。
２０、内部絶縁膜１５、コントロール・ゲート電極６、
一対の側壁スペーサ８Ａ、および一対のソース・ドレイ
ン領域７Ａで構成されるメモリセル２１がメモリセル領
域Ａ１に形成される。
【００６５】以上説明した方法によって製造される本発
明の第１実施形態の半導体装置では、図４（ｂ）および
図６から明らかなように、メモリセル２１のフローティ
ング・ゲート電極２０は、シリコン基板１上にトンネル
絶縁膜３を介して設けられた第１電極層５と、層間絶縁
膜９の開口１３ａの内部において第１導電層５上に設け
られた第２導電層１４とにより構成されている。そし
て、第１導電層５の平面形状は、ＭＯＳトランジスタ２
２のゲート電極６と同時にパターン化できるように設定
されている。
明の第１実施形態の半導体装置では、図４（ｂ）および
図６から明らかなように、メモリセル２１のフローティ
ング・ゲート電極２０は、シリコン基板１上にトンネル
絶縁膜３を介して設けられた第１電極層５と、層間絶縁
膜９の開口１３ａの内部において第１導電層５上に設け
られた第２導電層１４とにより構成されている。そし
て、第１導電層５の平面形状は、ＭＯＳトランジスタ２
２のゲート電極６と同時にパターン化できるように設定
されている。
【００６６】このため、第１導電層５とゲート電極６と
を同時に形成でき、しかも層間絶縁膜９でＭＯＳトラン
ジスタ２２を覆った後で、メモリセル２１に固有の第２
導電層１４、内部絶縁膜１５およびコントロール・ゲー
ト電極１９を形成することができる。したがって、ＭＯ
Ｓトランジスタ２２の形成に関わる製造工程をほとんど
変更する必要がない。よって、製造工程や製造設備の共
用化が容易となり、共用化によって低コストでの製造が
可能となる。
を同時に形成でき、しかも層間絶縁膜９でＭＯＳトラン
ジスタ２２を覆った後で、メモリセル２１に固有の第２
導電層１４、内部絶縁膜１５およびコントロール・ゲー
ト電極１９を形成することができる。したがって、ＭＯ
Ｓトランジスタ２２の形成に関わる製造工程をほとんど
変更する必要がない。よって、製造工程や製造設備の共
用化が容易となり、共用化によって低コストでの製造が
可能となる。
【００６７】さらに、同一の材料からなるコントロール
・ゲート電極１９と配線層２０は、同時に形成される。
よって、製造工程を簡略化でき、ひいては製造コストを
さらに低減できる利点がある。
・ゲート電極１９と配線層２０は、同時に形成される。
よって、製造工程を簡略化でき、ひいては製造コストを
さらに低減できる利点がある。
【００６８】また、第２導電層５は開口１３ａの内部に
おいて設けられているため、メモリセル２１の占有面積
を変えずに第２導電層１４の平面形状を拡大できる。第
２導電層１４の平面形状を拡大すれば、フローティング
・ゲート電極２０とコントロール・ゲート電極１９の対
向面積は大きくなるので、フローティング・ゲート電極
２０およびコントロール・ゲート電極１９間の静電容量
が大きくなる。よって、容量結合比が大きくなり、低電
圧駆動が可能となる。
おいて設けられているため、メモリセル２１の占有面積
を変えずに第２導電層１４の平面形状を拡大できる。第
２導電層１４の平面形状を拡大すれば、フローティング
・ゲート電極２０とコントロール・ゲート電極１９の対
向面積は大きくなるので、フローティング・ゲート電極
２０およびコントロール・ゲート電極１９間の静電容量
が大きくなる。よって、容量結合比が大きくなり、低電
圧駆動が可能となる。
【００６９】さらに、第２導電層１４が内部絶縁膜１５
と共に開口１３ａの外部において層間絶縁膜９上に延在
して形成されるので、フローティング・ゲート電極２０
およびコントロール・ゲート電極１９間の静電容量を大
きくできる。
と共に開口１３ａの外部において層間絶縁膜９上に延在
して形成されるので、フローティング・ゲート電極２０
およびコントロール・ゲート電極１９間の静電容量を大
きくできる。
【００７０】（第２実施形態）図７および図８は、本発
明の第２実施形態の半導体装置の製造工程を示す。
明の第２実施形態の半導体装置の製造工程を示す。
【００７１】本発明の第２実施形態の半導体装置は、第
２導電層と内部絶縁膜とが同じパターン形状を持ち且つ
同時にパターン化される点を除いて第１実施形態の半導
体装置と同じである。よって、図７および図８において
第１実施形態と同一の構成要素には同一の符号を付して
その説明を省略する。
２導電層と内部絶縁膜とが同じパターン形状を持ち且つ
同時にパターン化される点を除いて第１実施形態の半導
体装置と同じである。よって、図７および図８において
第１実施形態と同一の構成要素には同一の符号を付して
その説明を省略する。
【００７２】本発明の第２実施形態の半導体装置、以下
の方法によって製造される。
の方法によって製造される。
【００７３】まず、図７（ａ）に示すように、本発明の
第１実施形態と同様にして、図２（ａ）と同じ構造を得
る。
第１実施形態と同様にして、図２（ａ）と同じ構造を得
る。
【００７４】続いて、図７（ｂ）に示すように、ＣＶＤ
法により、層間絶縁膜１２上に不純物の導入されたポリ
シリコン膜（図示せず）を堆積し、さらにそのポリシリ
コン膜上に酸化シリコン／窒化シリコンの積層体からな
る膜（図示せず）を形成する。それらのポリシリコン膜
および酸化シリコン／窒化シリコンの積層体からなる膜
を同時にパターン化して、同じパターン形状を持つ第２
導電層３４と内部絶縁膜３５を形成する。
法により、層間絶縁膜１２上に不純物の導入されたポリ
シリコン膜（図示せず）を堆積し、さらにそのポリシリ
コン膜上に酸化シリコン／窒化シリコンの積層体からな
る膜（図示せず）を形成する。それらのポリシリコン膜
および酸化シリコン／窒化シリコンの積層体からなる膜
を同時にパターン化して、同じパターン形状を持つ第２
導電層３４と内部絶縁膜３５を形成する。
【００７５】この第２導電層３４は、開口１３ａの内部
において第１導電層５上に形成され、開口１３ａの底部
および側壁のそれぞれの全体を覆うと共に一部が開口１
３ａの外部において層間絶縁膜１２の表面に延在して形
成される。こうして形成された第２導電層１４は、第１
導電層５の表面と接触しており、第１導電層５と共にフ
ローティング・ゲート電極２０を構成する。内部絶縁膜
３５は、第２導電層３４を覆っている。
において第１導電層５上に形成され、開口１３ａの底部
および側壁のそれぞれの全体を覆うと共に一部が開口１
３ａの外部において層間絶縁膜１２の表面に延在して形
成される。こうして形成された第２導電層１４は、第１
導電層５の表面と接触しており、第１導電層５と共にフ
ローティング・ゲート電極２０を構成する。内部絶縁膜
３５は、第２導電層３４を覆っている。
【００７６】なお、第２導電層３４として、アモルファ
スシリコン膜やチタン膜などの他の導電性材料からなる
膜を使用してもよい。また、内部絶縁膜３５としては、
酸化シリコン／窒化シリコン／酸化シリコン／窒化シリ
コンの積層体の膜なども好ましい。
スシリコン膜やチタン膜などの他の導電性材料からなる
膜を使用してもよい。また、内部絶縁膜３５としては、
酸化シリコン／窒化シリコン／酸化シリコン／窒化シリ
コンの積層体の膜なども好ましい。
【００７７】次に、図７（ｃ）に示すように、層間絶縁
膜１２上に層間絶縁膜１６を形成する。この層間絶縁膜
１６としては、例えば、ＣＶＤ法によって堆積されたＢ
ＰＳＧ膜を用いる。
膜１２上に層間絶縁膜１６を形成する。この層間絶縁膜
１６としては、例えば、ＣＶＤ法によって堆積されたＢ
ＰＳＧ膜を用いる。
【００７８】続いて、図８（ａ）に示すように、パター
ン化されたフォトレジスト膜（図示せず）を層間絶縁膜
１６上に形成し、そのフォトレジスト膜をマスクに用い
て層間絶縁膜１６を選択的にエッチングし、内部絶縁膜
３５を露出する開口１７を形成した後、フォトレジスト
膜を除去する。このエッチング工程では、開口１７との
形成と同時に、層間絶縁膜１２、１６を貫通する溝１８
と層間絶縁膜９を貫通するコンタクト孔１１ａとを形成
する。すなわち、層間絶縁膜１６上のフォトレジスト膜
をマスクに用いて層間絶縁膜１６を選択的にエッチング
すると共に層間絶縁膜１２および層間絶縁膜９を選択的
にエッチングする。この時、窒化シリコン膜１０と層間
絶縁膜９のエッチングレートの差により、層間絶縁膜９
は貫通孔１１を介して選択的にエッチングされるため、
コンタクト孔１１ａが貫通孔１１と同じ断面形状を持
つ。こうして、配線パターンに対応した断面形状を持つ
溝１８とソース・ドレイン領域７Ｂに達するコンタクト
孔１１ａとが同時に形成される。
ン化されたフォトレジスト膜（図示せず）を層間絶縁膜
１６上に形成し、そのフォトレジスト膜をマスクに用い
て層間絶縁膜１６を選択的にエッチングし、内部絶縁膜
３５を露出する開口１７を形成した後、フォトレジスト
膜を除去する。このエッチング工程では、開口１７との
形成と同時に、層間絶縁膜１２、１６を貫通する溝１８
と層間絶縁膜９を貫通するコンタクト孔１１ａとを形成
する。すなわち、層間絶縁膜１６上のフォトレジスト膜
をマスクに用いて層間絶縁膜１６を選択的にエッチング
すると共に層間絶縁膜１２および層間絶縁膜９を選択的
にエッチングする。この時、窒化シリコン膜１０と層間
絶縁膜９のエッチングレートの差により、層間絶縁膜９
は貫通孔１１を介して選択的にエッチングされるため、
コンタクト孔１１ａが貫通孔１１と同じ断面形状を持
つ。こうして、配線パターンに対応した断面形状を持つ
溝１８とソース・ドレイン領域７Ｂに達するコンタクト
孔１１ａとが同時に形成される。
【００７９】次に、図８（ｂ）に示すように、層間絶縁
膜１６上に、減圧ＣＶＤ法により、開口１７、溝１８お
よびコンタクト孔１１ａの内部空間を塞ぐ程度の厚いタ
ングステン膜（図示せず）を堆積した後、ＣＭＰ法によ
り、層間絶縁膜１６が露出するまでタングステン膜の研
磨を行う。こうして、タングステン膜は、開口１７、溝
１８およびコンタクト孔１１ａの内部に選択的に残され
る。開口１７の内部に残されたタングステン膜はコント
ロール・ゲート電極１９を形成し、溝１８の内部に残さ
れたタングステン膜はＭＯＳトランジスタ２２の配線層
２０を形成する。コントロール・ゲート電極１９の底部
は内部絶縁膜３５の表面に接触している。配線層２０は
コンタクト孔１１ａの内部に残されたタングステン膜を
介して対応するソース・ドレイン領域７Ｂに電気的に接
続されている。
膜１６上に、減圧ＣＶＤ法により、開口１７、溝１８お
よびコンタクト孔１１ａの内部空間を塞ぐ程度の厚いタ
ングステン膜（図示せず）を堆積した後、ＣＭＰ法によ
り、層間絶縁膜１６が露出するまでタングステン膜の研
磨を行う。こうして、タングステン膜は、開口１７、溝
１８およびコンタクト孔１１ａの内部に選択的に残され
る。開口１７の内部に残されたタングステン膜はコント
ロール・ゲート電極１９を形成し、溝１８の内部に残さ
れたタングステン膜はＭＯＳトランジスタ２２の配線層
２０を形成する。コントロール・ゲート電極１９の底部
は内部絶縁膜３５の表面に接触している。配線層２０は
コンタクト孔１１ａの内部に残されたタングステン膜を
介して対応するソース・ドレイン領域７Ｂに電気的に接
続されている。
【００８０】こうして、フローティング・ゲート絶縁膜
２０、内部絶縁膜３５、コントロール・ゲート電極６、
一対の側壁スペーサ８Ａ、および一対のソース・ドレイ
ン領域７Ａで構成されるメモリセル２１がメモリセル領
域Ａ１に形成される。
２０、内部絶縁膜３５、コントロール・ゲート電極６、
一対の側壁スペーサ８Ａ、および一対のソース・ドレイ
ン領域７Ａで構成されるメモリセル２１がメモリセル領
域Ａ１に形成される。
【００８１】以上説明した方法によって製造される本発
明の第２実施形態の半導体装置においても、第１実施形
態の場合と同じ効果が得られることは明らかである。さ
らに、内部絶縁膜３５が第２導電層３４と同一のパター
ン形状を持ち、同時にパターン化されるので、製造工程
をさらに簡略化でき、ひいては第１実施形態の半導体装
置よりも製造コストを低減できる利点がある。
明の第２実施形態の半導体装置においても、第１実施形
態の場合と同じ効果が得られることは明らかである。さ
らに、内部絶縁膜３５が第２導電層３４と同一のパター
ン形状を持ち、同時にパターン化されるので、製造工程
をさらに簡略化でき、ひいては第１実施形態の半導体装
置よりも製造コストを低減できる利点がある。
【００８２】なお、上述した第１および第２の実施形態
では、配線層２０が層間絶縁膜１６、１２に形成された
溝１８の内部に埋め込まれているが、本発明はこれに限
定されるものではなく、例えば、エッチングストッパ膜
１０、層間絶縁膜１２、１６を省略し、パターン化され
た配線層２０を層間絶縁膜９上に直接形成することも可
能である。
では、配線層２０が層間絶縁膜１６、１２に形成された
溝１８の内部に埋め込まれているが、本発明はこれに限
定されるものではなく、例えば、エッチングストッパ膜
１０、層間絶縁膜１２、１６を省略し、パターン化され
た配線層２０を層間絶縁膜９上に直接形成することも可
能である。
【００８３】
【発明の効果】以上説明した通り、本発明の半導体装置
およびその製造方法によれば、電界効果トランジスタに
関わる製造工程をほとんど変更せずに不揮発性メモリセ
ルを形成できる。このため、製造工程および製造設備の
共用化が容易となり、低コストで製造できる。
およびその製造方法によれば、電界効果トランジスタに
関わる製造工程をほとんど変更せずに不揮発性メモリセ
ルを形成できる。このため、製造工程および製造設備の
共用化が容易となり、低コストで製造できる。
【００８４】さらに、低電圧駆動の可能な不揮発性メモ
リセルを内蔵できる。
リセルを内蔵できる。
【図１】本発明の第１実施形態の半導装置の製造方法の
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
である。
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
である。
【図２】本発明の第１実施形態の半導装置の製造方法の
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
で、図１の続きである。
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
で、図１の続きである。
【図３】本発明の第１実施形態の半導装置の製造方法の
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
で、図２の続きである。
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
で、図２の続きである。
【図４】本発明の第１実施形態の半導装置の製造方法の
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
で、図３の続きである。
各工程を示す、図５のＡ−Ａ線に沿った要部概略断面図
で、図３の続きである。
【図５】本発明の第１実施形態の半導装置の製造方法の
工程を示す要部概略平面図で、図１（ａ）の状態に対応
する。
工程を示す要部概略平面図で、図１（ａ）の状態に対応
する。
【図６】本発明の第１実施形態の半導装置の製造方法の
工程を示す要部概略平面図で、図４（ｂ）の状態に対応
する。
工程を示す要部概略平面図で、図４（ｂ）の状態に対応
する。
【図７】本発明の第２実施形態の半導装置の製造方法の
各工程を示す要部概略断面図である。
各工程を示す要部概略断面図である。
【図８】本発明の第２実施形態の半導装置の製造方法の
各工程を示す要部概略断面図で、図７の続きである。
各工程を示す要部概略断面図で、図７の続きである。
【図９】従来の半導装置の製造方法の各工程を示す要部
概略断面図である。
概略断面図である。
【図１０】従来の半導装置の製造方法の各工程を示す要
部概略断面図で、図９の続きである。
部概略断面図で、図９の続きである。
１ シリコン基板 ２ 素子分離領域 ３ 不揮発性メモリセルのトンネル絶縁膜 ４ ＭＯＳトランジスタのゲート絶縁膜 ５ 不揮発性メモリセルのフローティング・ゲート電極 ６ ＭＯＳトランジスタのゲート電極 ７Ａ 不揮発性メモリセルのソース・ドレイン領域 ７Ｂ ＭＯＳトランジスタのソース・ドレイン領域 ８Ａ 不揮発性メモリセルの側壁スペーサ ８Ｂ ＭＯＳトランジスタの側壁スペーサ ９ 層間絶縁膜 １０ 窒化シリコン膜 １１ 貫通孔 １１ａ コンタクト孔 １２ 層間絶縁膜 １３ 貫通孔 １３ａ 開口 １４ 第２導電層 １５ 内部絶縁膜 １６ 層間絶縁膜 １７ 開口 １８ 溝 １９ コントロール・ゲート電極 ２０ フローティング・ゲート電極 ２１ 不揮発性メモリセル ２２ ＭＯＳトランジスタ ２３Ａ 不揮発性メモリセルの活性領域 ２３Ｂ ＭＯＳトランジスタの活性領域 ３４ 第２導電層 ３５ 内部絶縁膜 Ａ１ 不揮発性メモリセル領域 Ａ２ ロジック回路領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AA63 AB02 AB08 AB09 AD12 AG40 5F083 EP04 EP22 EP23 EP49 EP50 EP53 EP54 GA22 GA28 JA04 JA33 JA39 JA56 MA01 MA19 NA01 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA12
Claims (12)
- 【請求項１】 フローティング・ゲート電極を有する不
揮発性メモリセルと電界効果トランジスタとを半導体基
板上に備えた半導体装置であって、 前記半導体基板上にトンネル絶縁膜を介して形成され、
且つ所定形状にパターン化された第１導電層と、 前記半導体基板上に前記電界効果トランジスタを覆うよ
うに形成され、且つ前記第１導電層の表面を露出せしめ
る第１開口を有する第１層間絶縁膜と、 前記第１開口の内部において前記第１導電層上に形成さ
れ、且つ所定形状にパターン化された第２導電層と、 所定形状にパターン化された内部絶縁膜を介して前記第
２導電層上に形成された、前記不揮発性メモリセルのコ
ントロール・ゲート電極とを含んでなり、 前記第１および第２の導電層は前記フローティング・ゲ
ート電極を構成し、しかも前記第１導電層は前記電界効
果トランジスタのゲート電極と同時に形成可能な平面形
状を持つことを特徴とする半導体装置。 - 【請求項２】 前記第１導電層の平面形状が前記ゲート
電極の平面形状と略同一である請求項１に記載の半導体
体装置。 - 【請求項３】 前記第１層間絶縁膜に形成されたコンタ
クト孔を介して前記電界効果トランジスタのソース・ド
レイン領域と電気的に接続される配線層をさらに含んで
なり、前記コントロール・ゲート電極が前記配線層と同
一の材料で形成される請求項１または２に記載の半導体
装置。 - 【請求項４】 前記コンタクト孔と連通する溝を有し且
つ前記第１層間絶縁膜上に形成された第２層間絶縁膜を
さらに含んでなり、その第２層間絶縁膜には前記内部絶
縁膜を露出する第２開口が形成されていて、しかもその
第２開口の内部に前記コントロール・ゲート電極が埋め
込まれていると共に、前記溝の内部に前記配線層が埋め
込まれている請求項３に記載の半導体装置。 - 【請求項５】 前記第２導電層が前記内部絶縁膜と共に
前記第１開口外部の前記第１層間絶縁膜上に延在して形
成される請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 前記内部絶縁膜が前記第２導電層と略同
一の形状にパターン化されてなる請求項１〜５のいずれ
かに記載の半導体装置。 - 【請求項７】 フローティング・ゲート電極を有する不
揮発性メモリセルと電界効果トランジスタとを半導体基
板上に備えた半導体装置の製造方法であって、 前記電界効果トランジスタと、トンネル絶縁膜を介して
所定形状にパターン化された第１導電層とを前記半導体
基板上に形成する第１工程と、 前記第１導電層と前記電界効果トランジスタとを覆うよ
うに前記半導体基板上に第１層間絶縁膜を形成する第２
工程と、 前記第１層間絶縁膜を選択的にエッチングして前記第１
導電層の表面を露出せしめる第１開口を形成する第３工
程と、 前記第１開口の内部において前記第１導電層上に形成さ
れ且つ所定形状にパターン化された第２導電層と、その
第２導電層上に形成され且つ所定形状にパターン化され
た内部絶縁膜とでなる構造体を形成する第４工程と、 前記内部絶縁膜上に前記不揮発性メモリセルのコントロ
ール・ゲート電極を形成する第５工程とを含んでおり、 前記第１および第２の導電層は前記フローティング・ゲ
ート電極を構成し、しかも前記第１導電層は前記電界効
果トランジスタのゲート電極と同時に形成可能な平面形
状を持つことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第１導電層の平面形状が前記ゲート
電極の平面形状と略同一である請求項７に記載の半導体
装置の製造方法。 - 【請求項９】 前記第５工程において、前記第１層間絶
縁膜に形成されたコンタクト孔を介して前記電界効果ト
ランジスタのソース・ドレイン領域に電気的に接続され
る配線層を前記コントロール・ゲート電極と同時に形成
する請求項７または８に記載の半導体装置の製造方法。 - 【請求項１０】 前記内部絶縁膜を露出せしめる第２開
口と前記コンタクト孔に連通する溝とを有する第２層間
絶縁膜を前記第１層間絶縁膜上に形成する第６工程をさ
らに含んでいて、前記第５工程において、前記コントロ
ール・ゲート電極が前記第２開口の内部に埋め込まれて
形成され且つ前記配線層が前記溝の内部に埋め込まれて
形成される請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２導電層が前記内部絶縁膜と共
に前記第１開口外部の前記第１層間絶縁膜上に延在して
形成される請求項７〜１０のいずれかに記載の半導体装
置の製造方法。 - 【請求項１２】 前記内部絶縁膜が前記第２導電層と略
同一の形状にパターン化されてなる請求項７〜１１のい
ずれかに記載の半導体装置の製造方法。
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