JPH08107158A - 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置及びその製造方法Info
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- JPH08107158A JPH08107158A JP6264589A JP26458994A JPH08107158A JP H08107158 A JPH08107158 A JP H08107158A JP 6264589 A JP6264589 A JP 6264589A JP 26458994 A JP26458994 A JP 26458994A JP H08107158 A JPH08107158 A JP H08107158A
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- insulating film
- memory device
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Abstract
(57)【要約】
【目的】 書き込みを高速で行うことができるにも拘ら
ず、読み出しも高速且つ安定的に行うことができる様に
する。 【構成】 拡散層１５の表面にシリサイド膜２６が設け
られており、層間絶縁膜２７上に設けられていて面積の
広い多結晶Ｓｉ膜２１ｂが多結晶Ｓｉ膜２１ａと導通し
ており、ＯＮＯ膜２２を介して多結晶Ｓｉ膜２３が多結
晶Ｓｉ膜２１ｂと対向している。このため、多結晶Ｓｉ
膜２１ａ、２１ｂと多結晶Ｓｉ膜２３との間の容量Ｃ2
に対するＳｉ基板１１と多結晶Ｓｉ膜２１ａ、２１ｂと
の間の容量Ｃ1 の比Ｃ1 ／Ｃ2 が小さく、且つ拡散層１
５のシート抵抗も低い。
ず、読み出しも高速且つ安定的に行うことができる様に
する。 【構成】 拡散層１５の表面にシリサイド膜２６が設け
られており、層間絶縁膜２７上に設けられていて面積の
広い多結晶Ｓｉ膜２１ｂが多結晶Ｓｉ膜２１ａと導通し
ており、ＯＮＯ膜２２を介して多結晶Ｓｉ膜２３が多結
晶Ｓｉ膜２１ｂと対向している。このため、多結晶Ｓｉ
膜２１ａ、２１ｂと多結晶Ｓｉ膜２３との間の容量Ｃ2
に対するＳｉ基板１１と多結晶Ｓｉ膜２１ａ、２１ｂと
の間の容量Ｃ1 の比Ｃ1 ／Ｃ2 が小さく、且つ拡散層１
５のシート抵抗も低い。
Description
【０００１】
【産業上の利用分野】本願の発明は、浮遊ゲートと制御
ゲートとを容量結合させる浮遊ゲート型不揮発性半導体
記憶装置及びその製造方法に関するものである。
ゲートとを容量結合させる浮遊ゲート型不揮発性半導体
記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】図３は、ビット線埋め込み型の浮遊ゲー
ト型不揮発性半導体記憶装置のメモリセルアレイの等価
回路を示している。このメモリセルアレイでは、浮遊ゲ
ートを有するトランジスタＴ11・・・でメモリセルが形
成されており、ワード線Ｗ1 ・・・がトランジスタＴ11
・・・の制御ゲートになっている。
ト型不揮発性半導体記憶装置のメモリセルアレイの等価
回路を示している。このメモリセルアレイでは、浮遊ゲ
ートを有するトランジスタＴ11・・・でメモリセルが形
成されており、ワード線Ｗ1 ・・・がトランジスタＴ11
・・・の制御ゲートになっている。
【０００３】半導体基板に形成されている拡散層である
トランジスタＴ11・・・のドレインＤ1 ・・・は、副ビ
ット線になっており、選択用のトランジスタＳ11・・・
を介して金属製の主ビット線Ｂ1 ・・・に接続されてい
る。また、半導体基板に形成されている拡散層であるト
ランジスタＴ11・・・のソースＳ1 ・・・は、副ソース
線になっており、選択用のトランジスタＳ21・・・を介
して共通ソース線Ｓに接続されている。なお、トランジ
スタＳ11・・・は選択ゲートＳＧ1 によって選択され、
トランジスタＳ21・・・は選択ゲートＳＧ2 によって選
択される。
トランジスタＴ11・・・のドレインＤ1 ・・・は、副ビ
ット線になっており、選択用のトランジスタＳ11・・・
を介して金属製の主ビット線Ｂ1 ・・・に接続されてい
る。また、半導体基板に形成されている拡散層であるト
ランジスタＴ11・・・のソースＳ1 ・・・は、副ソース
線になっており、選択用のトランジスタＳ21・・・を介
して共通ソース線Ｓに接続されている。なお、トランジ
スタＳ11・・・は選択ゲートＳＧ1 によって選択され、
トランジスタＳ21・・・は選択ゲートＳＧ2 によって選
択される。
【０００４】図４、５は、図３に示したビット線埋め込
み型の浮遊ゲート型不揮発性半導体記憶装置におけるメ
モリセル及びその製造方法の一従来例を示している。こ
の一従来例では、図４（ａ）に示す様に、Ｓｉ基板１１
の全面に緩衝用のＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３と
を順次に形成し、Ｓｉ3 Ｎ4 膜１３を素子活性領域のパ
ターンに加工する。そして、このＳｉ3 Ｎ4 膜１３を酸
化防止膜とする選択酸化法で、素子分離領域のパターン
のＳｉＯ2 膜１４をＳｉ基板１１の表面に形成する。
み型の浮遊ゲート型不揮発性半導体記憶装置におけるメ
モリセル及びその製造方法の一従来例を示している。こ
の一従来例では、図４（ａ）に示す様に、Ｓｉ基板１１
の全面に緩衝用のＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３と
を順次に形成し、Ｓｉ3 Ｎ4 膜１３を素子活性領域のパ
ターンに加工する。そして、このＳｉ3 Ｎ4 膜１３を酸
化防止膜とする選択酸化法で、素子分離領域のパターン
のＳｉＯ2 膜１４をＳｉ基板１１の表面に形成する。
【０００５】次に、図４（ｂ）に示す様に、形成すべき
トランジスタのチャネル領域のパターン以外の部分のＳ
ｉ3 Ｎ4 膜１３を除去し、図４（ｃ）に示す様に、この
Ｓｉ 3 Ｎ4 膜１３及びＳｉＯ2 膜１４をマスクにした不
純物のイオン注入及びその後のアニールで、ソース／ド
レインとしてのｎ+ 型の拡散層１５を形成する。そし
て、図４（ｄ）に示す様に、Ｓｉ3 Ｎ4 膜１３を酸化防
止膜とする選択酸化法を再び行って、拡散層１５上のＳ
ｉＯ2 膜１２を膜厚の厚いＳｉＯ2 膜１６にする。
トランジスタのチャネル領域のパターン以外の部分のＳ
ｉ3 Ｎ4 膜１３を除去し、図４（ｃ）に示す様に、この
Ｓｉ 3 Ｎ4 膜１３及びＳｉＯ2 膜１４をマスクにした不
純物のイオン注入及びその後のアニールで、ソース／ド
レインとしてのｎ+ 型の拡散層１５を形成する。そし
て、図４（ｄ）に示す様に、Ｓｉ3 Ｎ4 膜１３を酸化防
止膜とする選択酸化法を再び行って、拡散層１５上のＳ
ｉＯ2 膜１２を膜厚の厚いＳｉＯ2 膜１６にする。
【０００６】次に、図５（ａ）に示す様に、残っていた
Ｓｉ3 Ｎ4 膜１３とその下のＳｉＯ2 膜１２とをエッチ
ングで除去し、ＳｉＯ2 膜１２を除去した部分に、ファ
ウラー−ノルドハイムトンネル用のＳｉＯ2 膜１７を形
成する。そして、図５（ｂ）に示す様に、全面に堆積さ
せた多結晶Ｓｉ膜２１を浮遊ゲートのパターンに加工
し、図５（ｃ）に示す様に、順次に全面に形成した容量
結合用のＯＮＯ膜２２及び多結晶Ｓｉ膜２３のうちで、
多結晶Ｓｉ膜２３を制御ゲートのパターンに加工する。
以上で、メモリセルを形成するトランジスタ２４が完成
する。
Ｓｉ3 Ｎ4 膜１３とその下のＳｉＯ2 膜１２とをエッチ
ングで除去し、ＳｉＯ2 膜１２を除去した部分に、ファ
ウラー−ノルドハイムトンネル用のＳｉＯ2 膜１７を形
成する。そして、図５（ｂ）に示す様に、全面に堆積さ
せた多結晶Ｓｉ膜２１を浮遊ゲートのパターンに加工
し、図５（ｃ）に示す様に、順次に全面に形成した容量
結合用のＯＮＯ膜２２及び多結晶Ｓｉ膜２３のうちで、
多結晶Ｓｉ膜２３を制御ゲートのパターンに加工する。
以上で、メモリセルを形成するトランジスタ２４が完成
する。
【０００７】以上の様にして製造した一従来例では、Ｓ
ｉＯ2 膜１７の膜厚に比べてＳｉＯ2 膜１６の膜厚が厚
いので、実質的にはＳｉＯ2 膜１７のみがＳｉ基板１１
と多結晶Ｓｉ膜２１との間の容量絶縁膜になる。一方、
多結晶Ｓｉ膜２１と多結晶Ｓｉ膜２３との間の容量絶縁
膜としてのＯＮＯ膜２２の面積は、ＳｉＯ2 膜１７の面
積よりも広い。
ｉＯ2 膜１７の膜厚に比べてＳｉＯ2 膜１６の膜厚が厚
いので、実質的にはＳｉＯ2 膜１７のみがＳｉ基板１１
と多結晶Ｓｉ膜２１との間の容量絶縁膜になる。一方、
多結晶Ｓｉ膜２１と多結晶Ｓｉ膜２３との間の容量絶縁
膜としてのＯＮＯ膜２２の面積は、ＳｉＯ2 膜１７の面
積よりも広い。
【０００８】このため、多結晶Ｓｉ膜２１と多結晶Ｓｉ
膜２３との間の容量Ｃ2 に対するＳｉ基板１１と多結晶
Ｓｉ膜２１との間の容量Ｃ1 の比Ｃ1 ／Ｃ2 が小さく、
この比が大きい構造に比べて、制御ゲートである多結晶
Ｓｉ膜２３に印加する電圧が同じでも、Ｓｉ基板１１と
多結晶Ｓｉ膜２１との間の電位差が大きくて、書き込み
を高速で行うことができる。
膜２３との間の容量Ｃ2 に対するＳｉ基板１１と多結晶
Ｓｉ膜２１との間の容量Ｃ1 の比Ｃ1 ／Ｃ2 が小さく、
この比が大きい構造に比べて、制御ゲートである多結晶
Ｓｉ膜２３に印加する電圧が同じでも、Ｓｉ基板１１と
多結晶Ｓｉ膜２１との間の電位差が大きくて、書き込み
を高速で行うことができる。
【０００９】
【発明が解決しようとする課題】ところで、この一従来
例はビット線埋め込み型であり、図３を参照して説明し
た様に、ドレインとしての拡散層１５が副ビット線にな
っている。従って、拡散層１５のシート抵抗が高けれ
ば、読み出しを高速で行うことができないばかりでな
く、読み出し電流が少なくて読み出しを安定的に行うこ
ともできない。
例はビット線埋め込み型であり、図３を参照して説明し
た様に、ドレインとしての拡散層１５が副ビット線にな
っている。従って、拡散層１５のシート抵抗が高けれ
ば、読み出しを高速で行うことができないばかりでな
く、読み出し電流が少なくて読み出しを安定的に行うこ
ともできない。
【００１０】拡散層１５の表面にシリサイド膜を設けれ
ばシート抵抗を低減させることができるが、この一従来
例では、拡散層１５の表面を熱酸化してこの表面にＳｉ
Ｏ2膜１６を形成しているので、拡散層１５の表面にシ
リサイド膜を設けることができない。従って、結局、こ
の一従来例では、読み出しを高速且つ安定的に行うこと
が困難であった。
ばシート抵抗を低減させることができるが、この一従来
例では、拡散層１５の表面を熱酸化してこの表面にＳｉ
Ｏ2膜１６を形成しているので、拡散層１５の表面にシ
リサイド膜を設けることができない。従って、結局、こ
の一従来例では、読み出しを高速且つ安定的に行うこと
が困難であった。
【００１１】
【課題を解決するための手段】請求項１の浮遊ゲート型
不揮発性半導体記憶装置は、ゲート絶縁膜１７上に第１
の浮遊ゲート２１ａが設けられており、ソース／ドレイ
ン１５の表面にシリサイド膜２６が設けられており、前
記ソース／ドレイン１５上を覆うと共に前記第１の浮遊
ゲート２１ａの一部分を露出させている層間絶縁膜２７
が設けられており、前記第１の浮遊ゲート２１ａよりも
面積が広く且つ前記一部分を介して前記第１の浮遊ゲー
ト２１ａと導通している第２の浮遊ゲート２１ｂが前記
層間絶縁膜２７上に設けられており、容量結合用絶縁膜
２２を介して制御ゲート２３が前記第２の浮遊ゲート２
１ｂと対向していることを特徴としている。
不揮発性半導体記憶装置は、ゲート絶縁膜１７上に第１
の浮遊ゲート２１ａが設けられており、ソース／ドレイ
ン１５の表面にシリサイド膜２６が設けられており、前
記ソース／ドレイン１５上を覆うと共に前記第１の浮遊
ゲート２１ａの一部分を露出させている層間絶縁膜２７
が設けられており、前記第１の浮遊ゲート２１ａよりも
面積が広く且つ前記一部分を介して前記第１の浮遊ゲー
ト２１ａと導通している第２の浮遊ゲート２１ｂが前記
層間絶縁膜２７上に設けられており、容量結合用絶縁膜
２２を介して制御ゲート２３が前記第２の浮遊ゲート２
１ｂと対向していることを特徴としている。
【００１２】請求項２の浮遊ゲート型不揮発性半導体記
憶装置は、前記ドレイン１５がビット線になっているこ
とを特徴としている。
憶装置は、前記ドレイン１５がビット線になっているこ
とを特徴としている。
【００１３】請求項３の浮遊ゲート型不揮発性半導体記
憶装置の製造方法は、ゲート絶縁膜１７上に第１の浮遊
ゲート２１ａを形成する工程と、ソース／ドレイン１５
の表面にシリサイド膜２６を形成する工程と、前記ソー
ス／ドレイン１５上及び前記第１の浮遊ゲート２１ａを
覆う層間絶縁膜２７を堆積させる工程と、前記第１の浮
遊ゲート２１ａの一部分が露出するまで前記層間絶縁膜
２７の厚さ方向の一部を除去する工程と、前記第１の浮
遊ゲート２１ａよりも面積が広く且つ前記一部分を介し
て前記第１の浮遊ゲート２１ａと導通する第２の浮遊ゲ
ート２１ｂを前記層間絶縁膜２７上に形成する工程と、
容量結合用絶縁膜２２を介して前記第２の浮遊ゲート２
１ｂと対向する制御ゲート２３を形成する工程とを具備
することを特徴としている。
憶装置の製造方法は、ゲート絶縁膜１７上に第１の浮遊
ゲート２１ａを形成する工程と、ソース／ドレイン１５
の表面にシリサイド膜２６を形成する工程と、前記ソー
ス／ドレイン１５上及び前記第１の浮遊ゲート２１ａを
覆う層間絶縁膜２７を堆積させる工程と、前記第１の浮
遊ゲート２１ａの一部分が露出するまで前記層間絶縁膜
２７の厚さ方向の一部を除去する工程と、前記第１の浮
遊ゲート２１ａよりも面積が広く且つ前記一部分を介し
て前記第１の浮遊ゲート２１ａと導通する第２の浮遊ゲ
ート２１ｂを前記層間絶縁膜２７上に形成する工程と、
容量結合用絶縁膜２２を介して前記第２の浮遊ゲート２
１ｂと対向する制御ゲート２３を形成する工程とを具備
することを特徴としている。
【００１４】請求項４の浮遊ゲート型不揮発性半導体記
憶装置の製造方法は、エッチバックまたは研磨によって
前記層間絶縁膜２７の前記除去を行うことを特徴として
いる。
憶装置の製造方法は、エッチバックまたは研磨によって
前記層間絶縁膜２７の前記除去を行うことを特徴として
いる。
【００１５】
【作用】本願の発明による浮遊ゲート型不揮発性半導体
記憶装置では、第１の浮遊ゲート２１ａよりも面積の広
い第２の浮遊ゲート２１ｂが層間絶縁膜２７上に設けら
れており、第２の浮遊ゲート２１ｂに容量結合用絶縁膜
２２を介して制御ゲート２３が対向しているので、浮遊
ゲート２１ａ、２１ｂと制御ゲート２３との間の容量Ｃ
2 に対する半導体基板１１と浮遊ゲート２１ａ、２１ｂ
との間の容量Ｃ1の比Ｃ1 ／Ｃ2 が小さい。また、ソー
ス／ドレイン１５の表面にシリサイド膜２６が設けられ
ているので、ソース／ドレイン１５のシート抵抗が低
い。
記憶装置では、第１の浮遊ゲート２１ａよりも面積の広
い第２の浮遊ゲート２１ｂが層間絶縁膜２７上に設けら
れており、第２の浮遊ゲート２１ｂに容量結合用絶縁膜
２２を介して制御ゲート２３が対向しているので、浮遊
ゲート２１ａ、２１ｂと制御ゲート２３との間の容量Ｃ
2 に対する半導体基板１１と浮遊ゲート２１ａ、２１ｂ
との間の容量Ｃ1の比Ｃ1 ／Ｃ2 が小さい。また、ソー
ス／ドレイン１５の表面にシリサイド膜２６が設けられ
ているので、ソース／ドレイン１５のシート抵抗が低
い。
【００１６】本願の発明による浮遊ゲート型不揮発性半
導体記憶装置の製造方法では、堆積させた層間絶縁膜２
７の厚さ方向の一部を除去することによって、ソース／
ドレイン１５上を覆うと共に第１の浮遊ゲート２１ａの
一部分を露出させる層間絶縁膜２７を形成しており、ソ
ース／ドレイン領域を高温で熱酸化することによってソ
ース／ドレイン１５上に絶縁膜を形成しているのではな
い。
導体記憶装置の製造方法では、堆積させた層間絶縁膜２
７の厚さ方向の一部を除去することによって、ソース／
ドレイン１５上を覆うと共に第１の浮遊ゲート２１ａの
一部分を露出させる層間絶縁膜２７を形成しており、ソ
ース／ドレイン領域を高温で熱酸化することによってソ
ース／ドレイン１５上に絶縁膜を形成しているのではな
い。
【００１７】
【実施例】以下、ビット線埋め込み型の浮遊ゲート型不
揮発性半導体記憶装置に適用した本願の発明の一実施例
を、図１〜３を参照しながら説明する。なお、図１、２
に示す一実施例のうちで図４、５に示した一従来例と対
応する構成部分には、図４、５と同一の符号を付してあ
る。
揮発性半導体記憶装置に適用した本願の発明の一実施例
を、図１〜３を参照しながら説明する。なお、図１、２
に示す一実施例のうちで図４、５に示した一従来例と対
応する構成部分には、図４、５と同一の符号を付してあ
る。
【００１８】図１（ａ）に示す様に、本実施例でも、Ｓ
ｉ3 Ｎ4 膜１３を酸化防止膜とする選択酸化法で、素子
分離領域のパターンのＳｉＯ2 膜１４をＳｉ基板１１の
表面に形成するまでは、上述の一従来例と実質的に同様
の工程を実行する。しかし、本実施例では、図１（ｂ）
に示す様に、その後、Ｓｉ3 Ｎ4 膜１３及びＳｉＯ2膜
１２の総てをエッチングで除去し、素子活性領域の表面
の全体に、ファウラー−ノルドハイムトンネル用のＳｉ
Ｏ2 膜１７を形成する。
ｉ3 Ｎ4 膜１３を酸化防止膜とする選択酸化法で、素子
分離領域のパターンのＳｉＯ2 膜１４をＳｉ基板１１の
表面に形成するまでは、上述の一従来例と実質的に同様
の工程を実行する。しかし、本実施例では、図１（ｂ）
に示す様に、その後、Ｓｉ3 Ｎ4 膜１３及びＳｉＯ2膜
１２の総てをエッチングで除去し、素子活性領域の表面
の全体に、ファウラー−ノルドハイムトンネル用のＳｉ
Ｏ2 膜１７を形成する。
【００１９】次に、図１（ｃ）に示す様に、全面に堆積
させた多結晶Ｓｉ膜２１ａのうちで、形成すべきトラン
ジスタのチャネル領域のパターン及びＳｉＯ2 膜１４上
におけるその近傍のパターン以外の部分を除去する。
させた多結晶Ｓｉ膜２１ａのうちで、形成すべきトラン
ジスタのチャネル領域のパターン及びＳｉＯ2 膜１４上
におけるその近傍のパターン以外の部分を除去する。
【００２０】次に、図１（ｄ）に示す様に、多結晶Ｓｉ
膜２１ａ及びＳｉＯ2 膜１４をマスクにして不純物を低
濃度にイオン注入し、ＳｉＯ2 膜２５等から成る側壁を
多結晶Ｓｉ膜２１ａの側面に形成する。そして、多結晶
Ｓｉ膜２１ａ及びＳｉＯ2 膜１４、２５をマスクにして
不純物を高濃度にイオン注入し、更に、アニールを行っ
て、ソース／ドレインとしてのｎ+ 型の拡散層１５等を
形成する。
膜２１ａ及びＳｉＯ2 膜１４をマスクにして不純物を低
濃度にイオン注入し、ＳｉＯ2 膜２５等から成る側壁を
多結晶Ｓｉ膜２１ａの側面に形成する。そして、多結晶
Ｓｉ膜２１ａ及びＳｉＯ2 膜１４、２５をマスクにして
不純物を高濃度にイオン注入し、更に、アニールを行っ
て、ソース／ドレインとしてのｎ+ 型の拡散層１５等を
形成する。
【００２１】次に、拡散層１５上で露出しているＳｉＯ
2 膜１７をエッチングで除去し、シリサイド用の金属膜
（図示せず）を全面に形成する。その後、アニールを行
い、Ｓｉ基板１１及び多結晶Ｓｉ膜２１ａと金属膜とを
反応させて、図２（ａ）に示す様に、拡散層１５の表面
及び多結晶Ｓｉ膜２１ａの上面にシリサイド膜２６を自
己整合的に形成する。なお、アニールを行ってもＳｉＯ
2 膜１４、２５上では金属膜がそのまま残っているの
で、その後、この金属膜を選択的に除去する。
2 膜１７をエッチングで除去し、シリサイド用の金属膜
（図示せず）を全面に形成する。その後、アニールを行
い、Ｓｉ基板１１及び多結晶Ｓｉ膜２１ａと金属膜とを
反応させて、図２（ａ）に示す様に、拡散層１５の表面
及び多結晶Ｓｉ膜２１ａの上面にシリサイド膜２６を自
己整合的に形成する。なお、アニールを行ってもＳｉＯ
2 膜１４、２５上では金属膜がそのまま残っているの
で、その後、この金属膜を選択的に除去する。
【００２２】次に、図２（ｂ）に示す様に、層間絶縁膜
２７を全面に形成し、エッチバックまたは化学的機械的
研磨によって、多結晶Ｓｉ膜２１ａ上のシリサイド膜２
６が露出するまで、層間絶縁膜２７の厚さ方向の一部を
除去する。そして、図２（ｃ）に示す様に、全面に堆積
させた多結晶Ｓｉ膜２１ｂを、シリサイド膜２６と導通
し且つメモリセルに対応する浮遊ゲートのパターンに加
工する。従って、多結晶Ｓｉ膜２１ｂの面積は、多結晶
Ｓｉ膜２１ａの面積よりも広い。
２７を全面に形成し、エッチバックまたは化学的機械的
研磨によって、多結晶Ｓｉ膜２１ａ上のシリサイド膜２
６が露出するまで、層間絶縁膜２７の厚さ方向の一部を
除去する。そして、図２（ｃ）に示す様に、全面に堆積
させた多結晶Ｓｉ膜２１ｂを、シリサイド膜２６と導通
し且つメモリセルに対応する浮遊ゲートのパターンに加
工する。従って、多結晶Ｓｉ膜２１ｂの面積は、多結晶
Ｓｉ膜２１ａの面積よりも広い。
【００２３】次に、図２（ｄ）に示す様に、順次に全面
に形成した容量結合用のＯＮＯ膜２２及び多結晶Ｓｉ膜
２３のうちで、多結晶Ｓｉ膜２３を制御ゲートのパター
ンに加工する。以上で、メモリセルを形成するＬＤＤ構
造のトランジスタ２４が完成する。
に形成した容量結合用のＯＮＯ膜２２及び多結晶Ｓｉ膜
２３のうちで、多結晶Ｓｉ膜２３を制御ゲートのパター
ンに加工する。以上で、メモリセルを形成するＬＤＤ構
造のトランジスタ２４が完成する。
【００２４】なお、以上の実施例はビット線埋め込み型
の浮遊ゲート型不揮発性半導体記憶装置に本願の発明を
適用したものであるが、ビット線埋め込み型以外であっ
ても、ソース／ドレインである拡散層１５のシート抵抗
をシリサイド膜２６によって低くすることができ、その
分だけ、動作を高速且つ安定的に行わせることができ
る。
の浮遊ゲート型不揮発性半導体記憶装置に本願の発明を
適用したものであるが、ビット線埋め込み型以外であっ
ても、ソース／ドレインである拡散層１５のシート抵抗
をシリサイド膜２６によって低くすることができ、その
分だけ、動作を高速且つ安定的に行わせることができ
る。
【００２５】
【発明の効果】本願の発明による浮遊ゲート型不揮発性
半導体記憶装置では、浮遊ゲートと制御ゲートとの間の
容量Ｃ2 に対する半導体基板と浮遊ゲートとの間の容量
Ｃ1 の比Ｃ1 ／Ｃ2 が小さいので、半導体基板と浮遊ゲ
ートとの間の電位差が大きくて、書き込みを高速で行う
ことができる。そして、それにも拘らず、ソース／ドレ
インのシート抵抗が低いので、特にドレインがビット線
になっている構造において、読み出しを高速で行うこと
ができると共に、読み出し電流が多くて読み出しを安定
的に行うこともできる。
半導体記憶装置では、浮遊ゲートと制御ゲートとの間の
容量Ｃ2 に対する半導体基板と浮遊ゲートとの間の容量
Ｃ1 の比Ｃ1 ／Ｃ2 が小さいので、半導体基板と浮遊ゲ
ートとの間の電位差が大きくて、書き込みを高速で行う
ことができる。そして、それにも拘らず、ソース／ドレ
インのシート抵抗が低いので、特にドレインがビット線
になっている構造において、読み出しを高速で行うこと
ができると共に、読み出し電流が多くて読み出しを安定
的に行うこともできる。
【００２６】本願の発明による浮遊ゲート型不揮発性半
導体記憶装置の製造方法では、ソース／ドレイン領域を
高温で熱酸化することによってソース／ドレイン上に絶
縁膜を形成しているのではないので、ソース／ドレイン
の表面にシリサイド膜を形成することが可能であり、読
み出しを高速且つ安定的に行うことができる浮遊ゲート
型不揮発性半導体記憶装置を製造することができる。ま
た、ソース／ドレイン等の接合を浅くすることもできる
ので、メモリセルを微細化して、大容量の浮遊ゲート型
不揮発性半導体記憶装置を製造することもできる。
導体記憶装置の製造方法では、ソース／ドレイン領域を
高温で熱酸化することによってソース／ドレイン上に絶
縁膜を形成しているのではないので、ソース／ドレイン
の表面にシリサイド膜を形成することが可能であり、読
み出しを高速且つ安定的に行うことができる浮遊ゲート
型不揮発性半導体記憶装置を製造することができる。ま
た、ソース／ドレイン等の接合を浅くすることもできる
ので、メモリセルを微細化して、大容量の浮遊ゲート型
不揮発性半導体記憶装置を製造することもできる。
【図１】本願の発明における製造方法の一実施例の前半
を工程順に示す側断面図である。
を工程順に示す側断面図である。
【図２】製造方法の一実施例の後半を工程順に示す側断
面図である。
面図である。
【図３】本願の発明を適用し得るビット線埋め込み型の
浮遊ゲート型不揮発性半導体記憶装置のメモリセルアレ
イの等価回路図である。
浮遊ゲート型不揮発性半導体記憶装置のメモリセルアレ
イの等価回路図である。
【図４】本願の発明における製造方法の一従来例の前半
を工程順に示す側断面図である。
を工程順に示す側断面図である。
【図５】製造方法の一従来例の後半を工程順に示す側断
面図である。
面図である。
１５ 拡散層 １７ ＳｉＯ2 膜 ２１ａ 多結晶Ｓｉ膜 ２２ａ 多結晶Ｓｉ膜 ２２ ＯＮＯ膜 ２３ 多結晶Ｓｉ膜 ２６ シリサイド膜 ２７ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (4)
- 【請求項１】 ゲート絶縁膜上に第１の浮遊ゲートが設
けられており、 ソース／ドレインの表面にシリサイド膜が設けられてお
り、 前記ソース／ドレイン上を覆うと共に前記第１の浮遊ゲ
ートの一部分を露出させている層間絶縁膜が設けられて
おり、 前記第１の浮遊ゲートよりも面積が広く且つ前記一部分
を介して前記第１の浮遊ゲートと導通している第２の浮
遊ゲートが前記層間絶縁膜上に設けられており、 容量結合用絶縁膜を介して制御ゲートが前記第２の浮遊
ゲートと対向していることを特徴とする浮遊ゲート型不
揮発性半導体記憶装置。 - 【請求項２】 前記ドレインがビット線になっているこ
とを特徴とする請求項１記載の浮遊ゲート型不揮発性半
導体記憶装置。 - 【請求項３】 ゲート絶縁膜上に第１の浮遊ゲートを形
成する工程と、 ソース／ドレインの表面にシリサイド膜を形成する工程
と、 前記ソース／ドレイン上及び前記第１の浮遊ゲートを覆
う層間絶縁膜を堆積させる工程と、 前記第１の浮遊ゲートの一部分が露出するまで前記層間
絶縁膜の厚さ方向の一部を除去する工程と、 前記第１の浮遊ゲートよりも面積が広く且つ前記一部分
を介して前記第１の浮遊ゲートと導通する第２の浮遊ゲ
ートを前記層間絶縁膜上に形成する工程と、 容量結合用絶縁膜を介して前記第２の浮遊ゲートと対向
する制御ゲートを形成する工程とを具備することを特徴
とする浮遊ゲート型不揮発性半導体記憶装置の製造方
法。 - 【請求項４】 エッチバックまたは研磨によって前記層
間絶縁膜の前記除去を行うことを特徴とする請求項３記
載の浮遊ゲート型不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6264589A JPH08107158A (ja) | 1994-10-04 | 1994-10-04 | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6264589A JPH08107158A (ja) | 1994-10-04 | 1994-10-04 | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107158A true JPH08107158A (ja) | 1996-04-23 |
Family
ID=17405404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6264589A Pending JPH08107158A (ja) | 1994-10-04 | 1994-10-04 | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107158A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
| EP0936672A2 (en) * | 1998-02-10 | 1999-08-18 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6429480B1 (en) | 1999-06-29 | 2002-08-06 | Nec Corporation | Semiconductor device having nonvolatile memory cell and field effect transistor |
| US6469338B2 (en) | 1998-12-09 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and manufacturing method thereof |
| WO2003019664A3 (en) * | 2001-08-28 | 2003-10-02 | Koninkl Philips Electronics Nv | Non-volatile semiconductor memory |
| US6917071B2 (en) | 1999-12-10 | 2005-07-12 | Nec Corporation | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device |
| JP2006114925A (ja) * | 1997-03-28 | 2006-04-27 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
-
1994
- 1994-10-04 JP JP6264589A patent/JPH08107158A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7179711B2 (en) | 1997-03-28 | 2007-02-20 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7304345B2 (en) | 1997-03-28 | 2007-12-04 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7195976B2 (en) | 1997-03-28 | 2007-03-27 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US6444554B1 (en) | 1997-03-28 | 2002-09-03 | Hitachi, Ltd. | Method of making a non-volatile memory and semiconductor device |
| WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
| JP2006114925A (ja) * | 1997-03-28 | 2006-04-27 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| KR100604960B1 (ko) * | 1997-03-28 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법 |
| US7692234B2 (en) | 1997-03-28 | 2010-04-06 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| EP0936672A3 (en) * | 1998-02-10 | 2001-08-16 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| EP0936672A2 (en) * | 1998-02-10 | 1999-08-18 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6673674B2 (en) | 1998-02-10 | 2004-01-06 | Nec Electronics Corporation | Method of manufacturing a semiconductor device having a T-shaped floating gate |
| US6469338B2 (en) | 1998-12-09 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and manufacturing method thereof |
| US6632715B2 (en) | 1999-06-29 | 2003-10-14 | Nec Electronics Corporation | Semiconductor device having nonvolatile memory cell and field effect transistor |
| US6429480B1 (en) | 1999-06-29 | 2002-08-06 | Nec Corporation | Semiconductor device having nonvolatile memory cell and field effect transistor |
| US6917071B2 (en) | 1999-12-10 | 2005-07-12 | Nec Corporation | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device |
| WO2003019664A3 (en) * | 2001-08-28 | 2003-10-02 | Koninkl Philips Electronics Nv | Non-volatile semiconductor memory |
| US7397078B2 (en) | 2001-08-28 | 2008-07-08 | Nxp B.V. | Non-volatile semiconductor memory |
| CN100442523C (zh) * | 2001-08-28 | 2008-12-10 | Nxp股份有限公司 | 非易失性半导体存储器及显示器器件和装置 |
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