JPH08306889A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセル以外のトランジスタに浮遊ゲート
を持たせることによってゲート酸化膜の共有化をはかる
とともに製造工程数の削減を達成する。 【構成】 半導体基板１は、浮遊ゲート６とこの上の制
御ゲート１３とを有するメモリセルトランジスタ１９
と、メモリセル以外のトランジスタ１８、２０、２１と
を備え、メモリセル以外に使用されるトランジスタは、
第１のゲート電極とこの上の第２のゲート電極とを有
し、第１のゲート電極は浮遊ゲートとして用いる。メモ
リトランジスタ以外の浮遊ゲートを有するトランジスタ
は高い電圧が印加されても浮遊ゲートである第１層目の
ゲート電極と第２層目のゲート電極との間の層間絶縁膜
で得られるキャパシタンスによって分圧されるので薄い
酸化膜を用いることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲートを有する２
層ゲート構造の不揮発性半導体記憶装置及びその製造方
法に関するものである。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置は各種知
られており、例えば、電気的消去、再書込み可能な読出
し専用メモリ(Electrically Erasable and Programable
ReadOnly Memory:ＥＥＰＲＯＭ) は、消去のために紫
外線の照射が必要なＥＰＲＯＭ(Erasable and Programm
able ROM) とは異なり、ボ−ドに実装したままで書換え
可能であり、消去、書込みに必要な高圧の発生回路やそ
の他の周辺回路を内蔵しているために使い易い特長があ
る。ＥＥＰＲＯＭは、多くのセル構造が提案されている
が、主として浮遊ゲ−ト型とＭＮＯＳ型に大別される。
浮遊ゲ−ト型は、浮遊ゲ−ト電極を有し、ＥＰＲＯＭと
同様に絶縁膜に完全に覆われたポリシリコンの浮遊ゲ−
ト電極に電子を蓄える。ＭＮＯＳ型は、酸化膜と窒化膜
の界面や窒化膜中のトラップに電子やホ−ルを捕獲す
る。いずれの構造もＭＯＳトランジスタのゲ−ト電極と
半導体基板との間に電子やホ−ル（正孔）を捕獲するこ
とによってＭＯＳトランジスタのしきい値電圧（Ｖth）
を変化させて、不揮発性のデータ記憶を行う。

【０００３】従来の不揮発性半導体記憶装置についてＮ
ＡＮＤ型ＥＥＰＲＯＭを参照しながら図１６乃至図２３
を用いて説明する。図１６は、ＮＡＮＤ型ＥＥＰＲＯＭ
の断面図、図１７は、図１６のＡ−Ａ′線に沿う部分の
断面図である。図１８乃至図２３は、そのＥＥＲＯＭの
製造工程断面図である。シリコン半導体基板１には、素
子分離領域であるフィールド酸化膜２が形成されてお
り、それぞれソース／ドレイン領域１５を有するセル領
域のメモリセルトランジスタ（トンネル酸化膜がゲート
酸化膜）１９、セレクトゲートトランジスタ１８、低圧
回路領域のＶM 系トランジスタ２０、高圧回路領域のＶ
pp系トランジスタ２１がフィールド酸化膜２などの各素
子分離領域に囲まれた素子領域に形成されている。メモ
リセルトランジスタ１９のゲート絶縁膜５は、シリコン
酸化膜から構成された膜厚１０ｎｍ程度のトンネル酸化
膜からなる。セレクトゲートトランジスタ１８のゲート
絶縁膜４は、膜厚１６ｎｍ程度のシリコン酸化物のセレ
クトゲート酸化膜からなる。ＶM 系トランジスタ２０の
ゲート絶縁膜１２は、膜厚１６ｎｍ程度のシリコン酸化
物のゲート酸化膜からなる。また、Ｖpp系トランジスタ
２１のゲート絶縁膜１１は、膜厚３５ｎｍ程度のシリコ
ン酸化物のシリコン酸化膜からなる。

【０００４】セレクトゲートトランジスタ１８のゲート
絶縁膜４の上の第１のゲート電極６は、多結晶シリコン
膜からなり、その上に層間絶縁膜１０を介して同じく多
結晶シリコン膜からなる第２のゲート電極１３が形成さ
れている。第２のゲート電極１３は、第１のゲート電極
６に電気的に接続されている（図１７参照）。積層され
たゲート電極は、後酸化膜１４で被覆されている。層間
絶縁膜１０は、窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜８とこの
窒化シリコン膜を挟む１対の酸化シリコン（ＳｉＯ₂ ）
膜７、９から構成されている。メモリセルトランジスタ
１９のゲート電極は、セレクトゲートトランジスタ１８
のゲート電極と同じ積層体であるが、第１のゲート電極
６は、浮遊ゲートとして用いられ、第２のゲート電極１
３は、制御ゲートとして用いられる。他のＶM 系トラン
ジスタ２０とＶpp系トランジスタ２１のゲート電極１３
は、セレクトゲートトランジスタ及びメモリセルトラン
ジスタの第２のゲート電極と同じ多結晶シリコン膜から
構成されている。これらトランジスタのゲート電極１３
は、層間絶縁膜１７のコンタクト孔を通して外部回路と
接続されるＡｌ配線１７が形成されている。

【０００５】次に、図１８乃至図２３を参照してこのＥ
ＥＰＲＯＭの製造方法を説明する。半導体基板１上に素
子分離領域（フィールド酸化膜）２を熱処理などにより
形成してから、素子形成領域に８００℃の酸素と塩化水
素の混合雰囲気中で加熱し、ダミー酸化膜となる膜厚約
１０ｎｍのシリコン酸化膜（ダミー酸化膜）３を形成す
る（図１８（ａ））。ついで、写真食刻法により素子分
離領域２とシリコン酸化膜３上にフォレジスト３０を塗
布し、これをパターニングする。そして、これをマスク
にしてＰ、Ａｓなどの不純物を所定の領域に所定量イオ
ン注入し、その後フォレジスト３０を除去する。将来形
成される予定のトランジスタのしきい値電圧（Ｖth）を
制御するためにこのイオン注入を複数回繰り返して行う
（図１８（ｂ））。次に、Ｂｕｆｆｅｒｅｄ ＨＦ溶液
を用いてシリコン酸化膜３を除去し、半導体基板１上の
素子形成領域を露出させる。その後再び８５０℃の酸素
と塩化水素の混合雰囲気中で加熱し、セレクトゲート酸
化膜となる膜厚約１６ｎｍのシリコン酸化膜４を形成す
る（図１９（ａ））。次に、写真食刻法によりフォレジ
スト３１を塗布し、これをパターニングする。このパタ
ーニングされたフォトレジスト３１をマスクにしてＢｕ
ｆｆｅｒｅｄ ＨＦ溶液を用いてシリコン酸化膜４を除
去し、半導体基板１を部分的に露出させる（図１９
（ｂ））。

【０００６】フォトレジスト３１を除去した後に半導体
基板１を８００℃の酸素と塩化水素の混合雰囲気中で加
熱し、トンネル酸化膜として用いられる１０ｎｍのシリ
コン酸化膜５を形成する。次に、シリコン酸化膜４、５
の上にＣＶＤ法で２００ｎｍの第１の多結晶シリコン膜
６を堆積する。引き続き８５０℃のオキシ塩化リンと窒
素と酸素の混合雰囲気中で２０分間加熱し、第１の多結
晶シリコン膜６中にリンを添加する（図２０（ａ））。
リンが添加された第１の多結晶シリコン膜６を９００℃
の窒素と酸素と塩化水素の混合雰囲気中で加熱し、第１
の多結晶シリコン膜６の表面領域を７ｎｍのポリシリコ
ン酸化膜７に変える。続いてＣＤＶ法によりポリシリコ
ン酸化膜７の上に１５ｎｍのシリコン窒化膜８を堆積
し、さらにそれを９５０℃の加熱酸化によって酸化して
シリコン窒化膜８上に６ｎｍのシリコン酸化膜９を積層
する。この積層された３層の層間絶縁膜１０をＯＮＯ膜
という（図２０（ｂ））。次に、ＯＮＯ膜の層間絶縁膜
１０の上にフォトレジスト３２を塗布し、写真食刻法に
よりパターニングする。引き続きこのパターニングされ
たフォトレジスト３２をマスクにしてＲＩＥ法によりＯ
ＮＯ膜１０と第１の多結晶シリコン膜６を選択的に除去
する。

【０００７】そして、さらにＢｕｆｆｅｒｄ ＨＦ溶液
によりシリコン酸化膜４を除去し、半導体基板１の所定
の部分を露出させる（図２１（ａ））。このフォトレジ
スト３２を除去してから半導体基板１を９００℃の酸素
と塩化水素の混合雰囲気中で加熱し、Ｖpp系酸化膜とし
て用いられる膜厚３５ｎｍのシリコン酸化膜１１を形成
する（図２１（ｂ））。次に、ＯＮＯ膜の層間絶縁膜１
０の上と露出している酸化膜１１の上にフォトレジスト
３３を塗布し、写真食刻法によりパターニングする。引
き続きこのパターニングされたフォトレジスト３３をマ
スクにしてＢｕｆｆｅｒｅｄ ＨＦ溶液によりシリコン
酸化膜１１を選択的に除去して半導体基板１を部分的に
露出させる（図２２（ａ））。このフォトレジスト３３
を除去したあとに半導体基板１を８５０℃の酸素と塩化
水素の混合雰囲気中で加熱し、ＶM 系酸化膜として用い
られる膜厚１６ｎｍの第５のシリコン酸化膜１２を形成
する。続いてＣＶＤ法により膜厚３５０ｎｍの第２の多
結晶シリコン膜１３をＯＮＯ膜１０及びシリコン酸化膜
１１、１２の上に形成する。さらに半導体基板１を９０
０℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４
０分間加熱し、第２の多結晶シリコン膜１３中にリンを
添加する（図２２（ｂ））。

【０００８】次に、第２の多結晶シリコン膜１３の上に
フォトレジスト３４を塗布し、写真食刻法によりパター
ニングする。引き続きパターニングされたフォトレジス
ト３４をマスクにしてＲＩＥ法により第２の多結晶シリ
コン膜１３、ＯＮＯ膜１０及び第１の多結晶シリコン膜
６を選択的にエッチング除去する（図２３（ａ））。こ
のフォトレジスト３４を除去してから改めて第２の多結
晶シリコン膜１３上にフォトレジスト３５を塗布し、写
真食刻法によりパターニングする。このパターニングさ
れたフォトレジスト３５をマスクにして第２の多結晶シ
リコン膜２１３をＲＩＥ法により加工して選択的にシリ
コン酸化膜１１、１２を露出させる（図２３（ｂ））。
これらフォトレジスト３４、３５をマスクにして行われ
たエッチングにより半導体基板１に残された第１及び第
２の多結晶シリコン膜６、１３は半導体基板１に形成さ
れたトランジスタのゲート電極に用いられる。次に、フ
ォトレジスト３５を除去してから半導体基板１表面を８
５０℃の酸素雰囲気中で加熱し、ゲート電極として用い
られる半導体基板１の上に形成された第１及び第２の多
結晶シリコン膜６、１３の表面に後酸化膜１４を形成す
る。写真食刻法とイオン注入法により半導体基板１に不
純物拡散領域を形成し、これら領域を半導体基板１に形
成されるトランジスタのソース／ドレイン領域１５とす
る。

【０００９】ゲート電極を被覆するように、半導体基板
１上にＣＶＤ法で層間絶縁膜のＢＰＳＧ(Boron-doped P
hospho-Silicate Glass)膜１６を堆積し、８５０℃以上
の窒素雰囲気中で加熱しリフローする。この層間絶縁膜
１６にコンタクト開孔を行った後、ゲート電極と電気的
に接続されるＡｌ配線１７を形成する。このようにし
て、半導体基板１には、トンネル酸化膜がゲート酸化膜
５であるメモリセルトランジスタ１９、ゲート酸化膜４
を有するセレクトゲートトランジスタ１８、ゲート酸化
膜１２を有するＶM 系トランジスタ２０及びゲート酸化
膜１１を有するＶpp系トランジスタ２１の各トランジス
タが形成される（図１６参照）。セレクトゲートトラン
ジスタ１８は、図１６に示すように２層ゲート構造にな
っているが、前述のＡｌ配線１７を利用して１層目の第
１の多結晶シリコン膜２６とその上の第２の多結晶シリ
コン膜２１３とは電気的に接続する。

【００１０】

【発明が解決しようとする課題】前述のように従来技術
は、４種類のトランジスタのゲート酸化膜を別々に形成
していること、メモリセル部と周辺回路部のゲートの加
工を別々に行っていることから工程数が非常に多くなり
歩留まり向上が非常に困難であった。また、４種類のゲ
ート酸化膜を形成するためにシリコン酸化膜上にフォト
レジストが塗布されることが多く、その結果各酸化膜の
信頼性の劣化も引き起こしていた。本発明は、このよう
な事情によりなされたものであり、工程数の削減とゲー
ト酸化膜の信頼性向上をはかる不揮発性半導体記憶装置
を提供することを目的としている。

【００１１】

【課題を解決するための手段】本発明は、メモリトラン
ジスタ以外のトランジスタに浮遊ゲートを持ったトラン
ジスタを用いることによってゲート酸化膜の共有化をは
かるとともに製造工程数の削減を達成することを特徴と
する。すなわち、本発明の不揮発性半導体記憶装置は、
半導体基板と、前記半導体基板に形成され、ゲート絶縁
膜を介して形成された第１のゲート電極である浮遊ゲー
トとこの第１のゲート電極の上に層間絶縁膜を介して形
成された第２のゲート電極である制御ゲートとを有する
データ記憶に使用される複数のメモリセルトランジスタ
と、前記半導体基板に形成されたデータ記憶以外に使用
される複数のトランジスタとを備え、前記データ記憶以
外に使用される少なくとも１つのトランジスタは、ゲー
ト絶縁膜を介して形成された第１のゲート電極とこの第
１のゲート電極の上に層間絶縁膜を介して形成された第
２のゲート電極とを有し、この第１のゲート電極及び第
２のゲート電極とを有しデータ記憶以外に使用されるト
ランジスタの少なくとも１つは、前記第１のゲート電極
を浮遊ゲートとして用いることを特徴とする。前記デー
タ記憶以外に使用されるトランジスタは、すべて前記第
１及び第２のゲート電極を有しているようにしても良
い。

【００１２】前記データ記憶以外に使用されるトランジ
スタのうち、前記第１及び第２のゲート電極を有する少
なくとも１つのトランジスタは、この第１のゲート電極
と第２のゲート電極とが互いに電気的に接続されている
ようにしても良い。前記第１のゲート電極を浮遊ゲート
として用いるデータ記憶以外に使用されるトランジスタ
の前記ゲート絶縁膜の膜厚は、前記メモリセルトランジ
スタの前記ゲート絶縁膜の膜厚と同じであるようにして
も良い。本発明の不揮発性半導体記憶装置の製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に第１の半導体層を形成し、この第１
の半導体層をパターニングしてメモリセルトランジスタ
の第１のゲート電極とデータ記憶以外に使用されるトラ
ンジスタの第１のゲート電極とを形成する工程と、前記
半導体基板上にこれら第１のゲート電極を被覆するよう
に層間絶縁膜を形成する工程と、前記層間絶縁膜上に第
２の半導体層を形成し、この第２の半導体層をパターニ
ングして前記メモリセルトランジスタの第２のゲート電
極と前記データ記憶以外に使用されるトランジスタの第
２のゲート電極とを形成する工程とを備え、前記メモリ
セルトランジスタ及び前記データ記憶以外に使用される
トランジスタの前記第１のゲート電極を浮遊ゲートとし
て用いることを特徴とする。

【００１３】

【作用】メモリトランジスタ以外のトランジスタの中で
浮遊ゲートを有するトランジスタは、高い電圧が印加さ
れても浮遊ゲートである第１層目のゲート電極と第２層
目のゲート電極との間の層間絶縁膜で得られるキャパシ
タンスによって分圧されるので薄い酸化膜を用いること
ができる。したがってこの様なトランジスタは、メモリ
トランジスタとゲート酸化膜を共通にすることができ
る。また、浮遊ゲートを持つトランジスタを存在させる
ことにより、半導体基板上にメモリトランジスタと同じ
２層ゲート領域が広がり、この領域が平坦化するので、
この領域上の配線などが容易になる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図６を参照して第１の実施例を説
明する。図１は、ＮＡＮＤ型ＥＥＰＲＯＭ構造の不揮発
性半導体記憶装置の断面図、図２は、図１のメモリトラ
ンジスタ及びセレクトゲートトランジスタが形成された
領域の半導体基板の概略平面図、図３乃至図６は、この
不揮発性半導体記憶装置の製造工程断面図である。この
実施例では、セレクトゲートトランジスタに浮遊ゲート
を形成し、他の周辺回路のトランジスタには、従来の１
層ゲート型トランジスタを用いる。シリコン半導体基板
１には、素子分離領域であるフィールド酸化膜２が形成
されており、それぞれソース／ドレイン領域１５を有す
るセル領域のメモリトランジスタ（トンネル酸化膜がゲ
ート酸化膜）１９、セレクトゲートトランジスタ１８、
低圧回路領域のＶM 系トランジスタ２０、高圧回路領域
のＶpp系トランジスタ２１がフィールド酸化膜２などの
各素子分離領域に囲まれた素子領域に形成されている。
メモリトランジスタ１９は、トンネル酸化膜がゲート絶
縁膜として用いられる。セレクトゲートトランジスタ１
８及びメモリセルトランジスタ１９のゲート絶縁膜５
は、シリコン酸化膜から構成された膜厚１０ｎｍ程度の
トンネル酸化膜からなる。

【００１５】ＶM 系トランジスタ２０のゲート絶縁膜１
２は、膜厚１６ｎｍ程度のシリコン酸化物のゲート酸化
膜からなる。また、Ｖpp系トランジスタ２１のゲート絶
縁膜１１は、膜厚３５ｎｍ程度のシリコン酸化膜からな
る。トランジスタ１８、１９のゲート絶縁膜５の上に形
成されたフローティング状態にある第１のゲート電極６
は、例えば、多結晶シリコン膜からなり、その上に層間
絶縁膜１０を介して同じく多結晶シリコン膜からなる第
２のゲート電極１３が形成されている。このトランジス
タ１８、１９の積層されたゲート電極は、後酸化膜１４
で被覆されている。層間絶縁膜１０は、窒化シリコン
（Ｓｉ₃ Ｎ₄ ）膜８とこの窒化シリコン膜を挟む１対の
酸化シリコン（ＳｉＯ₂ ）膜７、９とから構成されてい
る（図４参照）。メモリトランジスタ１９の第１のゲー
ト電極６は、浮遊ゲートとして用いられ、第２のゲート
電極１３は、制御ゲートとして用いられる。セレクトゲ
ートトランジスタの第１のゲート電極６は、浮遊ゲート
として用いられ、第２のゲート電極１３は、セレクトゲ
ートとして用いられる。他のＶM 系トランジスタ２０と
Ｖpp系トランジスタ２１のゲート電極１３は、セレクト
ゲートトランジスタ及びメモリセルトランジスタの第２
のゲート電極と同じ多結晶シリコン膜から構成されてい
る。

【００１６】これらトランジスタ２０、２１の第２のゲ
ート電極１３は、層間絶縁膜１６のコンタクト孔を通し
て外部回路と接続されるＡｌ配線１７に接続されてい
る。また、これらのトランジスタ２０、２１の第２のゲ
ート電極１３も後酸化膜１４が形成されている。次に、
この半導体記憶装置の製造工程を説明する。トランジス
タのしきい値制御までは、従来の製造工程と同じである
ので、図１８を参照する。半導体基板１上に素子分離領
域（フィールド酸化膜）２を形成後、半導体基板１を酸
素と塩化水素の混合雰囲気中において８００℃で加熱し
て素子形成領域に膜厚１０ｎｍのシリコン酸化膜（ダミ
ー酸化膜）３を形成する（図１８（ａ）参照）。次に、
写真食刻法により素子分離領域２とシリコン酸化膜３上
にフォトレジスト３０を形成し、さらにパターニングす
る。そして、これをマスクにしてリン、砒素などの不純
物を所定の領域に所望量イオン注入し、その後フォトレ
ジスト３０を除去する。このイオン注入は、将来形成さ
れるトランジスタのしきい値電圧を制御するために行う
もので、必要回数だけ繰り返して行う（図１８（ｂ）参
照）。

【００１７】次に、Ｂｕｆｆｅｒｅｄ ＨＦ溶液によ
り、シリコン酸化膜３を除去し、半導体基板１上の素子
形成領域を露出させた後、８００℃の酸素と塩化水素の
混合雰囲気中で加熱して膜厚１０ｎｍ程度のシリコン酸
化膜（トンネル酸化膜）５を形成する。さらに、その上
にＣＶＤ法などにより膜厚２００ｎｍ程度の第１の多結
晶シリコン膜６を堆積し、引き続いて、８５０℃のオキ
シ塩化リンと窒素と酸素の混合雰囲気中で２０分間加熱
して、第１の多結晶シリコン膜６中にリンを添加する
（図３）。リンが添加された第１の多結晶シリコン膜６
を９００℃の窒素と酸素と塩化水素の混合雰囲気中で加
熱して、その表面に膜厚約７ｎｍのポリシリコン酸化膜
７を形成する。続けて、ＣＶＤ法などにより膜厚約１５
ｎｍのシリコン窒化膜８を堆積し、さらに、それを９５
０℃程度の燃焼酸化によって酸化してシリコン窒化膜８
上に膜厚約６ｎｍのシリコン酸化膜９を積層形成する。
この積層体は、ＯＮＯ（Oxide-Nitride-Oxide)膜であ
り、第１及び第２の多結晶シリコン膜６、１３の間に介
在する層間絶縁膜１０になる（図４）。次に、写真食刻
法により層間絶縁膜（ＯＮＯ膜）１０上にフォトレジス
ト３６を形成し、これをパターニングする。

【００１８】引き続いて、パターニングされたフォトレ
ジスト３６をマスクにしてＲＩＥ法などによりＯＮＯ膜
１０と第１の多結晶シリコン膜６を選択的に除去し、さ
らにＢｕｆｆｅｒｅｄ ＨＦ溶液により露出しているシ
リコン酸化膜５を除去し、その部分の半導体基板１の表
面を露出させる（図５）。フォトレジスト３６を除去し
た後、半導体基板１を９００℃の酸素と塩化水素の混合
雰囲気中で加熱してＶpp系酸化膜として用いられる膜厚
約３５ｎｍのシリコン酸化膜１１を形成する。また、図
示はしないが、写真食刻法によりフォトレジストを形成
し、これをパターニングし、パターニングしたフォトレ
ジストをマスクにしてＢｕｆｆｅｒｅｄＨＦ溶液を用い
てシリコン酸化膜１１を選択的に除去し、所定領域の半
導体基板１を露出させる。そして、このフォトレジスト
を除去した後に半導体基板１を８５０℃の酸素と塩化水
素の混合雰囲気中で加熱してＶM 系酸化膜として用いら
れる膜厚約１６ｎｍのシリコン酸化膜１２を露出した半
導体基板１の所定領域に形成する。したがってこの状態
では半導体基板１は、シリコン酸化膜５、１１、１２に
よって被覆されている。続いて、ＣＶＤ法などにより膜
厚約３５０ｎｍの第２の多結晶シリコン膜１３を形成す
る。さらに、この第２の多結晶シリコン膜１３を９００
℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０
分間加熱してこの中にリンを添加する（図６）。

【００１９】次に、写真食刻法により第２の多結晶シリ
コン膜１３上にフォトレジスト（図示せず）をパターニ
ングし、引き続きこれをマスクにしてＲＩＥ法により第
２の多結晶シリコン膜１３、ＯＮＯ膜１０、第１の多結
晶シリコン膜６を選択的にエッチング加工してメモリト
ランジスタ及びセレクトゲートトランジスタの積層ゲー
トを形成する。そしてこのフォトレジストを除去してか
ら改めて写真食刻法により第２の多結晶シリコン膜１３
上にフォトレジスト（図示せず）をパターニングし、こ
のパターニングしたフォトレジストをマスクにしてＲＩ
Ｅ法によりシリコン酸化膜１１、１２上の第２の多結晶
シリコン膜１３を選択的にエッチング加工して周辺回路
のトランジスタの１層ゲートを形成する。次に、半導体
基板１を８５０℃の酸素雰囲気中で加熱してこれらゲー
トの表面に後酸化膜１４を形成する。その後、写真食刻
法とイオン注入法とによりトランジスタのソース／ドレ
イン領域を構成する不純物拡散領域１５を形成する。次
に、半導体基板１にＣＶＤ法などによりＢＰＳＧ膜など
から構成された層間絶縁膜１６を堆積し、８５０℃以上
の窒素雰囲気中で加熱しリフローする。この層間絶縁膜
１６にコンタクト孔を開口した後、外部回路と電気的接
続を行うためにＡｌなどの金属配線１７を形成する（図
１参照）。

【００２０】このとき、セレクトゲートトランジスタ１
８の部分の第１の多結晶シリコン膜６はフローティング
状態にしておく。セレクトゲートトランジスタ１８のゲ
ート酸化膜５はメモリトランジスタと同じ様に薄い酸化
膜で膜厚が１０ｎｍである。しかし、従来と同様の電圧
（ＶSG〜１０Ｖ）を印加してもＶSG・Ｃ_ONO ／（Ｃ_ONO
＋Ｃ_TUN ）で決まる電圧しか膜厚１０ｎｍの酸化膜には
印加されないので、この印加電圧Ｃ_ONO ／（Ｃ_ONO ＋Ｃ
_TUN ）を、例えば、セレクトゲートトランジスタの第１
の多結晶シリコン膜と第２の多結晶シリコン膜とが重な
る面積を第１の多結晶シリコン膜の位置をずらすなどし
て調整すればトランジスタの動作上問題が生ずることは
ない。ここで、Ｃ_ONO は、セレクトゲートトレンジスタ
の第１の多結晶シリコン膜６と第２の多結晶シリコン膜
１３との間の層間絶縁膜１０で得られるキャパシタンス
であり、Ｃ_TUN は、セレクトゲートトランジスタの第１
の多結晶シリコン膜６と半導体基板１との間のトンネル
酸化膜５で得られるキャパシタンスである。

【００２１】次に、図７乃至図１１を参照して第２の実
施例を説明する。この実施例では、どのトランジスタも
２層構造になっていることに特徴がある。図７は、ＮＡ
ＮＤ型ＥＥＰＲＯＭのメモリセル領域および周辺回路を
含む半導体基板の断面図、図８は、図７のＡ−Ａ′線及
びＢ−Ｂ′線に沿う部分の断面図、図９乃至図１１はこ
の不揮発性半導体記憶装置を製造する製造工程断面図で
ある。フィールド酸化膜２が形成されたシリコン半導体
基板１には、それぞれソース／ドレイン領域１５を有す
るメモリトランジスタ１９、セレクトゲートトランジス
タ１８、低圧回路領域のＶM 系トランジスタ２０、高圧
回路領域のＶpp系トランジスタ２１が形成されている。
メモリトランジスタ１９のゲート絶縁膜５は、シリコン
酸化膜から構成された膜厚１０ｎｍ程度のトンネル酸化
膜である。セレクトゲートトランジスタ１８のゲート絶
縁膜４は、膜厚約１６ｎｍのゲート酸化膜である。ＶM
系トランジスタ２０及びＶpp系トランジスタ２１は、セ
レクトゲートトランジスタ１８のゲート絶縁膜４と同じ
膜厚約１６ｎｍのシリコン酸化膜４を用いる。トランジ
スタ１９のゲート絶縁膜５及びＶpp系トランジスタのゲ
ート絶縁膜１２の上に形成されたフローティング状態に
ある第１のゲート電極６は例えば、多結晶シリコン膜か
らなり、その上に層間絶縁膜１０を介して多結晶シリコ
ン膜からなる第２のゲート電極１３が形成されている。

【００２２】このトランジスタ１８、１９、２０、２１
の積層されたゲート電極は、後酸化膜１４によって被覆
されている。層間絶縁膜１０は窒化シリコン（Ｓｉ₃ Ｎ
₄ ）膜８とこの窒化シリコン膜を挟む１対のシリコン酸
化（ＳｉＯ₂ ）膜７、９から構成されている（図８参
照）。メモリトランジスタ１９の第１のゲート電極６は
浮遊ゲートとして用いられ、第２のゲート電極１３は、
制御ゲートとして用いられる。セレクトゲートトランジ
スタ１８の第１のゲート電極６は、図８（ａ）に示すよ
うに、第２のゲート電極１３と電気的に接続されてい
る。ＶM 系トランジスタ２０の第１のゲート電極６は、
図８（ｂ）に示すように、第２のゲート電極１３に電気
的に接続されている。これらトランジスタの第２のゲー
ト電極１３は層間絶縁膜１６のコンタクト孔を通して外
部回路と接続されるＡｌなどの金属配線１７に接続され
ている。次に、この半導体記憶装置の製造工程を説明す
る。トランジスタのしきい値制御までは、従来の製造工
程と同じであるので、図１８を参照する。半導体基板１
上に素子分離領域（フィールド酸化膜）２を形成後、半
導体基板１を酸素と塩化水素の混合雰囲気中において８
００℃で加熱して素子形成領域に膜厚１０ｎｍのシリコ
ン酸化膜（ダミー酸化膜）３を形成する（図１８（ａ）
参照）。

【００２３】次に、写真食刻法により素子分離領域２と
シリコン酸化膜３上にフォトレジスト３０を形成し、さ
らにパターニングする。そしてこれをマスクにしてリ
ン、砒素などの不純物を所定の領域に所望量イオン注入
し、その後フォトレジスト３０を除去する。このイオン
注入は将来形成されるトランジスタのしきい値電圧を制
御するために行うもので必要回数だけ繰り返して行う
（図１８（ｂ）参照）。次に、Ｂｕｆｆｅｒｅｄ ＨＦ
溶液により、シリコン酸化膜３を除去し、半導体基板１
の素子形成領域を露出させた後、再び８５０℃の酸素と
塩化水素の混合雰囲気中で加熱し、膜厚１６ｎｍのシリ
コン酸化膜（セレクトゲート酸化膜）４を形成する。次
に、写真食刻法によりフォトレジスト３７を塗布し、パ
ターニングする。そして、これをマスクにしてＢｕｆｆ
ｅｒｅｄ ＨＦ溶液を用いてシリコン酸化膜４を選択的
にエッチング除去して半導体基板１を部分的に露出させ
る（図９）。この後フォトレジスト３７を除去してから
半導体基板１を８００℃の酸素と塩化水素の混合雰囲気
中で加熱して、トンネル酸化膜となる膜厚１０ｎｍ程度
のシリコン酸化膜５を半導体基板１の露出した部分に形
成する。続いて、ＣＶＤ法により膜厚２００ｎｍ程度の
第１の多結晶シリコン膜６を形成する。さらに、８５０
℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０
分間加熱して第１の多結晶シリコン膜６中にリンを添加
する（図１０）。

【００２４】次に、リンが添加された第１の多結晶シリ
コン膜６を９００℃の窒素と酸素と塩化水素の混合雰囲
気中で加熱し、この第１の多結晶シリコン膜６上に膜厚
７ｎｍのポリシリコン酸化膜７を形成する。さらに続け
てＣＶＤ法などにより膜厚１５ｎｍのシリコン窒化膜８
を堆積し、さらにそれを９５０℃の燃焼酸化によって酸
化しシリコン窒化膜８上に膜厚６ｎｍのシリコン酸化膜
９を形成し、層間絶縁膜であるＯＮＯ膜１０にする。引
き続きＣＶＤ法などにより３５０ｎｍの第２の多結晶シ
リコン膜１３を形成する。さらにそれに９００℃のオキ
シ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱
し、第２の多結晶シリコン膜１３中にリンを添加する。
次に、写真食刻法により第２の多結晶シリコン膜１３上
にフォトレジスト３８を塗布し、これをパターニングす
る。そして、これをマスクにしてＲＥＩ法などにより第
２の多結晶シリコン膜１３、ＯＮＯ膜１０、第１の多結
晶シリコン膜６を選択的にエッチング加工を施して各ト
ランジスタの２層構造のゲートを形成する（図１１）。
次に、半導体基板１を８５０℃の酸素雰囲気中で加熱し
てゲート表面に後酸化膜１４を形成し、さらに、写真食
刻法とイオン注入法とによりソース／ドレイン領域とな
る不純物拡散領域１５を形成する。この後ＣＤＶ法など
でＢＰＳＧ膜６１６を堆積し、これを８５０℃以上の窒
素雰囲気中で加熱してリフローする。

【００２５】このＢＰＳＧ膜１６にコンタクト孔を開口
してから、Ａｌなどの金属配線１７を形成する（図７参
照）。その時、セレクトゲートトランジスタ１８とＶM
系トランジスタ２０になる部分は、前述したように、第
１の多結晶シリコン膜６は、フローティングにならない
ように、第２の多結晶シリコン膜１３と電気的に接続し
ておく（図８参照）。そして、Ｖpp系トランジスタ２１
のみ第１の多結晶シリコン膜６がフローティングになる
ようにする。したがって、従来Ｖpp系トランジスタに印
加されていた電圧（Ｖpp〜２０Ｖ）をそのまま印加して
も第１の実施例で説明したセレクトゲート部分と同様に
膜厚１６ｎｍのシリコン酸化膜の信頼性が損なわれるこ
とはない。Ｖpp系トランジスタの信頼性をさらに向上さ
せるためにＬＤＤ(Lightly Doped Drain) 構造のトラン
ジスタを用いることもできる。また、すべて２層タイプ
のゲートを用いるので、その表面を平坦にすることが容
易であり、配線などの形成が容易になる。

【００２６】次に、図１２乃至図１５を参照して第３の
実施例を説明する。この実施例ではどのトランジスタも
２層構造になっており、しかもセレクトゲートトランジ
スタ及びＶpp系トランジスタに浮遊ゲートが形成されて
いることに特徴がある。図１２は、ＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセル領域および周辺回路を含む半導体基板
の断面図、図１３乃至図１５は、この不揮発性半導体記
憶装置を製造する製造工程断面図である。フィールド酸
化膜２が形成されたシリコン半導体基板１にはそれぞれ
ソース／ドレイン領域１５を有するメモリトランジスタ
１９、セレクトゲートトランジスタ１８、低圧回路領域
のＶM 系トランジスタ２０、高圧回路領域のＶpp系トラ
ンジスタ２１が形成されている。セレクトゲートトラン
ジスタ１８及びメモリトランジスタ１９のゲート絶縁膜
５は、シリコン酸化膜から構成された膜厚１０ｎｍ程度
のトンネル酸化膜である。ＶM 系トランジスタ２０及び
Ｖpp系トランジスタ２１は、膜厚約１６ｎｍのシリコン
酸化膜２２を用いる。トランジスタ１８、１９、２０、
２１の第１のゲート電極６及び第２のゲート電極１３
は、例えば、多結晶シリコン膜からなる。

【００２７】このトランジスタ１８、１９、２０、２１
の積層されたゲート電極間の層間絶縁膜１０は、窒化シ
リコン（Ｓｉ₃ Ｎ₄ ）膜とこの窒化シリコン膜を挟む１
対のシリコン酸化（ＳｉＯ₂ ）膜から構成されている。
トランジスタ１８、１９、２１の第１のゲート電極６
は、浮遊ゲートとして用いられ、ＶM 系トランジスタ２
０の第１のゲート電極６は、第２のゲート電極１３に電
気的に接続されている。これらトランジスタの第２のゲ
ート電極１３は、層間絶縁膜１６のコンタクト孔を通し
て外部回路と接続されるＡｌなどの金属配線１７に接続
されている。次に、この半導体記憶装置の製造工程を説
明する。トランジスタのしきい値制御までは、従来の製
造工程と同じであるので、図１８を参照する。将来形成
されるトランジスタのしきい値電圧を制御するためのイ
オン注入を行ってからＢｕｆｆｅｒｅｄ ＨＦ溶液によ
り、シリコン酸化膜３を除去し、半導体基板１上の素子
形成領域を露出させた後、再び８５０℃の酸素と塩化水
素の混合雰囲気中で加熱し１６ｎｍのシリコン酸化膜２
２を形成する。次に、この上に写真食刻法によりフォト
レジスト３９を塗布してからパターニングし、このパタ
ーニングされたフォトレジスト３９をマスクにしてＢｕ
ｆｆｅｒｅｄ ＨＦ溶液でシリコン酸化膜２２を選択的
にエッチング除去し、半導体基板１の表面を部分的に露
出させる（図１３）。

【００２８】次に、フォトレジスト３９を除去してか
ら、半導体基板１を８００℃の酸素と塩化水素の混合雰
囲気中で加熱してトンネル酸化膜である膜厚約１０ｎｍ
のシリコン酸化膜５を形成する。次に、ＣＶＤ法により
膜厚２００ｎｍの第２の多結晶シリコン膜６を形成す
る。さらに、８５０℃のオキシ塩化リンと窒素と酸素の
混合雰囲気中で２０分間加熱して第１の多結晶シリコン
膜６の中にリンを添加する（図１４）。次に、９００℃
の窒素と酸素と塩化水素の混合雰囲気中で加熱し、第１
の多結晶シリコン膜６上に膜厚７ｎｍのポリシリコン酸
化膜７を形成する。続いて、ＣＶＤ法などによりポリシ
リコン酸化膜７上に膜厚１５ｎｍのシリコン窒化膜８を
堆積し、さらにその表面を９５０℃の燃焼酸化によって
酸化してシリコン窒化膜８上に膜厚６ｎｍのシリコン酸
化膜９を形成して積層されたＯＮＯ膜１０を形成する。
引き続きＣＶＤ法などにより膜厚３５０ｎｍ程度の第２
の多結晶シリコン膜１３を形成する。さらに９００℃の
オキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間
加熱し、第２の多結晶シリコン膜１３中にリンを添加す
る。次に、写真食刻法により第２の多結晶シリコン膜１
３上にフォトレジスト４０を塗布し、これをパターニン
グし、このパターニングされたフォトレジスト４０をマ
スクにしてＲＩＥ法により第２の多結晶シリコン膜１
３、ＯＮＯ膜１０、第１の多結晶シリコン膜６を選択的
にエッチング加工して各トランジスタの２層構造のゲー
トを形成する（図１５）。

【００２９】次に、８５０℃の酸素雰囲気中で加熱して
これらゲートの表面に後酸化膜１４を形成する。次に、
写真食刻法とイオン注入法とによりソース／ドレイン領
域となる不純物拡散領域１５を半導体基板１に形成す
る。さらに、ＣＶＤ法などによりＢＰＳＧ膜１６を堆積
し、これを８５０℃以上の窒素雰囲気中で加熱してリフ
ローする。このＢＰＳＧ膜１６にコンタクト孔を開口し
てゲートと外部回路とを接続するＡｌなどの金属配線１
７を形成する（図１２参照）。ＶM 系トランジスタ２０
の第１の多結晶シリコン膜６は、フローティングになら
ないように第２の多結晶シリコン膜１３と電気的に接続
しておく。ＶPP系トランジスタ２１とセレクトゲートト
ランジスタ１８は、第１の多結晶シリコン膜６がフロー
ティングになるようにする。セレクトゲートトランジス
タの膜厚１０ｎｍのシリコン酸化膜５とＶPP系トランジ
スタの膜厚１６ｎｍのシリコン酸化膜２２の信頼性は、
前述の実施例と同様に高いものがある。

【００３０】この実施例のようにすべてのトランジスタ
に２層構造のゲートを用いる場合において、第１層目の
ゲート電極をすべて浮遊ゲートにすることもできる。第
１のゲート電極と第２のゲート電極との間の層間絶縁膜
は、ＯＮＯ膜に限らず酸化膜や窒化膜を用いることもで
きる。以上、ＮＡＮＤ型ＥＥＰＲＯＭの場合を例にとっ
て説明したが他の不揮発性メモリ、例えば、ＮＯＲ型Ｅ
ＥＰＲＯＭ、フラッシュ型ＥＥＰＲＯＭ、ＥＰＲＯＭな
どメモリセルと周辺回路領域が存在するメモリであれ
ば、本発明はすべて適用可能である。実施例で３例示し
たがどれも効果はあるものの程度の差がある。以下では
最も効果のある第３の実施例について効果を説明する。
ダイソード歩留まりとしては従来技術では５０％が限界
であったが本発明では７０％以上の高留止まりが安定し
て得られた。また、信頼性試験のうち、代表的な試験で
あるＥｎｄｕｒａｎｃｅ試験（書き込みと消去動作の繰
り返し試験）では従来技術は１０⁶ 回の試験で１０％の
不良が発生していたが、本発明では１％以下に押さえら
れた。不良の内容としてトンネル酸化膜とＶM 系、ＶPP
系酸化膜などの周辺ゲート酸化膜の破壊不良が大半であ
ったが、その破壊不良が著しく減少する。

【００３１】

【発明の効果】メモリトランジスタ以外のトランジスタ
は、浮遊ゲートを備えることにより、メモリトランジス
タとゲート酸化膜を共通にすることができるので工程の
簡略化が可能になる。また、浮遊ゲートを持つトランジ
スタを存在させることにより、半導体基板上にメモリト
ランジスタと同じ２層ゲート領域が広がり、この領域が
平坦化するので、この領域上の配線などが容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性半導体記憶装
置の断面図。

【図２】図１のメモリトランジスタ及びセレクトゲート
トランジスタ部分の平面図。

【図３】第１の実施例の不揮発性半導体記憶装置の製造
工程断面図。

【図４】第１の実施例の不揮発性半導体記憶装置の製造
工程断面図。

【図５】第１の実施例の不揮発性半導体記憶装置の製造
工程断面図。

【図６】第１の実施例の不揮発性半導体記憶装置の製造
工程断面図。

【図７】第２の実施例の不揮発性半導体記憶装置の断面
図。

【図８】図７のＡ−Ａ′線及びＢ−Ｂ′線部分の断面
図。

【図９】第２の実施例の不揮発性半導体記憶装置の製造
工程断面図。

【図１０】第２の実施例の不揮発性半導体記憶装置の製
造工程断面図。

【図１１】第２の実施例の不揮発性半導体記憶装置の製
造工程断面図。

【図１２】第３の実施例の不揮発性半導体記憶装置の断
面図。

【図１３】第３の実施例の不揮発性半導体記憶装置の製
造工程断面図。

【図１４】第３の実施例の不揮発性半導体記憶装置の製
造工程断面図。

【図１５】第３の実施例の不揮発性半導体記憶装置の製
造工程断面図。

【図１６】従来の不揮発性半導体記憶装置の断面図。

【図１７】図１６のＡ−Ａ′線に沿う部分の断面図。

【図１８】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図１９】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図２０】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図２１】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図２２】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図２３】従来の不揮発性半導体記憶装置の製造工程断
面図。

【符号の説明】

１・・・半導体基板、 ２・・・素子分離領域（フィ
ールド酸化膜）、３・・・シリコン酸化膜（ダミー酸化
膜）、４・・・ゲート絶縁膜（トンネル酸化膜）、５、
１１、１２、２２・・・ゲート絶縁膜（シリコン酸化
膜）、６・・・第１の多結晶シリコン膜（第１のゲート
電極）、７、９・・・シリコン酸化膜、 ８・・・シ
リコン窒化膜、１０・・・層間絶縁膜（ＯＮＯ膜）、１
３・・・第２の多結晶シリコン膜（第２のゲート電
極）、１４・・・後酸化膜、１５・・・不純物拡散領域
（ソース／ドレイン領域）、１６・・・層間絶縁膜（Ｂ
ＰＳＧ膜）、 １７・・・金属配線、１８・・・セレ
クトゲートトランジスタ、 １９・・・メモリトランジ
スタ、２０・・・ＶM 系トランジスタ、 ２１・・・
Ｖpp系トランジスタ、３０、３１、３２、３３、３４、
３５、３６、３７、３８、３９、４０・・・フォトレジ
スト

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成され、ゲート絶縁膜を介して形成
   された第１のゲート電極である浮遊ゲートとこの第１の
   ゲート電極の上に層間絶縁膜を介して形成された第２の
   ゲート電極である制御ゲートとを有するデータ記憶に使
   用される複数のメモリセルトランジスタと、 前記半導体基板に形成されたデータ記憶以外に使用され
   る複数のトランジスタとを備え、 前記データ記憶以外に使用される少なくとも１つのトラ
   ンジスタは、ゲート絶縁膜を介して形成された第１のゲ
   ート電極とこの第１のゲート電極の上に層間絶縁膜を介
   して形成された第２のゲート電極とを有し、この第１の
   ゲート電極及び第２のゲート電極とを有しデータ記憶以
   外に使用されるトランジスタの少なくとも１つは、前記
   第１のゲート電極を浮遊ゲートとして用いることを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】 前記データ記憶以外に使用されるトラン
   ジスタは、すべて前記第１及び第２のゲート電極を有し
   ていることを特徴とする請求項１に記載の不揮発性半導
   体記憶装置。
3. 【請求項３】 前記データ記憶以外に使用されるトラン
   ジスタのうち、前記第１及び第２のゲート電極を有する
   少なくとも１つのトランジスタは、この第１のゲート電
   極と第２のゲート電極とが互いに電気的に接続されてい
   ることを特徴とする請求項１又は請求項２に記載の不揮
   発性半導体記憶装置。
4. 【請求項４】 前記第１のゲート電極を浮遊ゲートとし
   て用いるデータ記憶以外に使用されるトランジスタの前
   記ゲート絶縁膜の膜厚は、前記メモリセルトランジスタ
   の前記ゲート絶縁膜の膜厚と同じであることを特徴とす
   る請求項１乃至請求項３のいづれかに記載の不揮発性半
   導体記憶装置。
5. 【請求項５】 半導体基板上にゲート絶縁膜を形成する
   工程と、 前記ゲート絶縁膜上に第１の半導体層を形成し、この第
   １の半導体層をパターニングしてメモリセルトランジス
   タの第１のゲート電極とデータ記憶以外に使用されるト
   ランジスタの第１のゲート電極とを形成する工程と、 前記半導体基板上にこれら第１のゲート電極を被覆する
   ように層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第２の半導体層を形成し、この第２
   の半導体層をパターニングして前記メモリセルトランジ
   スタの第２のゲート電極と前記データ記憶以外に使用さ
   れるトランジスタの第２のゲート電極とを形成する工程
   とを備え、 前記メモリセルトランジスタ及び前記データ記憶以外に
   使用されるトランジスタの前記第１のゲート電極を浮遊
   ゲートとして用いることを特徴とする不揮発性半導体記
   憶装置の製造方法。