JP2002324860A - モノスゲート構造を有する不揮発性メモリ素子及びその製造方法 - Google Patents
モノスゲート構造を有する不揮発性メモリ素子及びその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Abstract
(57)【要約】
【課題】 モノス（ＭＯＮＯＳ）ゲート構造を有する不
揮発性メモリ素子及びその製造方法を提供する。 【解決手段】 半導体基板全面に順次にスタックされた
トンネル酸化膜、シリコン窒化膜及び上部酸化膜からな
ったセルゲート絶縁膜を形成する。セルゲート絶縁膜を
パターニングしてセルアレイ領域の第１領域上にセルゲ
ート絶縁膜を残して、セルアレイ領域の第２領域及び周
辺回路領域を露出させる。セルアレイ領域の第２領域及
び周辺回路領域上に選択的に高電圧ゲート絶縁膜、即
ち、第１ゲート酸化膜を形成する。高電圧ゲート絶縁膜
をパターニングして周辺回路領域の一部分及びセルアレ
イ領域の第２領域を露出させる。セルアレイ領域の第２
領域及び周辺回路領域の一部分上に選択的に第１ゲート
酸化膜より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸
化膜を形成する。
揮発性メモリ素子及びその製造方法を提供する。 【解決手段】 半導体基板全面に順次にスタックされた
トンネル酸化膜、シリコン窒化膜及び上部酸化膜からな
ったセルゲート絶縁膜を形成する。セルゲート絶縁膜を
パターニングしてセルアレイ領域の第１領域上にセルゲ
ート絶縁膜を残して、セルアレイ領域の第２領域及び周
辺回路領域を露出させる。セルアレイ領域の第２領域及
び周辺回路領域上に選択的に高電圧ゲート絶縁膜、即
ち、第１ゲート酸化膜を形成する。高電圧ゲート絶縁膜
をパターニングして周辺回路領域の一部分及びセルアレ
イ領域の第２領域を露出させる。セルアレイ領域の第２
領域及び周辺回路領域の一部分上に選択的に第１ゲート
酸化膜より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸
化膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関するものであり、特にモノス（ＭＯＮＯ
Ｓ：metal-oxide-nitride-oxide-semiconductor）ゲー
ト構造を有する不揮発性メモリ素子及びその製造方法に
関するものである。
製造方法に関するものであり、特にモノス（ＭＯＮＯ
Ｓ：metal-oxide-nitride-oxide-semiconductor）ゲー
ト構造を有する不揮発性メモリ素子及びその製造方法に
関するものである。
【０００２】
【従来の技術】半導体メモリ素子のうちに不揮発性メモ
リ素子は電源が供給されなくても前のデータ(previous
data)が消えない特徴を有する。従って、不揮発性メモ
リ素子、例えば、フラッシュメモリ素子は移動通信端末
機(mobile tele-communicationsystem)又はコンピュー
ターのメモリカード等に広く使用されている。
リ素子は電源が供給されなくても前のデータ(previous
data)が消えない特徴を有する。従って、不揮発性メモ
リ素子、例えば、フラッシュメモリ素子は移動通信端末
機(mobile tele-communicationsystem)又はコンピュー
ターのメモリカード等に広く使用されている。
【０００３】一般的に、スタックゲート構造(stacked g
ate structure)が不揮発性メモリ素子のセルトランジス
タに広く採択されている。スタックゲート構造は、セル
トランジスタのチャネル領域上に順次にスタックされた
トンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜及び
制御ゲート電極を含む。従って、このようなスタックゲ
ート構造は、セルアレイ領域と周辺回路領域との間に高
い段差が生じ、その結果、後続工程が生じる。また、浮
遊ゲートをパターニングするための工程が複雑だけでな
く、浮遊ゲートの表面積を増加させ難い。浮遊ゲートの
表面積は、セルトランジスタのカップリング比率に影響
を与え、カップリング比率はセルトランジスタのプログ
ラム特性及び消去特性に影響する。従って、プログラム
特性及び消去特性を向上させるためには、浮遊ゲートの
表面積を増加させることが要求される。しかし、高集積
不揮発性メモリ素子の場合には、浮遊ゲートの表面積を
増加させるのに限界がある。
ate structure)が不揮発性メモリ素子のセルトランジス
タに広く採択されている。スタックゲート構造は、セル
トランジスタのチャネル領域上に順次にスタックされた
トンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜及び
制御ゲート電極を含む。従って、このようなスタックゲ
ート構造は、セルアレイ領域と周辺回路領域との間に高
い段差が生じ、その結果、後続工程が生じる。また、浮
遊ゲートをパターニングするための工程が複雑だけでな
く、浮遊ゲートの表面積を増加させ難い。浮遊ゲートの
表面積は、セルトランジスタのカップリング比率に影響
を与え、カップリング比率はセルトランジスタのプログ
ラム特性及び消去特性に影響する。従って、プログラム
特性及び消去特性を向上させるためには、浮遊ゲートの
表面積を増加させることが要求される。しかし、高集積
不揮発性メモリ素子の場合には、浮遊ゲートの表面積を
増加させるのに限界がある。
【０００４】前記したスタックゲート構造を有する不揮
発性メモリ素子の問題点を解決するためにＭＯＮＯＳゲ
ート構造を有するセルトランジスタが提案されたことが
ある。
発性メモリ素子の問題点を解決するためにＭＯＮＯＳゲ
ート構造を有するセルトランジスタが提案されたことが
ある。
【０００５】キリハラ(Kirihara)による米国特許第６、
１０３、５７２号明細書には、ＭＯＮＯＳゲート構造を
有する不揮発性メモリ素子の製造方法を開示している。
キリハラによると、ＭＯＮＯＳゲート構造のセルトラン
ジスタを有する半導体基板の上に配線電極(interconnec
tion electrode)及びパッシベーション膜を形成してか
ら、窒素雰囲気及び約４２５℃の温度で前記パッシベー
ション膜を熱処理する。これに加えて、前記パッシベ−
ション膜を形成する前に、前記配線電極を水素雰囲気及
び約３８０℃で追加に熱処理する。これによって、前記
配線電極を形成するためのプラズマエッチッグ工程及び
前記パッシベ−ション膜を蒸着するためのプラズマＣＶ
Ｄ工程を実施する間に、前記ＭＯＮＯＳゲート構造のう
ちにトラップされた電荷を前記熱処理工程を使用して除
去させる。これによって、セルトランジスタの初期しき
い電圧(threshold voltage)を安定化させることができ
る。
１０３、５７２号明細書には、ＭＯＮＯＳゲート構造を
有する不揮発性メモリ素子の製造方法を開示している。
キリハラによると、ＭＯＮＯＳゲート構造のセルトラン
ジスタを有する半導体基板の上に配線電極(interconnec
tion electrode)及びパッシベーション膜を形成してか
ら、窒素雰囲気及び約４２５℃の温度で前記パッシベー
ション膜を熱処理する。これに加えて、前記パッシベ−
ション膜を形成する前に、前記配線電極を水素雰囲気及
び約３８０℃で追加に熱処理する。これによって、前記
配線電極を形成するためのプラズマエッチッグ工程及び
前記パッシベ−ション膜を蒸着するためのプラズマＣＶ
Ｄ工程を実施する間に、前記ＭＯＮＯＳゲート構造のう
ちにトラップされた電荷を前記熱処理工程を使用して除
去させる。これによって、セルトランジスタの初期しき
い電圧(threshold voltage)を安定化させることができ
る。
【０００６】一方、ＮＡＮＤ型フラッシュメモリ素子の
ような不揮発性メモリ素子は、周辺回路領域の中に低電
圧モストランジスタと高電圧モストランジスタとを含
み、セルアレイ領域の中にセルトランジスタと選択トラ
ンジスタとを含む。低電圧モストランジスタは、主に読
出しモード(read mode)で動作され、高電圧モストラン
ジスタは、主にプログラムモード(program mode)及び消
去モード(erase mode)で動作される。また、前記セルト
ランジスタには、高電圧及び低電圧が全部印加され、前
記選択トランジスタには低電圧が印加される。従って、
ＭＯＮＯＳゲート構造を有するセルトランジスタを採択
する不揮発性メモリ素子において、低電圧モストランジ
スタ、高電圧モストランジスタ及び選択トランジスタの
ゲート構造を最適化させることが要求される。
ような不揮発性メモリ素子は、周辺回路領域の中に低電
圧モストランジスタと高電圧モストランジスタとを含
み、セルアレイ領域の中にセルトランジスタと選択トラ
ンジスタとを含む。低電圧モストランジスタは、主に読
出しモード(read mode)で動作され、高電圧モストラン
ジスタは、主にプログラムモード(program mode)及び消
去モード(erase mode)で動作される。また、前記セルト
ランジスタには、高電圧及び低電圧が全部印加され、前
記選択トランジスタには低電圧が印加される。従って、
ＭＯＮＯＳゲート構造を有するセルトランジスタを採択
する不揮発性メモリ素子において、低電圧モストランジ
スタ、高電圧モストランジスタ及び選択トランジスタの
ゲート構造を最適化させることが要求される。
【０００７】
【発明が解決しようとする課題】ＭＯＮＯＳゲート構造
を有するセルトランジスタを初め、最適化された選択ト
ランジスタ、最適化された低電圧モストランジスタ及び
最適化された高電圧モストランジスタを有する不揮発性
メモリ素子を提供することにある。
を有するセルトランジスタを初め、最適化された選択ト
ランジスタ、最適化された低電圧モストランジスタ及び
最適化された高電圧モストランジスタを有する不揮発性
メモリ素子を提供することにある。
【０００８】ＭＯＮＯＳゲート構造を有するセルトラン
ジスタを初め、最適化されたトランジスタ、最適化され
た低電圧モストランジスタ及び最適化された高電圧モス
トランジスタを有する不揮発性メモリ素子の製造方法を
提供することにある。
ジスタを初め、最適化されたトランジスタ、最適化され
た低電圧モストランジスタ及び最適化された高電圧モス
トランジスタを有する不揮発性メモリ素子の製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】前記技術的な課題を解決
するために、本発明はＭＯＮＯＳゲート構造を有するセ
ルトランジスタを採択する不揮発性メモリ素子を提供す
る。この不揮発性メモリ素子はセルアレイ領域及び周辺
回路領域を含む。前記セルアレイ領域は選択トランジス
タ及びセルアレイを含み、前記周辺回路領域は、低電圧
モストランジスタ及び高電圧モストランジスタを含む。
ここで、前記セルトランジスタは、ＭＯＮＯＳ構造を有
するセルゲートパターンを含む。さらに具体的に、前記
セルゲートパターン半導体基板の上に順次にスタックさ
れたトンネル酸化膜、シリコン窒化膜パターン及び上部
酸化膜パターン(top oxide layer pattern)で構成され
たセルゲート絶縁膜と前記セルゲート絶縁膜上にスタッ
クされたセルゲート電極とを含む。また、前記低電圧モ
ストランジスタは、半導体基板上に順次にスタックされ
た低電圧ゲート絶縁膜と低電圧ゲート電極とを含み、前
記高電圧モストランジスタは、半導体基板の上に順次に
スタックされた高電圧ゲート絶縁膜と高電圧ゲート電極
とを含む。前記高電圧ゲート絶縁膜は、第１酸化膜で形
成され、前記低電圧ゲート絶縁膜は、前記第１ゲート酸
化膜より薄い第２ゲート酸化膜で形成される。前記第２
ゲート酸化膜は、前記セルゲート絶縁膜の等価酸化膜厚
さより薄い。
するために、本発明はＭＯＮＯＳゲート構造を有するセ
ルトランジスタを採択する不揮発性メモリ素子を提供す
る。この不揮発性メモリ素子はセルアレイ領域及び周辺
回路領域を含む。前記セルアレイ領域は選択トランジス
タ及びセルアレイを含み、前記周辺回路領域は、低電圧
モストランジスタ及び高電圧モストランジスタを含む。
ここで、前記セルトランジスタは、ＭＯＮＯＳ構造を有
するセルゲートパターンを含む。さらに具体的に、前記
セルゲートパターン半導体基板の上に順次にスタックさ
れたトンネル酸化膜、シリコン窒化膜パターン及び上部
酸化膜パターン(top oxide layer pattern)で構成され
たセルゲート絶縁膜と前記セルゲート絶縁膜上にスタッ
クされたセルゲート電極とを含む。また、前記低電圧モ
ストランジスタは、半導体基板上に順次にスタックされ
た低電圧ゲート絶縁膜と低電圧ゲート電極とを含み、前
記高電圧モストランジスタは、半導体基板の上に順次に
スタックされた高電圧ゲート絶縁膜と高電圧ゲート電極
とを含む。前記高電圧ゲート絶縁膜は、第１酸化膜で形
成され、前記低電圧ゲート絶縁膜は、前記第１ゲート酸
化膜より薄い第２ゲート酸化膜で形成される。前記第２
ゲート酸化膜は、前記セルゲート絶縁膜の等価酸化膜厚
さより薄い。
【００１０】本発明の一態様によると、前記選択トラン
ジスタは順次にスタックされた選択ゲート絶縁膜及び選
択ゲート電極で構成された選択ゲートパターンを含む。
前記選択ゲート絶縁膜は前記第２ゲート酸化膜で形成さ
れる。
ジスタは順次にスタックされた選択ゲート絶縁膜及び選
択ゲート電極で構成された選択ゲートパターンを含む。
前記選択ゲート絶縁膜は前記第２ゲート酸化膜で形成さ
れる。
【００１１】本発明の他の態様によると、前記選択トラ
ンジスタのゲート絶縁膜は前記セルゲート絶縁膜と同一
である。
ンジスタのゲート絶縁膜は前記セルゲート絶縁膜と同一
である。
【００１２】前記他の技術的な課題を解決するために、
本発明は、ＭＯＮＯＳゲート構造を有するセルトランジ
スタを採択する非揮発性メモリ素子の製造方法を提供す
る。この方法は、セルアレイ領域及び周辺回路領域を有
する半導体基板の所定領域に素子分離膜を形成し、前記
セルアレイ領域のうちに第１活性領域を画定すると同時
に前記周辺回路領域のうちに第２及び第３活性領域を画
定する。前記素子分離膜を有する半導体基板全面にトン
ネル酸化膜、シリコン窒化膜及び上部酸化膜を順次に形
成する。前記上部酸化膜、シリコン窒化膜及びトンネル
酸化膜を連続的にパターニングし、前記第１活性領域を
覆うセルゲート絶縁膜を形成すると同時に前記周辺回路
領域のうちの活性領域、即ち、第２及び第３活性領域を
露出させる。前記セルゲート絶縁膜は、前記パターニン
グされたトンネル酸化膜、前記パターニングされたシリ
コン窒化膜及び前記パターニングされた上部酸化膜で構
成される。この時、前記第１活性領域のうちの一部分、
即ち、第１領域が露出されることもできる。従って、前
記セルゲート絶縁膜は、前記第１活性領域の第２領域の
みを覆う。
本発明は、ＭＯＮＯＳゲート構造を有するセルトランジ
スタを採択する非揮発性メモリ素子の製造方法を提供す
る。この方法は、セルアレイ領域及び周辺回路領域を有
する半導体基板の所定領域に素子分離膜を形成し、前記
セルアレイ領域のうちに第１活性領域を画定すると同時
に前記周辺回路領域のうちに第２及び第３活性領域を画
定する。前記素子分離膜を有する半導体基板全面にトン
ネル酸化膜、シリコン窒化膜及び上部酸化膜を順次に形
成する。前記上部酸化膜、シリコン窒化膜及びトンネル
酸化膜を連続的にパターニングし、前記第１活性領域を
覆うセルゲート絶縁膜を形成すると同時に前記周辺回路
領域のうちの活性領域、即ち、第２及び第３活性領域を
露出させる。前記セルゲート絶縁膜は、前記パターニン
グされたトンネル酸化膜、前記パターニングされたシリ
コン窒化膜及び前記パターニングされた上部酸化膜で構
成される。この時、前記第１活性領域のうちの一部分、
即ち、第１領域が露出されることもできる。従って、前
記セルゲート絶縁膜は、前記第１活性領域の第２領域の
みを覆う。
【００１３】前記露出された第２及び第３活性領域上に
第１ゲート酸化膜を形成する。この時、前記第１活性領
域の第１領域が露出された場合には、前記第１領域上に
も第１ゲート酸化膜が形成される。次に、前記第１ゲー
ト酸化膜をパターニングして前記第２活性領域を露出さ
せる。この時、前記第１領域上に第１ゲート酸化膜が形
成された場合には、前記第１活性領域の第１領域も露出
させる。
第１ゲート酸化膜を形成する。この時、前記第１活性領
域の第１領域が露出された場合には、前記第１領域上に
も第１ゲート酸化膜が形成される。次に、前記第１ゲー
ト酸化膜をパターニングして前記第２活性領域を露出さ
せる。この時、前記第１領域上に第１ゲート酸化膜が形
成された場合には、前記第１活性領域の第１領域も露出
させる。
【００１４】前記露出された第２活性領域上に前記第１
ゲート酸化膜より薄い第２ゲート酸化膜を形成する。前
記第１領域が露出された場合には、前記第１領域上にも
第２ゲート酸化膜が形成される。前記第２ゲート酸化膜
は、前記セルゲート絶縁膜の等価酸化膜厚さより薄い。
ゲート酸化膜より薄い第２ゲート酸化膜を形成する。前
記第１領域が露出された場合には、前記第１領域上にも
第２ゲート酸化膜が形成される。前記第２ゲート酸化膜
は、前記セルゲート絶縁膜の等価酸化膜厚さより薄い。
【００１５】これに加えて、前記第２ゲート酸化膜が形
成された結果物の全面に導電膜を形成する。前記導電膜
をパターニングして前記第２領域の上部を横切るセルゲ
ート電極を形成すると同時に前記第１領域の上部を横切
る選択ゲート電極、前記第２活性領域の上部を横切る低
電圧ゲート電極及び前記第３活性領域の上部を横切る高
電圧ゲート電極を形成する。
成された結果物の全面に導電膜を形成する。前記導電膜
をパターニングして前記第２領域の上部を横切るセルゲ
ート電極を形成すると同時に前記第１領域の上部を横切
る選択ゲート電極、前記第２活性領域の上部を横切る低
電圧ゲート電極及び前記第３活性領域の上部を横切る高
電圧ゲート電極を形成する。
【００１６】
【発明の実施の形態】以下、添付した図面を参照して、
本発明の望ましい実施形態を詳細に説明することとす
る。図面において、同一な参照番号は同一な構成要素を
示す。
本発明の望ましい実施形態を詳細に説明することとす
る。図面において、同一な参照番号は同一な構成要素を
示す。
【００１７】図１は本発明の第１実施形態による不揮発
性メモリ素子の構造を示す断面図であり、図２は本発明
の第２実施形態による不揮発性メモリ素子の構造を示す
断面図である。各図面において、参照符号“ａ”及び
“ｂ”で示された部分は各々セルアレイ領域及び周辺回
路領域を示す。
性メモリ素子の構造を示す断面図であり、図２は本発明
の第２実施形態による不揮発性メモリ素子の構造を示す
断面図である。各図面において、参照符号“ａ”及び
“ｂ”で示された部分は各々セルアレイ領域及び周辺回
路領域を示す。
【００１８】図１を参照すると、半導体基板１の所定領
域に素子分離膜３が配置される。前記素子分離膜３はセ
ルアレイ領域ａのうちに第１活性領域を画定することは
勿論、周辺回路領域ｂに第２及び第３活性領域を画定す
る。また、トリプル・ウェル技術により形成された第１
ウェル５、第２ウェル７ｂ及びポケットウェル７ａは、
前記半導体基板１に配置されることが望ましい。前記第
１ウェル５は、セルアレイ領域ａのうちの半導体基板１
に形成され、前記ポッケトウェル７ａは、前記第１ウェ
ル５により囲まれる。また、前記第２ウェル７ｂは、前
記周辺回路領域ｂの第２活性領域を囲む。ここで、前記
第１ウェル５は、半導体基板１と違う導電型の不純物で
ドープされ、前記ポッケトウェル７ａ及び前記第２ウェ
ル７ｂは、前記半導体基板１と同一な導電型の不純物で
ドープされる。従って、前記半導体基板１がＰ型の場合
には、前記第１ウェル５は、Ｎ型であり、前記ポッケト
ウェル７ａ及び前記第２ウェル７ｂはＰ型である。結果
的に、前記ポッケトウェル７ａは、前記半導体基板１と
電気的に隔離される。また、前記第２ウェル７ｂは前記
半導体基板１より濃い不純物濃度を有する。
域に素子分離膜３が配置される。前記素子分離膜３はセ
ルアレイ領域ａのうちに第１活性領域を画定することは
勿論、周辺回路領域ｂに第２及び第３活性領域を画定す
る。また、トリプル・ウェル技術により形成された第１
ウェル５、第２ウェル７ｂ及びポケットウェル７ａは、
前記半導体基板１に配置されることが望ましい。前記第
１ウェル５は、セルアレイ領域ａのうちの半導体基板１
に形成され、前記ポッケトウェル７ａは、前記第１ウェ
ル５により囲まれる。また、前記第２ウェル７ｂは、前
記周辺回路領域ｂの第２活性領域を囲む。ここで、前記
第１ウェル５は、半導体基板１と違う導電型の不純物で
ドープされ、前記ポッケトウェル７ａ及び前記第２ウェ
ル７ｂは、前記半導体基板１と同一な導電型の不純物で
ドープされる。従って、前記半導体基板１がＰ型の場合
には、前記第１ウェル５は、Ｎ型であり、前記ポッケト
ウェル７ａ及び前記第２ウェル７ｂはＰ型である。結果
的に、前記ポッケトウェル７ａは、前記半導体基板１と
電気的に隔離される。また、前記第２ウェル７ｂは前記
半導体基板１より濃い不純物濃度を有する。
【００１９】前記第３活性領域の所定領域上には、高電
圧ゲートパターン２４ｈが配置される。前記高電圧ゲー
トパターン２４ｈは、順次にスタックされた高電圧ゲー
ト絶縁膜１７及び高電圧ゲート電極２３ｈで構成され
る。ここで、前記高電圧ゲート絶縁膜１７は、不揮発性
メモリ素子のプログラム電圧又は消去電圧に堪えられる
厚い厚さを有する第１ゲート酸化膜であることが望まし
い。例えば、前記第１ゲート酸化膜は２００Å乃至４０
０Åの厚さを有する。前記高電圧ゲートパターン２４ｈ
の側壁は、ゲートスペーサ２６ｂにより覆われる。高電
圧ゲートパターン２４ｈの両側の第３活性領域には、高
電圧ソース／ドレイン領域３０ｈが形成される。前記高
電圧ソース／ドレイン領域３０ｈは、ＬＤＤ構造を有す
ることが望ましい。前記高電圧ゲートパターン２４ｈ及
び高電圧ソース／ドレーン領域３０ｈは高電圧モストラ
ンジスタを構成する。
圧ゲートパターン２４ｈが配置される。前記高電圧ゲー
トパターン２４ｈは、順次にスタックされた高電圧ゲー
ト絶縁膜１７及び高電圧ゲート電極２３ｈで構成され
る。ここで、前記高電圧ゲート絶縁膜１７は、不揮発性
メモリ素子のプログラム電圧又は消去電圧に堪えられる
厚い厚さを有する第１ゲート酸化膜であることが望まし
い。例えば、前記第１ゲート酸化膜は２００Å乃至４０
０Åの厚さを有する。前記高電圧ゲートパターン２４ｈ
の側壁は、ゲートスペーサ２６ｂにより覆われる。高電
圧ゲートパターン２４ｈの両側の第３活性領域には、高
電圧ソース／ドレイン領域３０ｈが形成される。前記高
電圧ソース／ドレイン領域３０ｈは、ＬＤＤ構造を有す
ることが望ましい。前記高電圧ゲートパターン２４ｈ及
び高電圧ソース／ドレーン領域３０ｈは高電圧モストラ
ンジスタを構成する。
【００２０】前記第２活性領域の所定領域上には、低電
圧ゲートパターン２４ｌが位置する。前記低電圧ゲート
パターン２４ｌは順次にスタックされた低電圧ゲート絶
縁膜２１及び低電圧ゲート電極２３ｌで構成される。こ
こで、前記低電圧ゲート絶縁膜２１は、前記第１ゲート
酸化膜より薄い第２ゲート酸化膜であることが望まし
い。例えば、前記第２ゲート酸化膜は５０Å乃至１００
Åの厚さを有する。前記低電圧ゲートパターン２４ｈの
側壁はゲートスペーサ２６ｂにより覆われる。低電圧ゲ
ートパターン２４ｌの両側の第２活性領域には低電圧ソ
ース／ドレーン領域２８ｌが形成される。前記低電圧ソ
ース／ドレーン領域２８ｌはＬＤＤ構造を有することが
望ましい。また、前記低電圧ソース／ドレーン領域２８
ｌは前記高電圧ソース／ドレーン領域３０ｈより薄いこ
とが望ましい。前記低電圧ゲートパターン２４ｌ及び低
電圧ソース／ドレーン２８ｌは低電圧モストランジスタ
を構成する。
圧ゲートパターン２４ｌが位置する。前記低電圧ゲート
パターン２４ｌは順次にスタックされた低電圧ゲート絶
縁膜２１及び低電圧ゲート電極２３ｌで構成される。こ
こで、前記低電圧ゲート絶縁膜２１は、前記第１ゲート
酸化膜より薄い第２ゲート酸化膜であることが望まし
い。例えば、前記第２ゲート酸化膜は５０Å乃至１００
Åの厚さを有する。前記低電圧ゲートパターン２４ｈの
側壁はゲートスペーサ２６ｂにより覆われる。低電圧ゲ
ートパターン２４ｌの両側の第２活性領域には低電圧ソ
ース／ドレーン領域２８ｌが形成される。前記低電圧ソ
ース／ドレーン領域２８ｌはＬＤＤ構造を有することが
望ましい。また、前記低電圧ソース／ドレーン領域２８
ｌは前記高電圧ソース／ドレーン領域３０ｈより薄いこ
とが望ましい。前記低電圧ゲートパターン２４ｌ及び低
電圧ソース／ドレーン２８ｌは低電圧モストランジスタ
を構成する。
【００２１】前記第１活性領域の一部分、即ち、第１領
域上には、セルゲートパターン２４ｃが位置する。前記
セルゲートパターン２４ｃは、順次にスタックされたセ
ルゲート絶縁膜１４及びセルゲート電極２３ｃを含む。
前記セルゲート絶縁膜１４は順次にスタックされたトン
ネル酸化膜９、シリコン窒化膜パターン１１及び上部酸
化膜パターン１３を含む。前記セルゲート電極２３ｃは
前記第１領域の上部を横切る。また、第１活性領域の第
２領域上には選択ゲートパターン２４ｓが位置する。前
記選択ゲートパターン２４ｓは、順次にスタックされた
選択ゲート絶縁膜２１及び選択ゲート電極２３ｓを含
む。前記選択ゲート電極２３ｓは、前記第２領域の上部
を横切る。
域上には、セルゲートパターン２４ｃが位置する。前記
セルゲートパターン２４ｃは、順次にスタックされたセ
ルゲート絶縁膜１４及びセルゲート電極２３ｃを含む。
前記セルゲート絶縁膜１４は順次にスタックされたトン
ネル酸化膜９、シリコン窒化膜パターン１１及び上部酸
化膜パターン１３を含む。前記セルゲート電極２３ｃは
前記第１領域の上部を横切る。また、第１活性領域の第
２領域上には選択ゲートパターン２４ｓが位置する。前
記選択ゲートパターン２４ｓは、順次にスタックされた
選択ゲート絶縁膜２１及び選択ゲート電極２３ｓを含
む。前記選択ゲート電極２３ｓは、前記第２領域の上部
を横切る。
【００２２】前記セルゲート電極２３ｃは、前記選択ゲ
ート電極２３ｓと平行に配置される。前記選択ゲートパ
ターン２４ｓ及びセルゲートパターン２４ｃの両側の第
１活性領域に低濃度ソース／ドレーン領域２５が形成さ
れる。前記低濃度ソース／ドレーン領域２５は、前記低
電圧ソース／ドレーン領域２８ｌ及び高電圧ソース／ド
レーン領域３０ｈより低い不純物濃度を有する。ここ
で、前記選択ゲートパターン２４ｓ及びその両側の低濃
度ソース／ドレーン領域２５は、選択トランジスタを構
成して、前記セルゲートパターン２４ｃ及びその両側の
低濃度ソース／ドレーン領域２５はセルトランジスタを
構成する。前記選択トランジスタはＮＡＮＤ型フラッシ
ュメモリ素子のストリング選択トランジスタ又は接地選
択トランジスタに該当する。
ート電極２３ｓと平行に配置される。前記選択ゲートパ
ターン２４ｓ及びセルゲートパターン２４ｃの両側の第
１活性領域に低濃度ソース／ドレーン領域２５が形成さ
れる。前記低濃度ソース／ドレーン領域２５は、前記低
電圧ソース／ドレーン領域２８ｌ及び高電圧ソース／ド
レーン領域３０ｈより低い不純物濃度を有する。ここ
で、前記選択ゲートパターン２４ｓ及びその両側の低濃
度ソース／ドレーン領域２５は、選択トランジスタを構
成して、前記セルゲートパターン２４ｃ及びその両側の
低濃度ソース／ドレーン領域２５はセルトランジスタを
構成する。前記選択トランジスタはＮＡＮＤ型フラッシ
ュメモリ素子のストリング選択トランジスタ又は接地選
択トランジスタに該当する。
【００２３】前記選択トランジスタ及びセルトランジス
タを含むセルアレイ領域ａはスペース絶縁膜パターン２
６ａにより覆われる。前記スペース絶縁膜パターン２６
ａ、低電圧モストランジスタ及び高電圧モストランジス
タを含む半導体基板は層間絶縁膜３１により覆われる。
タを含むセルアレイ領域ａはスペース絶縁膜パターン２
６ａにより覆われる。前記スペース絶縁膜パターン２６
ａ、低電圧モストランジスタ及び高電圧モストランジス
タを含む半導体基板は層間絶縁膜３１により覆われる。
【００２４】図２を参照すると、半導体基板５１に素子
分離膜５３、第１ウェル５５、ポケットウェル５７ａ及
び第２ウェル５７ｂが配置される。前記素子分離膜５
３、第１ウェル５５、ポケットウェル５７ａ及び第２ウ
ェル５７ｂは図１に示された第１実施形態と同一な構造
を有する。また、周辺回路領域ｂに低電圧モストランジ
スタ及び高電圧モストランジスタが配置される。前記低
電圧モストランジスタは図１の第１実施形態と同一な構
造を有する。即ち、前記低電圧モストランジスタは第２
ウェル５７ｂのうちの第２活性領域上に形成された低電
圧ゲートパターン７４１及び前記低電圧ゲートパターン
７４１の両側の第２活性領域に形成された低電圧ソース
／ドレーン領域７８ｌを含む。前記低電圧ゲートパター
ン７４１は、順次にスタックされた低電圧ゲート絶縁膜
７１及び低電圧ゲート電極７３１で構成される。前記低
電圧ゲート絶縁膜７１は、図１の第１実施形態のような
５０Å乃至１００Åの薄い厚さを有する酸化膜で形成す
ることが望ましい。
分離膜５３、第１ウェル５５、ポケットウェル５７ａ及
び第２ウェル５７ｂが配置される。前記素子分離膜５
３、第１ウェル５５、ポケットウェル５７ａ及び第２ウ
ェル５７ｂは図１に示された第１実施形態と同一な構造
を有する。また、周辺回路領域ｂに低電圧モストランジ
スタ及び高電圧モストランジスタが配置される。前記低
電圧モストランジスタは図１の第１実施形態と同一な構
造を有する。即ち、前記低電圧モストランジスタは第２
ウェル５７ｂのうちの第２活性領域上に形成された低電
圧ゲートパターン７４１及び前記低電圧ゲートパターン
７４１の両側の第２活性領域に形成された低電圧ソース
／ドレーン領域７８ｌを含む。前記低電圧ゲートパター
ン７４１は、順次にスタックされた低電圧ゲート絶縁膜
７１及び低電圧ゲート電極７３１で構成される。前記低
電圧ゲート絶縁膜７１は、図１の第１実施形態のような
５０Å乃至１００Åの薄い厚さを有する酸化膜で形成す
ることが望ましい。
【００２５】前記高電圧モストランジスタは、やはり図
１の第１実施形態と同一な構造を有する。即ち、前記高
電圧モストランジスタは、第３活性領域上に形成された
高電圧ゲートパターン７４ｈ及び前記高電圧ゲートパタ
ーン７４ｈの両側の第３活性領域に形成された高電圧ソ
ース／ドレーン領域８０ｈを含む。前記高電圧ゲートパ
ターン７４ｈは、順次にスタックされた高電圧ゲート絶
縁膜６７及び高電圧ゲート電極７３ｈで構成される。前
記高電圧ゲート絶縁膜６７は、図１の第１実施形態のよ
うな２００Å乃至４００Åの厚さを有する酸化膜で形成
される。前記高電圧ゲートパターン７４ｈ及び前記低電
圧ゲートパターン７４ｌの側壁はスペース７６ｂにより
覆われる。
１の第１実施形態と同一な構造を有する。即ち、前記高
電圧モストランジスタは、第３活性領域上に形成された
高電圧ゲートパターン７４ｈ及び前記高電圧ゲートパタ
ーン７４ｈの両側の第３活性領域に形成された高電圧ソ
ース／ドレーン領域８０ｈを含む。前記高電圧ゲートパ
ターン７４ｈは、順次にスタックされた高電圧ゲート絶
縁膜６７及び高電圧ゲート電極７３ｈで構成される。前
記高電圧ゲート絶縁膜６７は、図１の第１実施形態のよ
うな２００Å乃至４００Åの厚さを有する酸化膜で形成
される。前記高電圧ゲートパターン７４ｈ及び前記低電
圧ゲートパターン７４ｌの側壁はスペース７６ｂにより
覆われる。
【００２６】前記セルアレイ領域ａには、選択トランジ
スタ及びセルトランジスタが配置される。前記セルトラ
ンジスタは、図１の第１実施形態と同一な構造を有す
る。即ち、前記セルトランジスタは前記ポケットウェル
５７ａのうちに画定された第１活性領域の第１流域上に
順次にスタックされたセルゲート絶縁膜６４及びセルゲ
ート電極７３ｃを含み、前記セルゲート絶縁膜６４は、
順次にスタックされたトンネル酸化膜５９、シリコン窒
化膜パターン６１及び上部酸化膜パターン６３で構成さ
れる。ここで、前記セルゲート絶縁膜６４の等価酸化膜
厚さは前記低電圧ゲート絶縁膜７４ｌより厚い。
スタ及びセルトランジスタが配置される。前記セルトラ
ンジスタは、図１の第１実施形態と同一な構造を有す
る。即ち、前記セルトランジスタは前記ポケットウェル
５７ａのうちに画定された第１活性領域の第１流域上に
順次にスタックされたセルゲート絶縁膜６４及びセルゲ
ート電極７３ｃを含み、前記セルゲート絶縁膜６４は、
順次にスタックされたトンネル酸化膜５９、シリコン窒
化膜パターン６１及び上部酸化膜パターン６３で構成さ
れる。ここで、前記セルゲート絶縁膜６４の等価酸化膜
厚さは前記低電圧ゲート絶縁膜７４ｌより厚い。
【００２７】一方、前記選択トランジスタは、図１の第
１実施形態とは違い、前記セルトランジスタと同一な構
造を有する。即ち、前記選択トランジスタは、前記第１
活性領域の第２領域上に順次にスタックされたセルゲー
ト絶縁膜６４及び選択ゲート電極７３ｓで構成された選
択ゲートパターン７４ｓを含む。前記選択ゲートパター
ン７４ｓ及びセルゲートパターン７４ｃの両側の第１活
性領域に低濃度ソース／ドレーン領域７５が形成され
る。
１実施形態とは違い、前記セルトランジスタと同一な構
造を有する。即ち、前記選択トランジスタは、前記第１
活性領域の第２領域上に順次にスタックされたセルゲー
ト絶縁膜６４及び選択ゲート電極７３ｓで構成された選
択ゲートパターン７４ｓを含む。前記選択ゲートパター
ン７４ｓ及びセルゲートパターン７４ｃの両側の第１活
性領域に低濃度ソース／ドレーン領域７５が形成され
る。
【００２８】前記選択トランジスタ及びセルトランジス
タを含むセルアレイ領域ａは、スペース絶縁膜パターン
７６ａにより覆われる。また、前記スペース絶縁膜パタ
ーン７６ａ、低電圧モストランジスタ及び高電圧モスト
ランジスタを含む半導体基板全面は層間絶縁膜８１によ
り覆われる。
タを含むセルアレイ領域ａは、スペース絶縁膜パターン
７６ａにより覆われる。また、前記スペース絶縁膜パタ
ーン７６ａ、低電圧モストランジスタ及び高電圧モスト
ランジスタを含む半導体基板全面は層間絶縁膜８１によ
り覆われる。
【００２９】次に、図３から図１１を参照して本発明に
よる不揮発性メモリ素子の製造方法を説明することとす
る。各図面において、参照符号“ａ”及び“ｂ”で示さ
れた部分は各々セルアレイ領域及び周辺回路領域を示
す。
よる不揮発性メモリ素子の製造方法を説明することとす
る。各図面において、参照符号“ａ”及び“ｂ”で示さ
れた部分は各々セルアレイ領域及び周辺回路領域を示
す。
【００３０】図３から図７は図１に示された不揮発性メ
モリ素子を製造する方法を説明するための断面図であ
り、図８から図１１は図２に示された不揮発性メモリ素
子を製造する方法を説明するための断面図である。
モリ素子を製造する方法を説明するための断面図であ
り、図８から図１１は図２に示された不揮発性メモリ素
子を製造する方法を説明するための断面図である。
【００３１】図３を参照すると、Ｐ型半導体基板１の所
定領域に素子分離膜３を形成してセルアレイ領域ａに第
１活性領域を画定すると同時に周辺回路領域ｂに第２活
性領域及び第３活性領域を画定する。前記素子分離膜３
が形成された半導体基板１のセルアレイ領域ａにＮ型不
純物を注入してＮ型の第１ウェル５を形成する。前記第
１ウェル５及び前記周辺回路領域ｂにＰ型不純物を注入
し、前記第１ウェル５により囲まれたＰ型ポッケトウェ
ル(poket well:7a)及び第２活性領域を囲むＰ型の第２
ウェルを７ｂを形成する。前記第１ウェル５、第２ウェ
ル７ｂ及びポッケトウェル７ａは通常のトリプル・ウェ
ル(triple well)工程を通じて形成する。結果的に、前
記ポケットウェル７ａは、半導体基板１と電気的に隔離
されて、前記第２ウェルは半導体基板１より高い不純物
濃度を有する。
定領域に素子分離膜３を形成してセルアレイ領域ａに第
１活性領域を画定すると同時に周辺回路領域ｂに第２活
性領域及び第３活性領域を画定する。前記素子分離膜３
が形成された半導体基板１のセルアレイ領域ａにＮ型不
純物を注入してＮ型の第１ウェル５を形成する。前記第
１ウェル５及び前記周辺回路領域ｂにＰ型不純物を注入
し、前記第１ウェル５により囲まれたＰ型ポッケトウェ
ル(poket well:7a)及び第２活性領域を囲むＰ型の第２
ウェルを７ｂを形成する。前記第１ウェル５、第２ウェ
ル７ｂ及びポッケトウェル７ａは通常のトリプル・ウェ
ル(triple well)工程を通じて形成する。結果的に、前
記ポケットウェル７ａは、半導体基板１と電気的に隔離
されて、前記第２ウェルは半導体基板１より高い不純物
濃度を有する。
【００３２】前記素子分離膜３、第１ウェル５、第２ウ
ェル７ｂ及びポッケトウェル７ａを有する半導体基板全
面にセルゲート絶縁膜１４を形成する。前記セルゲート
絶縁膜１４はトンネル酸化膜９、シリコン窒化膜１１及
び上部酸化膜１３を順次にスタックさせて形成する。前
記上部酸化膜（top oxide layer:１３）は前記シリコン
膜１１を熱酸化させて形成するとか前記シリコン窒化膜
１１上にＣＶＤ酸化膜をスタックさせて形成することも
できる。前記上部酸化膜１３上に前記第１活性領域の第
１領域を覆う第１フォトレジストパターン１５を形成す
る。
ェル７ｂ及びポッケトウェル７ａを有する半導体基板全
面にセルゲート絶縁膜１４を形成する。前記セルゲート
絶縁膜１４はトンネル酸化膜９、シリコン窒化膜１１及
び上部酸化膜１３を順次にスタックさせて形成する。前
記上部酸化膜（top oxide layer:１３）は前記シリコン
膜１１を熱酸化させて形成するとか前記シリコン窒化膜
１１上にＣＶＤ酸化膜をスタックさせて形成することも
できる。前記上部酸化膜１３上に前記第１活性領域の第
１領域を覆う第１フォトレジストパターン１５を形成す
る。
【００３３】図４を参照すると、前記第１フォトレジス
トパターン１５をエッチングマスクとして使用し、前記
セルゲート絶縁膜１４をエッチングし、前記周辺回路領
域ｂのうちの第２及び第３活性領域を露出させると同時
に前記第１活性領域の第２領域を露出させる。これによ
って、図４に示されたように前記第２領域と隣接した第
１領域上にセルゲート絶縁膜１４が残存する。前記第１
フォトレジストパターン１５を除去する。前記第１フォ
トレジストパターン１５が除去された結果物を熱酸化さ
せて前記露出された第２活性領域、前記露出された第３
活性領域及び前記露出された第２領域上に高電圧ゲート
絶縁膜１７、即ち第１ゲート酸化膜を形成する。この
時、前記セルゲート絶縁膜１４上には高電圧ゲート絶縁
膜１７、即ち熱酸化膜がもう形成されない。前記高電圧
ゲート絶縁膜１７は不揮発性メモリ素子のプログラム電
圧又は消去電圧に堪えられる厚さで形成する。例えば、
前記高電圧ゲート絶縁膜１７は、２００Å乃至４００Å
の厚さを有する熱酸化膜で形成することが望ましい。次
に、前記高電圧ゲート絶縁膜１７を含む半導体基板の上
に第２フォトレジストパターンを形成する。前記第２フ
ォトレジストパタン１９は、第２活性領域上の高電圧ゲ
ート絶縁膜１７及び前記第２領域上の高電圧ゲート絶縁
膜１７を露出させる。
トパターン１５をエッチングマスクとして使用し、前記
セルゲート絶縁膜１４をエッチングし、前記周辺回路領
域ｂのうちの第２及び第３活性領域を露出させると同時
に前記第１活性領域の第２領域を露出させる。これによ
って、図４に示されたように前記第２領域と隣接した第
１領域上にセルゲート絶縁膜１４が残存する。前記第１
フォトレジストパターン１５を除去する。前記第１フォ
トレジストパターン１５が除去された結果物を熱酸化さ
せて前記露出された第２活性領域、前記露出された第３
活性領域及び前記露出された第２領域上に高電圧ゲート
絶縁膜１７、即ち第１ゲート酸化膜を形成する。この
時、前記セルゲート絶縁膜１４上には高電圧ゲート絶縁
膜１７、即ち熱酸化膜がもう形成されない。前記高電圧
ゲート絶縁膜１７は不揮発性メモリ素子のプログラム電
圧又は消去電圧に堪えられる厚さで形成する。例えば、
前記高電圧ゲート絶縁膜１７は、２００Å乃至４００Å
の厚さを有する熱酸化膜で形成することが望ましい。次
に、前記高電圧ゲート絶縁膜１７を含む半導体基板の上
に第２フォトレジストパターンを形成する。前記第２フ
ォトレジストパタン１９は、第２活性領域上の高電圧ゲ
ート絶縁膜１７及び前記第２領域上の高電圧ゲート絶縁
膜１７を露出させる。
【００３４】図５を参照すると、前記第２フォトレジス
トパターン１９をエッチングマスクとして使用し、前記
露出された高電圧ゲート絶縁膜１７をエッチングして第
２領域及び第２活性領域を露出させる。次に、前記第２
フォトレジストパターン１９を除去する。前記第２フォ
レジストパターン１９が除去された結果物を熱酸化させ
て前記露出された第２領域及び第２活性領域上に低電圧
ゲート絶縁膜２１を形成する。前記低電圧ゲート絶縁膜
２１は、前記高電圧ゲート絶縁膜１７より薄い厚さを有
する第２ゲート酸化膜で形成する。例えば、前記第２ゲ
ート酸化膜５０Å乃至１００Åの厚さを有する熱酸化膜
で形成することが望ましい。前記低電圧ゲート絶縁膜２
１を含む半導体基板全面に導電膜２３を形成する。前記
導電膜２３はドーピングされたポリシリコン膜又はポリ
サイド膜を形成する。
トパターン１９をエッチングマスクとして使用し、前記
露出された高電圧ゲート絶縁膜１７をエッチングして第
２領域及び第２活性領域を露出させる。次に、前記第２
フォトレジストパターン１９を除去する。前記第２フォ
レジストパターン１９が除去された結果物を熱酸化させ
て前記露出された第２領域及び第２活性領域上に低電圧
ゲート絶縁膜２１を形成する。前記低電圧ゲート絶縁膜
２１は、前記高電圧ゲート絶縁膜１７より薄い厚さを有
する第２ゲート酸化膜で形成する。例えば、前記第２ゲ
ート酸化膜５０Å乃至１００Åの厚さを有する熱酸化膜
で形成することが望ましい。前記低電圧ゲート絶縁膜２
１を含む半導体基板全面に導電膜２３を形成する。前記
導電膜２３はドーピングされたポリシリコン膜又はポリ
サイド膜を形成する。
【００３５】図６を参照すると、前記導電膜２３をパタ
ーニングして前記第１領域の上部を横切るセルゲート電
極２３ｃ及び前記第２領域の上部を横切る選択ゲート電
極２３ｓを形成すると同時に、前記第２活性領域の上部
を横切る低電圧ゲート電極２３１及び前記第３活性領域
の上部を横切る高電圧ゲート電極２３ｈを形成する。前
記選択ゲート電極２３ｓ及びその下の低電圧ゲート絶縁
膜２１は、選択ゲートパターン２４ｓを構成して、前記
セルゲート電極２３ｃ及びその下のセルゲート絶縁膜１
４は、セルゲートパターン２４ｃを構成する。これに同
じく、前記低電圧ゲート電極２３ｌ及びその下の低電圧
ゲート絶縁膜２１は、低電圧ゲートパターン２４ｌを構
成して、前記高電圧ゲート電極２３ｈ及びその下の高電
圧ゲート絶縁膜１７は高電圧ゲートパターン２４ｈを構
成する。
ーニングして前記第１領域の上部を横切るセルゲート電
極２３ｃ及び前記第２領域の上部を横切る選択ゲート電
極２３ｓを形成すると同時に、前記第２活性領域の上部
を横切る低電圧ゲート電極２３１及び前記第３活性領域
の上部を横切る高電圧ゲート電極２３ｈを形成する。前
記選択ゲート電極２３ｓ及びその下の低電圧ゲート絶縁
膜２１は、選択ゲートパターン２４ｓを構成して、前記
セルゲート電極２３ｃ及びその下のセルゲート絶縁膜１
４は、セルゲートパターン２４ｃを構成する。これに同
じく、前記低電圧ゲート電極２３ｌ及びその下の低電圧
ゲート絶縁膜２１は、低電圧ゲートパターン２４ｌを構
成して、前記高電圧ゲート電極２３ｈ及びその下の高電
圧ゲート絶縁膜１７は高電圧ゲートパターン２４ｈを構
成する。
【００３６】前記ゲート電極２３ｓ、２３ｃ、２３ｌ、
２３ｈ及び前記素子分離膜３をイオン注入マスクで使用
して前記第１乃至第３活性領域にＮ型不純物を１×１０
12乃至１×１０14ｉｏｎ ａｔｏｍｓ／ｃｍ2のドーズ
で注入し、前記ゲート電極２３ｓ、２３ｃ、２３１、２
３ｈの両側の活性領域に低濃度ソース／ドレーン領域２
５を形成する。前記セルアレイ領域ａのうちに形成され
た低濃度ソース／ドレーン領域２５は、選択トランジス
タ及びセルトランジスタのソース／ドレーン領域、即ち
第１ソース／ドレーンン領域に該当する。前記低濃度ソ
ース／ドレーン領域２５を含む半導体基板全面にスペー
ス絶縁膜２６を形成する。
２３ｈ及び前記素子分離膜３をイオン注入マスクで使用
して前記第１乃至第３活性領域にＮ型不純物を１×１０
12乃至１×１０14ｉｏｎ ａｔｏｍｓ／ｃｍ2のドーズ
で注入し、前記ゲート電極２３ｓ、２３ｃ、２３１、２
３ｈの両側の活性領域に低濃度ソース／ドレーン領域２
５を形成する。前記セルアレイ領域ａのうちに形成され
た低濃度ソース／ドレーン領域２５は、選択トランジス
タ及びセルトランジスタのソース／ドレーン領域、即ち
第１ソース／ドレーンン領域に該当する。前記低濃度ソ
ース／ドレーン領域２５を含む半導体基板全面にスペー
ス絶縁膜２６を形成する。
【００３７】図７を参照すると、前記周辺回路領域ｂの
うちのスペース絶縁膜２６を選択的に異方性エッチング
して前記低電圧ゲートパターン２４ｌ及び高電圧ゲート
パターン２４ｈの側壁にスペーサ２６ｂを形成する。こ
れによって、前記セルアレイ領域ａにスペース絶縁膜パ
ターン２６ａが残存する。前記低電圧ゲートパターン２
４ｌ、高電圧ゲートパターン２４ｈ、スペース２６ｂ及
び素子分離膜３をイオン注入マスクとして使用し、前記
第２活性領域及び第３活性領域にＮ型不純物を５×１０
14乃至５×１０15ｉｏｎ ａｔｏｍｓ／ｃｍ2のドーズ
で注入して高濃度ソース／ドレーン領域２７、２９を形
成する。第３活性領域に形成された高濃度ソース／ドレ
ーン領域２９は、第２活性領域に形成された高濃度ソー
ス／ドレーン領域２７より深いことが望ましい。
うちのスペース絶縁膜２６を選択的に異方性エッチング
して前記低電圧ゲートパターン２４ｌ及び高電圧ゲート
パターン２４ｈの側壁にスペーサ２６ｂを形成する。こ
れによって、前記セルアレイ領域ａにスペース絶縁膜パ
ターン２６ａが残存する。前記低電圧ゲートパターン２
４ｌ、高電圧ゲートパターン２４ｈ、スペース２６ｂ及
び素子分離膜３をイオン注入マスクとして使用し、前記
第２活性領域及び第３活性領域にＮ型不純物を５×１０
14乃至５×１０15ｉｏｎ ａｔｏｍｓ／ｃｍ2のドーズ
で注入して高濃度ソース／ドレーン領域２７、２９を形
成する。第３活性領域に形成された高濃度ソース／ドレ
ーン領域２９は、第２活性領域に形成された高濃度ソー
ス／ドレーン領域２７より深いことが望ましい。
【００３８】第２活性領域に形成された低濃度ソース／
ドレーン領域２５及び高濃度ソース／ドレーン領域２７
は低電圧モストランジスタのソース／ドレーン領域２８
１、即ち第２ソース／ドレーン領域に該当する。これに
同じく、第３活性領域に形成された低濃度ソース／ドレ
ーン領域２５及び高濃度ソース／ドレーン領域２９は、
高電圧モストランジスタのソース／ドレーン領域３０
ｈ、即ち第３ソース／ドレーン領域に該当する。結果的
に、図７に示されたように前記第２及び第３ソース／ド
レーン領域は、エルディディ（ＬＤＤ：lightly doped
drain）構造を有する。前記高濃度ソース／ドレーン領
域２７、２９を含む半導体基板全面に層間絶縁膜３１を
形成する。
ドレーン領域２５及び高濃度ソース／ドレーン領域２７
は低電圧モストランジスタのソース／ドレーン領域２８
１、即ち第２ソース／ドレーン領域に該当する。これに
同じく、第３活性領域に形成された低濃度ソース／ドレ
ーン領域２５及び高濃度ソース／ドレーン領域２９は、
高電圧モストランジスタのソース／ドレーン領域３０
ｈ、即ち第３ソース／ドレーン領域に該当する。結果的
に、図７に示されたように前記第２及び第３ソース／ド
レーン領域は、エルディディ（ＬＤＤ：lightly doped
drain）構造を有する。前記高濃度ソース／ドレーン領
域２７、２９を含む半導体基板全面に層間絶縁膜３１を
形成する。
【００３９】前述したように、本発明の実施形態は、周
辺回路領域ｂにＮ型低電圧モストランジスタ及びＮ型高
電圧モストランジスタを有する不揮発性メモリ素子の製
造方法を例として説明しているが、これに限らず、本発
明が周辺回路領域ｂにＮ型低電圧モストランジスタ及び
Ｎ型低電圧モストランジスタ、及びＮ型高電圧モストラ
ンジスタとあわせてＰ型低電圧モストランジスタ、及び
Ｐ型高電圧モストランジスタを有する不揮発性メモリ素
子の製造方法にも適用されることができることは当業者
に自明である。
辺回路領域ｂにＮ型低電圧モストランジスタ及びＮ型高
電圧モストランジスタを有する不揮発性メモリ素子の製
造方法を例として説明しているが、これに限らず、本発
明が周辺回路領域ｂにＮ型低電圧モストランジスタ及び
Ｎ型低電圧モストランジスタ、及びＮ型高電圧モストラ
ンジスタとあわせてＰ型低電圧モストランジスタ、及び
Ｐ型高電圧モストランジスタを有する不揮発性メモリ素
子の製造方法にも適用されることができることは当業者
に自明である。
【００４０】図８を参照すると、Ｐ型半導体基板５１に
図３のような方法を使用して、素子分離膜５３、第１ウ
ェル５５、ポッケトウェル５７ａ及び第２ウェル５７ｂ
を形成する。これによって、セルアレイ領域ａに第１活
性領域が画定され、周辺回路領域ｂに第２及び第３活性
領域が画定される。前記素子分離膜５３、第１ウェル５
５、ポッケトウェル５７ａ及び第２ウェル５７ｂを含む
半導体基板全面にセルゲート絶縁膜を形成する。前記セ
ルゲート絶縁膜は、図３と同様な方法を使用して形成す
る。即ち、前記セルゲート絶縁膜は、トンネル酸化膜５
９、シリコン窒化膜６１及び上部酸化膜６３を順次にス
タックさせて形成する。前記セルゲート絶縁膜上に前記
セルアレイ領域ａを覆う第１フォトレジストパターン６
５を形成する。
図３のような方法を使用して、素子分離膜５３、第１ウ
ェル５５、ポッケトウェル５７ａ及び第２ウェル５７ｂ
を形成する。これによって、セルアレイ領域ａに第１活
性領域が画定され、周辺回路領域ｂに第２及び第３活性
領域が画定される。前記素子分離膜５３、第１ウェル５
５、ポッケトウェル５７ａ及び第２ウェル５７ｂを含む
半導体基板全面にセルゲート絶縁膜を形成する。前記セ
ルゲート絶縁膜は、図３と同様な方法を使用して形成す
る。即ち、前記セルゲート絶縁膜は、トンネル酸化膜５
９、シリコン窒化膜６１及び上部酸化膜６３を順次にス
タックさせて形成する。前記セルゲート絶縁膜上に前記
セルアレイ領域ａを覆う第１フォトレジストパターン６
５を形成する。
【００４１】図９を参照すると、前記第１フォトレジス
トパターン６５をエッチングマスクとして使用し、前記
周辺回路領域ｂのうちのセルゲート絶縁膜をエッチング
して第２及び第３活性領域を露出させる。次に、前記第
１フォトレジストパターン６５を除去する。前記第１フ
ォトレジストパターン６５が除去された結果物を熱酸化
させ、前記露出された第２及び第３活性領域上に高電圧
ゲート絶縁膜６７、即ち第１ゲート酸化膜を形成する。
前記第１ゲート酸化膜は、２００Å乃至４００Åの厚さ
を有する熱酸化膜を形成することが望ましい。この時、
前記セルアレイ領域ａのうちに残存するセルゲート絶縁
膜上には、熱酸化膜が追加に形成されていない。前記高
電圧ゲート絶縁膜６７を含む半導体基板の上に、第２活
性領域上の高電圧ゲート絶縁膜６７を露出させる第２フ
ォトレジストパターン６９を形成する。
トパターン６５をエッチングマスクとして使用し、前記
周辺回路領域ｂのうちのセルゲート絶縁膜をエッチング
して第２及び第３活性領域を露出させる。次に、前記第
１フォトレジストパターン６５を除去する。前記第１フ
ォトレジストパターン６５が除去された結果物を熱酸化
させ、前記露出された第２及び第３活性領域上に高電圧
ゲート絶縁膜６７、即ち第１ゲート酸化膜を形成する。
前記第１ゲート酸化膜は、２００Å乃至４００Åの厚さ
を有する熱酸化膜を形成することが望ましい。この時、
前記セルアレイ領域ａのうちに残存するセルゲート絶縁
膜上には、熱酸化膜が追加に形成されていない。前記高
電圧ゲート絶縁膜６７を含む半導体基板の上に、第２活
性領域上の高電圧ゲート絶縁膜６７を露出させる第２フ
ォトレジストパターン６９を形成する。
【００４２】図１０を参照すると、前記第２フォトレジ
ストパターン６９をエッチングマスクとして使用し、前
記露出された高電圧ゲート絶縁膜６７をエッチングして
第２活性領域を露出させる。次に、前記第２フォトレジ
ストパターン６９を除去する。前記第２フォトレジスト
パターン６９が除去された結果物を熱酸化させて前記露
出された第２活性領域上に前記高電圧ゲート絶縁膜６７
より薄い低電圧ゲート絶縁膜７１、即ち第２ゲート酸化
膜を形成する。前記第２ゲート酸化膜は、５０Å乃至１
００Åの厚さを有する熱酸化膜で形成することが望まし
い。前記低電圧ゲート絶縁膜７１を含む半導体基板全面
に導電膜７３を形成する。
ストパターン６９をエッチングマスクとして使用し、前
記露出された高電圧ゲート絶縁膜６７をエッチングして
第２活性領域を露出させる。次に、前記第２フォトレジ
ストパターン６９を除去する。前記第２フォトレジスト
パターン６９が除去された結果物を熱酸化させて前記露
出された第２活性領域上に前記高電圧ゲート絶縁膜６７
より薄い低電圧ゲート絶縁膜７１、即ち第２ゲート酸化
膜を形成する。前記第２ゲート酸化膜は、５０Å乃至１
００Åの厚さを有する熱酸化膜で形成することが望まし
い。前記低電圧ゲート絶縁膜７１を含む半導体基板全面
に導電膜７３を形成する。
【００４３】図１１を参照すると、図６及び図７と同様
な方法を使用して前記導電膜７３をパターニングして選
択ゲート電極７３ｃ、セルゲート電極７３ｃ、低電圧ゲ
ート電極７３１及び高電圧ゲート電極７３ｈを形成す
る。これによって、前記選択ゲート電極７３ｃの下に形
成される選択ゲート絶縁膜は、図３から図７で説明され
た第１実施形態と違う。即ち、前記選択ゲート絶縁膜
は、前記セルゲート電極７３ｃの下に形成されたセルゲ
ート絶縁膜６４と同一な構造を有する。言い換えれば、
前記選択ゲート絶縁膜は、順次にスタックされたトンネ
ル酸化膜５９、シリコン窒化膜パターン６１及び上部酸
化膜パターン６３で構成される。前記選択ゲート電極７
３ｓ及びその下の選択ゲート絶縁膜６４は、選択ゲート
パターン７４ｓを構成して、前記セルゲート電極７３ｃ
及びその下のセルゲート絶縁膜６４は、セルゲートパタ
ーン７４ｃを構成する。
な方法を使用して前記導電膜７３をパターニングして選
択ゲート電極７３ｃ、セルゲート電極７３ｃ、低電圧ゲ
ート電極７３１及び高電圧ゲート電極７３ｈを形成す
る。これによって、前記選択ゲート電極７３ｃの下に形
成される選択ゲート絶縁膜は、図３から図７で説明され
た第１実施形態と違う。即ち、前記選択ゲート絶縁膜
は、前記セルゲート電極７３ｃの下に形成されたセルゲ
ート絶縁膜６４と同一な構造を有する。言い換えれば、
前記選択ゲート絶縁膜は、順次にスタックされたトンネ
ル酸化膜５９、シリコン窒化膜パターン６１及び上部酸
化膜パターン６３で構成される。前記選択ゲート電極７
３ｓ及びその下の選択ゲート絶縁膜６４は、選択ゲート
パターン７４ｓを構成して、前記セルゲート電極７３ｃ
及びその下のセルゲート絶縁膜６４は、セルゲートパタ
ーン７４ｃを構成する。
【００４４】一方、前記周辺回路領域ｂには、第１実施
形態と同一な低電圧ゲートパターン７４１及び高電圧ゲ
ートパターン７４ｈが形成される。前記低電圧ゲートパ
ターン７４１は、順次にスタックされた低電圧ゲート絶
縁膜７１及び低電圧ゲート電極７３１で構成され、前記
高電圧ゲートパターン７４ｈは、順次にスタックされた
高電圧ゲート絶縁膜６７及び高電圧ゲート電極７３ｈで
構成される。
形態と同一な低電圧ゲートパターン７４１及び高電圧ゲ
ートパターン７４ｈが形成される。前記低電圧ゲートパ
ターン７４１は、順次にスタックされた低電圧ゲート絶
縁膜７１及び低電圧ゲート電極７３１で構成され、前記
高電圧ゲートパターン７４ｈは、順次にスタックされた
高電圧ゲート絶縁膜６７及び高電圧ゲート電極７３ｈで
構成される。
【００４５】続いて、第１実施形態と同一な方法を使用
してスペース絶縁膜パターン７６ａ、スペーサ７６ｂ、
第１ソース／ドレーン領域、第２ソース／ドレーン領域
及び第３ソース／ドレーン領域を形成する。前記第１ソ
ース／ドレーン領域は、低濃度ソース／ドレーン領域７
５からなり、前記第２ソース／ドレーン領域は低濃度ソ
ース領域７５及び高濃度ソース／ドレーン領域７７を含
む。また、前記第３ソース／ドレーン領域は低濃度ソー
ス／ドレーン領域７５及び高濃度ソース／ドレーン領域
７９を含む。前記第１乃至第２ソース／ドレーン領域を
含む半導体基板全面に層間絶縁膜８１を形成する。
してスペース絶縁膜パターン７６ａ、スペーサ７６ｂ、
第１ソース／ドレーン領域、第２ソース／ドレーン領域
及び第３ソース／ドレーン領域を形成する。前記第１ソ
ース／ドレーン領域は、低濃度ソース／ドレーン領域７
５からなり、前記第２ソース／ドレーン領域は低濃度ソ
ース領域７５及び高濃度ソース／ドレーン領域７７を含
む。また、前記第３ソース／ドレーン領域は低濃度ソー
ス／ドレーン領域７５及び高濃度ソース／ドレーン領域
７９を含む。前記第１乃至第２ソース／ドレーン領域を
含む半導体基板全面に層間絶縁膜８１を形成する。
【００４６】
【発明の効果】前述のように本発明によると、セルトラ
ンジスタ、選択トランジスタ、低電圧モストランジスタ
及び高電圧モストランジスタを最適化させることができ
る。
ンジスタ、選択トランジスタ、低電圧モストランジスタ
及び高電圧モストランジスタを最適化させることができ
る。
【図１】 本発明の第１実施形態による不揮発性メモリ
素子の断面図である。
素子の断面図である。
【図２】 本発明の第２実施形態による不揮発性メモリ
素子の断面図である。
素子の断面図である。
【図３】 本発明の第１実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図４】 本発明の第１実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図５】 本発明の第１実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図６】 本発明の第１実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図７】 本発明の第１実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図８】 本発明の第２実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図９】 本発明の第２実施形態による不揮発性メモリ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
【図１０】 本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための断面図である。
リ素子の製造方法を説明するための断面図である。
【図１１】 本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための断面図である。
リ素子の製造方法を説明するための断面図である。
１ 半導体基板 ３ 素子分離膜 ５ 第１ウェル ７ａ ポケットウェル ７ｂ 第２ウェル ９ トンネル酸化膜 １１ シリコン窒化膜パターン １３ 上部酸化膜パターン １４ セルゲート絶縁膜 １７ 高電圧ゲート絶縁膜 ２３ｃ セルゲート電極 ２３ｈ 高電圧ゲート電極 ２４ｃ セルゲートパターン ２４ｈ 高電圧ゲートパターン ２４ｓ 選択ゲートパターン ２５ 低濃度ソース／ドレーン領域 ３０ｈ 高電圧ソース／ドレーン領域 ａ セルアレイ領域 ｂ 周辺回路領域
フロントページの続き (72)発明者 郭 ▲ホン▼碩 大韓民国ソウル江南区大峙２洞511ミドエ ーピーティ210棟706号 (72)発明者 申 有哲 大韓民国京畿道水原市八達区靈通洞（番地 なし）ハンゴルタウン主公エーピーティ 138棟1102号 Ｆターム(参考） 5F083 EP18 EP22 EP32 EP43 EP44 EP48 EP49 EP76 JA04 PR36 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA04 ZA06 ZA07 ZA08 5F101 BA45 BB02 BD02 BD22 BD27 BD35 BD36 BH09 BH21
Claims (15)
- 【請求項１】 セルアレイ領域及び周辺回路領域を有す
る不揮発性メモリ素子において、 前記セルアレイ領域のうちの半導体基板の上に順次にス
タックされた選択ゲート絶縁膜及び選択ゲート電極で構
成された選択ゲートパターン有する選択トランジスタ
と、 前記セルアレイ領域のうちの半導体基板の上に順次にス
タックされたセルゲート絶縁膜及びセルゲート電極で構
成されたセルゲートパターンを有し、前記セルゲート絶
縁膜は、順次にスタックされたトンネル酸化膜、シリコ
ン窒化膜及び上部酸化膜で構成されたセルトランジスタ
と、 前記周辺回路領域のうちの半導体基板の上に順次にスタ
ックされた高電圧ゲート絶縁膜及び高電圧ゲート電極で
構成された高電圧ゲートパターンを有し、前記高電圧ゲ
ート絶縁膜は、第１ゲート酸化膜で形成された高電圧モ
ストランジスタと、 前記周辺回路領域のうちの半導体基板の上に順次にスタ
ックされた低電圧ゲート絶縁膜及び低電圧ゲート電極で
構成された低電極ゲートパターンを有する低電圧モスト
ランジスタとを含み、 前記低電圧ゲート絶縁膜は、前記第１ゲート酸化膜より
薄い第２ゲート酸化膜で形成され、前記第２ゲート酸化
膜は、前記セルゲート絶縁膜の等価酸化膜厚さより薄い
ことを特徴とする不揮発性メモリ素子。 - 【請求項２】 前記選択ゲート絶縁膜は前記第２酸化膜
と同一であることを特徴とする請求項１に記載の不揮発
性メモリ素子。 - 【請求項３】 前記選択ゲート絶縁膜は前記セルゲート
絶縁膜と同一であることを特徴とする請求項１に記載の
不揮発性メモリ素子。 - 【請求項４】 前記選択ゲートパターンの両側の前記半
導体基板及び前記セルゲートパターンの両側の前記半導
体基板に形成された第１ソース／ドレーン領域をさらに
含むことを特徴とする請求項１に記載の不揮発性メモリ
素子。 - 【請求項５】 前記低電圧ゲートパターンの両側の前記
半導体基板に形成された第２ソース／ドレーン領域をさ
らに含み、前記第２ソース／ドレーン領域は、前記第１
ソース／ドレーン領域の不純物濃度より濃い不純物濃度
を有するＬＤＤ構造であることを特徴とする請求項４に
記載の不揮発性メモリ素子。 - 【請求項６】 前記高電圧ゲートパターンの両側の前記
半導体基板に形成された第３ソース／ドレイン領域をさ
らに含み、前記第３ソース／ドレイン領域の不純物濃度
と同一又はそれより低い不純物濃度を有し、かつＬＤＤ
構造であることを特徴とする請求項５に記載の不揮発性
メモリ素子。 - 【請求項７】 前記第３ソース／ドレーン領域は、前記
第２ソース／ドレーン領域より深いことを特徴とする請
求項６に記載の不揮発性メモリ素子。 - 【請求項８】 前記セルアレイ領域のうちの前記半導体
基板に形成されたポケットウェル、及び前記ポケットウ
ェルを囲む第１ウェルをさらに含み、前記セルトランジ
スタ及び前記選択トランジスタは、前記ポケットウェル
のうちに形成されることを特徴とする請求項１に記載の
不揮発性メモリ素子。 - 【請求項９】 前記周辺回路領域のうちの前記半導体基
板の所定領域で形成された第２ウェルをさらに含み、前
記低電圧モストランジスタは、前記第２ウェルのうちに
形成されることを特徴とする請求項８に記載の不揮発性
メモリ素子。 - 【請求項１０】 セルアレイ領域及び周辺領域を有する
半導体基板の上に不揮発性メモリ素子を製造する方法に
おいて、 前記半導体基板の所定領域に素子分離膜を形成して前記
セルアレイ領域に第１活性領域を画定すると同時に前記
周辺回路領域に第２及び第３活性領域を画定する段階
と、 前記素子分離膜が形成された結果物全面にトンネル酸化
膜、シリコン窒化膜及び上部酸化膜を順次に形成する段
階と、 前記上部酸化膜、前記シリコン窒化膜及び前記トンネル
酸化膜を連続的にパターニングして前記第１活性領域の
第１領域上に順次にスタックされたトンネル酸化膜パタ
ーン、シリコン窒化膜パターン及び上部酸化膜パターン
で構成されたセルゲート絶縁膜を形成すると同時に前記
第１活性領域の第２領域、前記第２活性領域及び前記第
３活性領域を露出させる段階と、 前記露出された第２領域、前記露出された第２活性領域
及び前記露出された第３活性領域上に第１ゲート酸化膜
を形成する段階と、 前記第１ゲート酸化膜をパターニングして前記第１領域
及び前記第２活性領域を露出させる段階と、 前記露出された第２領域及び前記露出された第２活性領
域上に、前記第１ゲート酸化膜より薄く、前記セルゲー
ト絶縁膜の等価酸化膜厚さより薄い第２ゲート酸化膜を
形成する段階とを含む不揮発性メモリ素子の製造方法。 - 【請求項１１】 前記セルアレイ領域のうちの前記半導
体基板に第１ウェルを形成する段階と、 前記第１ウェルのうちに前記第１ウェルにより囲まれた
ポケットウェルを形成する段階と、 前記周辺回路領域のうちの前記半導体基板に前記第２活
性領域を囲む第２ウェルを形成する段階とをさらに含む
ことを特徴とする請求項１０に記載の不揮発性メモリ素
子の製造方法。 - 【請求項１２】 前記第２ゲート酸化膜が形成された結
果物全面に導電膜を形成する段階と、 前記導電膜をパターニングして前記第１活性領域の第１
領域の上部を横切るセルゲート電極を形成すると同時に
前記第１活性領域の第２領域の上部を横切る選択ゲート
電極、前記第２活性領域の上部を横切る低電圧ゲート電
極及び前記第３活性領域の上部を横切る高電圧ゲート電
極を形成する段階とをさらに含むことを特徴とする請求
項１０に記載の不揮発性メモリ素子の製造方法。 - 【請求項１３】 セルアレイ領域及び周辺回路領域を有
する半導体基板の上に不揮発性メモリ素子を製造する方
法において、 前記半導体基板の所定領域に素子分離膜を形成して前記
セルアレイ領域に第１活性領域を画定すると同時に前記
周辺回路領域に第２及び第３活性領域を画定する段階
と、 前記素子分離膜が形成された結果物全面にトンネル酸化
膜、シリコン窒化膜及び上部酸化膜を順次に形成する段
階と、 前記上部酸化膜、前記シリコン窒化膜及び前記トンネル
酸化膜を連続的にパターニングして前記第１活性領域上
に順次にスタックされたトンネル酸化膜パターン、シリ
コン窒化膜パターン及び上部酸化膜パターンで構成され
たセルゲート絶縁膜を形成すると同時に前記第２活性領
域及び前記第３活性領域を露出させる段階と、 前記露出された第２活性領域及び前記露出された第３活
性領域上に第１ゲート酸化膜を形成する段階と、 前記第１ゲート酸化膜をパターニングして前記第２活性
領域を露出させる段階と、 前記露出された第２活性領域上に前記第１ゲート酸化膜
より薄く、前記セルゲート絶縁膜の等価酸化膜厚さより
薄い第２ゲート酸化膜を形成する段階とを含む不揮発性
メモリ素子の製造方法。 - 【請求項１４】 前記セルアレイ領域のうちの前記半導
体基板に第１ウェルを形成する段階と、 前記第１ウェルのうちに前記第１ウェルにより囲まれた
ポケットウェルを形成する段階と、 前記周辺回路領域のうちの前記半導体基板に前記第２活
性領域を囲む第２ウェルを形成する段階とをさらに含む
ことを特徴とする請求項１３に記載の不揮発性メモリ素
子の製造方法。 - 【請求項１５】 前記第２ゲート酸化膜が形成された結
果物全面に導電膜を形成する段階と、 前記導電膜をパターニングして前記第１活性領域の第１
領域の上部を横切るセルゲート電極を形成すると同時に
前記第１活性領域の第２領域の上部を横切る選択ゲート
電極、前記第２活性領域の上部を横切る低電圧ゲート電
極及び前記第３活性領域の上部を横切る高電圧ゲート電
極を形成する段階とをさらに含むことを特徴とする請求
項１３に記載の不揮発性メモリ素子の製造方法。
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