JP4870719B2 - モノスゲート構造を有する不揮発性メモリ素子 - Google Patents

モノスゲート構造を有する不揮発性メモリ素子 Download PDF

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Description

本発明は半導体素子及びその製造方法に関するものであり、特にモノス（ＭＯＮＯＳ：metal-oxide-nitride-oxide-semiconductor）ゲート構造を有する不揮発性メモリ素子に関するものである。
半導体メモリ素子のうちに不揮発性メモリ素子は電源が供給されなくても前のデータ(previous data)が消えない特徴を有する。従って、不揮発性メモリ素子、例えば、フラッシュメモリ素子は移動通信端末機(mobile tele-communication system)又はコンピューターのメモリカード等に広く使用されている。
一般的に、スタックゲート構造(stacked gate structure)が不揮発性メモリ素子のセルトランジスタに広く採択されている。スタックゲート構造は、セルトランジスタのチャネル領域上に順次にスタックされたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜及び制御ゲート電極を含む。従って、このようなスタックゲート構造は、セルアレイ領域と周辺回路領域との間に高い段差が生じ、その結果、後続工程が生じる。また、浮遊ゲートをパターニングするための工程が複雑だけでなく、浮遊ゲートの表面積を増加させ難い。浮遊ゲートの表面積は、セルトランジスタのカップリング比率に影響を与え、カップリング比率はセルトランジスタのプログラム特性及び消去特性に影響する。従って、プログラム特性及び消去特性を向上させるためには、浮遊ゲートの表面積を増加させることが要求される。しかし、高集積不揮発性メモリ素子の場合には、浮遊ゲートの表面積を増加させるのに限界がある。
前記したスタックゲート構造を有する不揮発性メモリ素子の問題点を解決するためにＭＯＮＯＳゲート構造を有するセルトランジスタが提案されたことがある。
キリハラ(Kirihara)による米国特許第６、１０３、５７２号明細書には、ＭＯＮＯＳゲート構造を有する不揮発性メモリ素子の製造方法を開示している。キリハラによると、ＭＯＮＯＳゲート構造のセルトランジスタを有する半導体基板の上に配線電極(interconnection electrode)及びパッシベーション膜を形成してから、窒素雰囲気及び約４２５℃の温度で前記パッシベーション膜を熱処理する。これに加えて、前記パッシベ−ション膜を形成する前に、前記配線電極を水素雰囲気及び約３８０℃で追加に熱処理する。これによって、前記配線電極を形成するためのプラズマエッチッグ工程及び前記パッシベ−ション膜を蒸着するためのプラズマＣＶＤ工程を実施する間に、前記ＭＯＮＯＳゲート構造のうちにトラップされた電荷を前記熱処理工程を使用して除去させる。これによって、セルトランジスタの初期しきい電圧(threshold voltage)を安定化させることができる。
一方、ＮＡＮＤ型フラッシュメモリ素子のような不揮発性メモリ素子は、周辺回路領域の中に低電圧モストランジスタと高電圧モストランジスタとを含み、セルアレイ領域の中にセルトランジスタと選択トランジスタとを含む。低電圧モストランジスタは、主に読出しモード(read mode)で動作され、高電圧モストランジスタは、主にプログラムモード(program mode)及び消去モード(erase mode)で動作される。また、前記セルトランジスタには、高電圧及び低電圧が全部印加され、前記選択トランジスタには低電圧が印加される。従って、ＭＯＮＯＳゲート構造を有するセルトランジスタを採択する不揮発性メモリ素子において、低電圧モストランジスタ、高電圧モストランジスタ及び選択トランジスタのゲート構造を最適化させることが要求される。
特開２００１−０６０６７５号公報
ＭＯＮＯＳゲート構造を有するセルトランジスタを初め、最適化された選択トランジスタ、最適化された低電圧モストランジスタ及び最適化された高電圧モストランジスタを有する不揮発性メモリ素子を提供することにある。
ＭＯＮＯＳゲート構造を有するセルトランジスタを初め、最適化されたトランジスタ、最適化された低電圧モストランジスタ及び最適化された高電圧モストランジスタを有する不揮発性メモリ素子を提供することにある。
前記技術的な課題を解決するために、本発明はＭＯＮＯＳゲート構造を有するセルトランジスタを採択する不揮発性メモリ素子を提供する。この不揮発性メモリ素子はセルアレイ領域及び周辺回路領域を含む。前記セルアレイ領域は選択トランジスタ及びセルアレイを含み、前記周辺回路領域は、低電圧モストランジスタ及び高電圧モストランジスタを含む。ここで、前記セルトランジスタは、ＭＯＮＯＳ構造を有するセルゲートパターンを含む。さらに具体的に、前記セルゲートパターン半導体基板の上に順次にスタックされたトンネル酸化膜、シリコン窒化膜パターン及び上部酸化膜パターン(top oxide layer pattern)で構成されたセルゲート絶縁膜と前記セルゲート絶縁膜上にスタックされたセルゲート電極とを含む。また、前記低電圧モストランジスタは、半導体基板上に順次にスタックされた低電圧ゲート絶縁膜と低電圧ゲート電極とを含み、前記高電圧モストランジスタは、半導体基板の上に順次にスタックされた高電圧ゲート絶縁膜と高電圧ゲート電極とを含む。前記高電圧ゲート絶縁膜は、第１酸化膜で形成され、前記低電圧ゲート絶縁膜は、前記第１ゲート酸化膜より薄い第２ゲート酸化膜で形成される。前記第２ゲート酸化膜は、前記セルゲート絶縁膜の等価酸化膜厚さより薄い。
本発明の一態様によると、前記選択トランジスタは順次にスタックされた選択ゲート絶縁膜及び選択ゲート電極で構成された選択ゲートパターンを含む。前記選択ゲート絶縁膜は前記第２ゲート酸化膜で形成される。
本発明の他の態様によると、前記選択トランジスタのゲート絶縁膜は前記セルゲート絶縁膜と同一である。
前記他の技術的な課題を解決するために、本発明は、ＭＯＮＯＳゲート構造を有するセルトランジスタを採択する非揮発性メモリ素子の製造方法を提供する。この方法は、セルアレイ領域及び周辺回路領域を有する半導体基板の所定領域に素子分離膜を形成し、前記セルアレイ領域のうちに第１活性領域を画定すると同時に前記周辺回路領域のうちに第２及び第３活性領域を画定する。前記素子分離膜を有する半導体基板全面にトンネル酸化膜、シリコン窒化膜及び上部酸化膜を順次に形成する。前記上部酸化膜、シリコン窒化膜及びトンネル酸化膜を連続的にパターニングし、前記第１活性領域を覆うセルゲート絶縁膜を形成すると同時に前記周辺回路領域のうちの活性領域、即ち、第２及び第３活性領域を露出させる。前記セルゲート絶縁膜は、前記パターニングされたトンネル酸化膜、前記パターニングされたシリコン窒化膜及び前記パターニングされた上部酸化膜で構成される。この時、前記第１活性領域のうちの一部分、即ち、第１領域が露出されることもできる。従って、前記セルゲート絶縁膜は、前記第１活性領域の第２領域のみを覆う。
前記露出された第２及び第３活性領域上に第１ゲート酸化膜を形成する。この時、前記第１活性領域の第１領域が露出された場合には、前記第１領域上にも第１ゲート酸化膜が形成される。次に、前記第１ゲート酸化膜をパターニングして前記第２活性領域を露出させる。この時、前記第１領域上に第１ゲート酸化膜が形成された場合には、前記第１活性領域の第１領域も露出させる。
前記露出された第２活性領域上に前記第１ゲート酸化膜より薄い第２ゲート酸化膜を形成する。前記第１領域が露出された場合には、前記第１領域上にも第２ゲート酸化膜が形成される。前記第２ゲート酸化膜は、前記セルゲート絶縁膜の等価酸化膜厚さより薄い。
これに加えて、前記第２ゲート酸化膜が形成された結果物の全面に導電膜を形成する。前記導電膜をパターニングして前記第２領域の上部を横切るセルゲート電極を形成すると同時に前記第１領域の上部を横切る選択ゲート電極、前記第２活性領域の上部を横切る低電圧ゲート電極及び前記第３活性領域の上部を横切る高電圧ゲート電極を形成する。
前述のように本発明によると、セルトランジスタ、選択トランジスタ、低電圧モストランジスタ及び高電圧モストランジスタを最適化させることができる。
以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明することとする。図面において、同一な参照番号は同一な構成要素を示す。
図１は本発明の第１実施形態による不揮発性メモリ素子の構造を示す断面図であり、図２は本発明の第２実施形態による不揮発性メモリ素子の構造を示す断面図である。各図面において、参照符号“ａ”及び“ｂ”で示された部分は各々セルアレイ領域及び周辺回路領域を示す。
図１を参照すると、半導体基板１の所定領域に素子分離膜３が配置される。前記素子分離膜３はセルアレイ領域ａのうちに第１活性領域を画定することは勿論、周辺回路領域ｂに第２及び第３活性領域を画定する。また、トリプル・ウェル技術により形成された第１ウェル５、第２ウェル７ｂ及びポケットウェル７ａは、前記半導体基板１に配置されることが望ましい。前記第１ウェル５は、セルアレイ領域ａのうちの半導体基板１に形成され、前記ポッケトウェル７ａは、前記第１ウェル５により囲まれる。また、前記第２ウェル７ｂは、前記周辺回路領域ｂの第２活性領域を囲む。ここで、前記第１ウェル５は、半導体基板１と違う導電型の不純物でドープされ、前記ポッケトウェル７ａ及び前記第２ウェル７ｂは、前記半導体基板１と同一な導電型の不純物でドープされる。従って、前記半導体基板１がＰ型の場合には、前記第１ウェル５は、Ｎ型であり、前記ポッケトウェル７ａ及び前記第２ウェル７ｂはＰ型である。結果的に、前記ポッケトウェル７ａは、前記半導体基板１と電気的に隔離される。また、前記第２ウェル７ｂは前記半導体基板１より濃い不純物濃度を有する。
前記第３活性領域の所定領域上には、高電圧ゲートパターン２４ｈが配置される。前記高電圧ゲートパターン２４ｈは、順次にスタックされた高電圧ゲート絶縁膜１７及び高電圧ゲート電極２３ｈで構成される。ここで、前記高電圧ゲート絶縁膜１７は、不揮発性メモリ素子のプログラム電圧又は消去電圧に堪えられる厚い厚さを有する第１ゲート酸化膜であることが望ましい。例えば、前記第１ゲート酸化膜は２００Å乃至４００Åの厚さを有する。前記高電圧ゲートパターン２４ｈの側壁は、ゲートスペーサ２６ｂにより覆われる。高電圧ゲートパターン２４ｈの両側の第３活性領域には、高電圧ソース／ドレーン領域３０ｈが形成される。前記高電圧ソース／ドレーン領域３０ｈは、ＬＤＤ構造を有することが望ましい。前記高電圧ゲートパターン２４ｈ及び高電圧ソース／ドレーン領域３０ｈは高電圧モストランジスタを構成する。
前記第２活性領域の所定領域上には、低電圧ゲートパターン２４ｌが位置する。前記低電圧ゲートパターン２４ｌは順次にスタックされた低電圧ゲート絶縁膜２１及び低電圧ゲート電極２３ｌで構成される。ここで、前記低電圧ゲート絶縁膜２１は、前記第１ゲート酸化膜より薄い第２ゲート酸化膜であることが望ましい。例えば、前記第２ゲート酸化膜は５０Å乃至１００Åの厚さを有する。前記低電圧ゲートパターン２４ｈの側壁はゲートスペーサ２６ｂにより覆われる。低電圧ゲートパターン２４ｌの両側の第２活性領域には低電圧ソース／ドレーン領域２８ｌが形成される。前記低電圧ソース／ドレーン領域２８ｌはＬＤＤ構造を有することが望ましい。また、前記低電圧ソース／ドレーン領域２８ｌは前記高電圧ソース／ドレーン領域３０ｈより薄いことが望ましい。前記低電圧ゲートパターン２４ｌ及び低電圧ソース／ドレーン２８ｌは低電圧モストランジスタを構成する。
前記第１活性領域の一部分、即ち、第１領域上には、セルゲートパターン２４ｃが位置する。前記セルゲートパターン２４ｃは、順次にスタックされたセルゲート絶縁膜１４及びセルゲート電極２３ｃを含む。前記セルゲート絶縁膜１４は順次にスタックされたトンネル酸化膜９、シリコン窒化膜パターン１１及び上部酸化膜パターン１３を含む。前記セルゲート電極２３ｃは前記第１領域の上部を横切る。また、第１活性領域の第２領域上には選択ゲートパターン２４ｓが位置する。前記選択ゲートパターン２４ｓは、順次にスタックされた選択ゲート絶縁膜２１及び選択ゲート電極２３ｓを含む。前記選択ゲート電極２３ｓは、前記第２領域の上部を横切る。
前記セルゲート電極２３ｃは、前記選択ゲート電極２３ｓと平行に配置される。前記選択ゲートパターン２４ｓ及びセルゲートパターン２４ｃの両側の第１活性領域に低濃度ソース／ドレーン領域２５が形成される。前記低濃度ソース／ドレーン領域２５は、前記低電圧ソース／ドレーン領域２８ｌ及び高電圧ソース／ドレーン領域３０ｈより低い不純物濃度を有する。ここで、前記選択ゲートパターン２４ｓ及びその両側の低濃度ソース／ドレーン領域２５は、選択トランジスタを構成して、前記セルゲートパターン２４ｃ及びその両側の低濃度ソース／ドレーン領域２５はセルトランジスタを構成する。前記選択トランジスタはＮＡＮＤ型フラッシュメモリ素子のストリング選択トランジスタ又は接地選択トランジスタに該当する。
前記選択トランジスタ及びセルトランジスタを含むセルアレイ領域ａはスペース絶縁膜パターン２６ａにより覆われる。前記スペース絶縁膜パターン２６ａ、低電圧モストランジスタ及び高電圧モストランジスタを含む半導体基板は層間絶縁膜３１により覆われる。
図２を参照すると、半導体基板５１に素子分離膜５３、第１ウェル５５、ポケットウェル５７ａ及び第２ウェル５７ｂが配置される。前記素子分離膜５３、第１ウェル５５、ポケットウェル５７ａ及び第２ウェル５７ｂは図１に示された第１実施形態と同一な構造を有する。また、周辺回路領域ｂに低電圧モストランジスタ及び高電圧モストランジスタが配置される。前記低電圧モストランジスタは図１の第１実施形態と同一な構造を有する。即ち、前記低電圧モストランジスタは第２ウェル５７ｂのうちの第２活性領域上に形成された低電圧ゲートパターン７４１及び前記低電圧ゲートパターン７４１の両側の第２活性領域に形成された低電圧ソース／ドレーン領域７８ｌを含む。前記低電圧ゲートパターン７４１は、順次にスタックされた低電圧ゲート絶縁膜７１及び低電圧ゲート電極７３１で構成される。前記低電圧ゲート絶縁膜７１は、図１の第１実施形態のような５０Å乃至１００Åの薄い厚さを有する酸化膜で形成することが望ましい。
前記高電圧モストランジスタは、やはり図１の第１実施形態と同一な構造を有する。即ち、前記高電圧モストランジスタは、第３活性領域上に形成された高電圧ゲートパターン７４ｈ及び前記高電圧ゲートパターン７４ｈの両側の第３活性領域に形成された高電圧ソース／ドレーン領域８０ｈを含む。前記高電圧ゲートパターン７４ｈは、順次にスタックされた高電圧ゲート絶縁膜６７及び高電圧ゲート電極７３ｈで構成される。前記高電圧ゲート絶縁膜６７は、図１の第１実施形態のような２００Å乃至４００Åの厚さを有する酸化膜で形成される。前記高電圧ゲートパターン７４ｈ及び前記低電圧ゲートパターン７４ｌの側壁はスペース７６ｂにより覆われる。
前記セルアレイ領域ａには、選択トランジスタ及びセルトランジスタが配置される。前記セルトランジスタは、図１の第１実施形態と同一な構造を有する。即ち、前記セルトランジスタは前記ポケットウェル５７ａのうちに画定された第１活性領域の第１流域上に順次にスタックされたセルゲート絶縁膜６４及びセルゲート電極７３ｃを含み、前記セルゲート絶縁膜６４は、順次にスタックされたトンネル酸化膜５９、シリコン窒化膜パターン６１及び上部酸化膜パターン６３で構成される。ここで、前記セルゲート絶縁膜６４の等価酸化膜厚さは前記低電圧ゲート絶縁膜７４ｌより厚い。
一方、前記選択トランジスタは、図１の第１実施形態とは違い、前記セルトランジスタと同一な構造を有する。即ち、前記選択トランジスタは、前記第１活性領域の第２領域上に順次にスタックされたセルゲート絶縁膜６４及び選択ゲート電極７３ｓで構成された選択ゲートパターン７４ｓを含む。前記選択ゲートパターン７４ｓ及びセルゲートパターン７４ｃの両側の第１活性領域に低濃度ソース／ドレーン領域７５が形成される。
前記選択トランジスタ及びセルトランジスタを含むセルアレイ領域ａは、スペース絶縁膜パターン７６ａにより覆われる。また、前記スペース絶縁膜パターン７６ａ、低電圧モストランジスタ及び高電圧モストランジスタを含む半導体基板全面は層間絶縁膜８１により覆われる。
次に、図３から図１１を参照して本発明による不揮発性メモリ素子の製造方法を説明することとする。各図面において、参照符号“ａ”及び“ｂ”で示された部分は各々セルアレイ領域及び周辺回路領域を示す。
図３から図７は図１に示された不揮発性メモリ素子を製造する方法を説明するための断面図であり、図８から図１１は図２に示された不揮発性メモリ素子を製造する方法を説明するための断面図である。
図３を参照すると、Ｐ型半導体基板１の所定領域に素子分離膜３を形成してセルアレイ領域ａに第１活性領域を画定すると同時に周辺回路領域ｂに第２活性領域及び第３活性領域を画定する。前記素子分離膜３が形成された半導体基板１のセルアレイ領域ａにＮ型不純物を注入してＮ型の第１ウェル５を形成する。前記第１ウェル５及び前記周辺回路領域ｂにＰ型不純物を注入し、前記第１ウェル５により囲まれたＰ型ポッケトウェル(poket well:7a)及び第２活性領域を囲むＰ型の第２ウェルを７ｂを形成する。前記第１ウェル５、第２ウェル７ｂ及びポッケトウェル７ａは通常のトリプル・ウェル(triple well)工程を通じて形成する。結果的に、前記ポケットウェル７ａは、半導体基板１と電気的に隔離されて、前記第２ウェルは半導体基板１より高い不純物濃度を有する。
前記素子分離膜３、第１ウェル５、第２ウェル７ｂ及びポッケトウェル７ａを有する半導体基板全面にセルゲート絶縁膜１４を形成する。前記セルゲート絶縁膜１４はトンネル酸化膜９、シリコン窒化膜１１及び上部酸化膜１３を順次にスタックさせて形成する。前記上部酸化膜（top oxide layer:１３）は前記シリコン膜１１を熱酸化させて形成するとか前記シリコン窒化膜１１上にＣＶＤ酸化膜をスタックさせて形成することもできる。前記上部酸化膜１３上に前記第１活性領域の第１領域を覆う第１フォトレジストパターン１５を形成する。
図４を参照すると、前記第１フォトレジストパターン１５をエッチングマスクとして使用し、前記セルゲート絶縁膜１４をエッチングし、前記周辺回路領域ｂのうちの第２及び第３活性領域を露出させると同時に前記第１活性領域の第２領域を露出させる。これによって、図４に示されたように前記第２領域と隣接した第１領域上にセルゲート絶縁膜１４が残存する。前記第１フォトレジストパターン１５を除去する。前記第１フォトレジストパターン１５が除去された結果物を熱酸化させて前記露出された第２活性領域、前記露出された第３活性領域及び前記露出された第２領域上に高電圧ゲート絶縁膜１７、即ち第１ゲート酸化膜を形成する。この時、前記セルゲート絶縁膜１４上には高電圧ゲート絶縁膜１７、即ち熱酸化膜がもう形成されない。前記高電圧ゲート絶縁膜１７は不揮発性メモリ素子のプログラム電圧又は消去電圧に堪えられる厚さで形成する。例えば、前記高電圧ゲート絶縁膜１７は、２００Å乃至４００Åの厚さを有する熱酸化膜で形成することが望ましい。次に、前記高電圧ゲート絶縁膜１７を含む半導体基板の上に第２フォトレジストパターンを形成する。前記第２フォトレジストパターン１９は、第２活性領域上の高電圧ゲート絶縁膜１７及び前記第２領域上の高電圧ゲート絶縁膜１７を露出させる。
図５を参照すると、前記第２フォトレジストパターン１９をエッチングマスクとして使用し、前記露出された高電圧ゲート絶縁膜１７をエッチングして第２領域及び第２活性領域を露出させる。次に、前記第２フォトレジストパターン１９を除去する。前記第２フォレジストパターン１９が除去された結果物を熱酸化させて前記露出された第２領域及び第２活性領域上に低電圧ゲート絶縁膜２１を形成する。前記低電圧ゲート絶縁膜２１は、前記高電圧ゲート絶縁膜１７より薄い厚さを有する第２ゲート酸化膜で形成する。例えば、前記第２ゲート酸化膜５０Å乃至１００Åの厚さを有する熱酸化膜で形成することが望ましい。前記低電圧ゲート絶縁膜２１を含む半導体基板全面に導電膜２３を形成する。前記導電膜２３はドーピングされたポリシリコン膜又はポリサイド膜を形成する。
図６を参照すると、前記導電膜２３をパターニングして前記第１領域の上部を横切るセルゲート電極２３ｃ及び前記第２領域の上部を横切る選択ゲート電極２３ｓを形成すると同時に、前記第２活性領域の上部を横切る低電圧ゲート電極２３１及び前記第３活性領域の上部を横切る高電圧ゲート電極２３ｈを形成する。前記選択ゲート電極２３ｓ及びその下の低電圧ゲート絶縁膜２１は、選択ゲートパターン２４ｓを構成して、前記セルゲート電極２３ｃ及びその下のセルゲート絶縁膜１４は、セルゲートパターン２４ｃを構成する。これに同じく、前記低電圧ゲート電極２３ｌ及びその下の低電圧ゲート絶縁膜２１は、低電圧ゲートパターン２４ｌを構成して、前記高電圧ゲート電極２３ｈ及びその下の高電圧ゲート絶縁膜１７は高電圧ゲートパターン２４ｈを構成する。
前記ゲート電極２３ｓ、２３ｃ、２３ｌ、２３ｈ及び前記素子分離膜３をイオン注入マスクで使用して前記第１乃至第３活性領域にＮ型不純物を１×１０12 乃至１×１０14 ｉｏｎ ａｔｏｍｓ／ｃｍ2 のドーズで注入し、前記ゲート電極２３ｓ、２３ｃ、２３１、２３ｈの両側の活性領域に低濃度ソース／ドレーン領域２５を形成する。前記セルアレイ領域ａのうちに形成された低濃度ソース／ドレーン領域２５は、選択トランジスタ及びセルトランジスタのソース／ドレーン領域、即ち第１ソース／ドレーンン領域に該当する。前記低濃度ソース／ドレーン領域２５を含む半導体基板全面にスペース絶縁膜２６を形成する。
図７を参照すると、前記周辺回路領域ｂのうちのスペース絶縁膜２６を選択的に異方性エッチングして前記低電圧ゲートパターン２４ｌ及び高電圧ゲートパターン２４ｈの側壁にスペーサ２６ｂを形成する。これによって、前記セルアレイ領域ａにスペース絶縁膜パターン２６ａが残存する。前記低電圧ゲートパターン２４ｌ、高電圧ゲートパターン２４ｈ、スペース２６ｂ及び素子分離膜３をイオン注入マスクとして使用し、前記第２活性領域及び第３活性領域にＮ型不純物を５×１０14 乃至５×１０15 ｉｏｎ ａｔｏｍｓ／ｃｍ2 のドーズで注入して高濃度ソース／ドレーン領域２７、２９を形成する。第３活性領域に形成された高濃度ソース／ドレーン領域２９は、第２活性領域に形成された高濃度ソース／ドレーン領域２７より深いことが望ましい。
第２活性領域に形成された低濃度ソース／ドレーン領域２５及び高濃度ソース／ドレーン領域２７は低電圧モストランジスタのソース／ドレーン領域２８１、即ち第２ソース／ドレーン領域に該当する。これに同じく、第３活性領域に形成された低濃度ソース／ドレーン領域２５及び高濃度ソース／ドレーン領域２９は、高電圧モストランジスタのソース／ドレーン領域３０ｈ、即ち第３ソース／ドレーン領域に該当する。結果的に、図７に示されたように前記第２及び第３ソース／ドレーン領域は、エルディディ（ＬＤＤ：lightly doped drain）構造を有する。前記高濃度ソース／ドレーン領域２７、２９を含む半導体基板全面に層間絶縁膜３１を形成する。
前述したように、本発明の実施形態は、周辺回路領域ｂにＮ型低電圧モストランジスタ及びＮ型高電圧モストランジスタを有する不揮発性メモリ素子の製造方法を例として説明しているが、これに限らず、本発明が周辺回路領域ｂにＮ型低電圧モストランジスタ及びＮ型低電圧モストランジスタ、及びＮ型高電圧モストランジスタとあわせてＰ型低電圧モストランジスタ、及びＰ型高電圧モストランジスタを有する不揮発性メモリ素子の製造方法にも適用されることができることは当業者に自明である。
図８を参照すると、Ｐ型半導体基板５１に図３のような方法を使用して、素子分離膜５３、第１ウェル５５、ポッケトウェル５７ａ及び第２ウェル５７ｂを形成する。これによって、セルアレイ領域ａに第１活性領域が画定され、周辺回路領域ｂに第２及び第３活性領域が画定される。前記素子分離膜５３、第１ウェル５５、ポッケトウェル５７ａ及び第２ウェル５７ｂを含む半導体基板全面にセルゲート絶縁膜を形成する。前記セルゲート絶縁膜は、図３と同様な方法を使用して形成する。即ち、前記セルゲート絶縁膜は、トンネル酸化膜５９、シリコン窒化膜６１及び上部酸化膜６３を順次にスタックさせて形成する。前記セルゲート絶縁膜上に前記セルアレイ領域ａを覆う第１フォトレジストパターン６５を形成する。
図９を参照すると、前記第１フォトレジストパターン６５をエッチングマスクとして使用し、前記周辺回路領域ｂのうちのセルゲート絶縁膜をエッチングして第２及び第３活性領域を露出させる。次に、前記第１フォトレジストパターン６５を除去する。前記第１フォトレジストパターン６５が除去された結果物を熱酸化させ、前記露出された第２及び第３活性領域上に高電圧ゲート絶縁膜６７、即ち第１ゲート酸化膜を形成する。前記第１ゲート酸化膜は、２００Å乃至４００Åの厚さを有する熱酸化膜を形成することが望ましい。この時、前記セルアレイ領域ａのうちに残存するセルゲート絶縁膜上には、熱酸化膜が追加に形成されていない。前記高電圧ゲート絶縁膜６７を含む半導体基板の上に、第２活性領域上の高電圧ゲート絶縁膜６７を露出させる第２フォトレジストパターン６９を形成する。
図１０を参照すると、前記第２フォトレジストパターン６９をエッチングマスクとして使用し、前記露出された高電圧ゲート絶縁膜６７をエッチングして第２活性領域を露出させる。次に、前記第２フォトレジストパターン６９を除去する。前記第２フォトレジストパターン６９が除去された結果物を熱酸化させて前記露出された第２活性領域上に前記高電圧ゲート絶縁膜６７より薄い低電圧ゲート絶縁膜７１、即ち第２ゲート酸化膜を形成する。前記第２ゲート酸化膜は、５０Å乃至１００Åの厚さを有する熱酸化膜で形成することが望ましい。前記低電圧ゲート絶縁膜７１を含む半導体基板全面に導電膜７３を形成する。
図１１を参照すると、図６及び図７と同様な方法を使用して前記導電膜７３をパターニングして選択ゲート電極７３ｃ、セルゲート電極７３ｃ、低電圧ゲート電極７３１及び高電圧ゲート電極７３ｈを形成する。これによって、前記選択ゲート電極７３ｃの下に形成される選択ゲート絶縁膜は、図３から図７で説明された第１実施形態と違う。即ち、前記選択ゲート絶縁膜は、前記セルゲート電極７３ｃの下に形成されたセルゲート絶縁膜６４と同一な構造を有する。言い換えれば、前記選択ゲート絶縁膜は、順次にスタックされたトンネル酸化膜５９、シリコン窒化膜パターン６１及び上部酸化膜パターン６３で構成される。前記選択ゲート電極７３ｓ及びその下の選択ゲート絶縁膜６４は、選択ゲートパターン７４ｓを構成して、前記セルゲート電極７３ｃ及びその下のセルゲート絶縁膜６４は、セルゲートパターン７４ｃを構成する。
一方、前記周辺回路領域ｂには、第１実施形態と同一な低電圧ゲートパターン７４１及び高電圧ゲートパターン７４ｈが形成される。前記低電圧ゲートパターン７４１は、順次にスタックされた低電圧ゲート絶縁膜７１及び低電圧ゲート電極７３１で構成され、前記高電圧ゲートパターン７４ｈは、順次にスタックされた高電圧ゲート絶縁膜６７及び高電圧ゲート電極７３ｈで構成される。
続いて、第１実施形態と同一な方法を使用してスペース絶縁膜パターン７６ａ、スペーサ７６ｂ、第１ソース／ドレーン領域、第２ソース／ドレーン領域及び第３ソース／ドレーン領域を形成する。前記第１ソース／ドレーン領域は、低濃度ソース／ドレーン領域７５からなり、前記第２ソース／ドレーン領域は低濃度ソース領域７５及び高濃度ソース／ドレーン領域７７を含む。また、前記第３ソース／ドレーン領域は低濃度ソース／ドレーン領域７５及び高濃度ソース／ドレーン領域７９を含む。前記第１乃至第２ソース／ドレーン領域を含む半導体基板全面に層間絶縁膜８１を形成する。
本発明の第１実施形態による不揮発性メモリ素子の断面図である。 本発明の第２実施形態による不揮発性メモリ素子の断面図である。 本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
符号の説明
１ 半導体基板
３ 素子分離膜
５ 第１ウェル
７ａ ポケットウェル
７ｂ 第２ウェル
９ トンネル酸化膜
１１ シリコン窒化膜パターン
１３ 上部酸化膜パターン
１４ セルゲート絶縁膜
１７ 高電圧ゲート絶縁膜
２３ｃ セルゲート電極
２３ｈ 高電圧ゲート電極
２４ｃ セルゲートパターン
２４ｈ 高電圧ゲートパターン
２４ｓ 選択ゲートパターン
２５ 低濃度ソース／ドレーン領域
３０ｈ 高電圧ソース／ドレーン領域
ａ セルアレイ領域
ｂ 周辺回路領域

Claims (6)

  1. セルアレイ領域及び周辺回路領域を有する不揮発性メモリ素子において、
    前記セルアレイ領域のうちの半導体基板の上に順次にスタックされた選択ゲート絶縁膜及び選択ゲート電極で構成された選択ゲートパターン有する選択トランジスタと、
    前記セルアレイ領域のうちの半導体基板の上に順次にスタックされたセルゲート絶縁膜及びセルゲート電極で構成されたセルゲートパターンを有し、前記セルゲート絶縁膜は、順次にスタックされたトンネル酸化膜、シリコン窒化膜及び上部酸化膜で構成されたセルトランジスタと、
    前記周辺回路領域のうちの半導体基板の上に順次にスタックされた高電圧ゲート絶縁膜及び高電圧ゲート電極で構成された高電圧ゲートパターンを有し、前記高電圧ゲート絶縁膜は、第１ゲート酸化膜で形成された高電圧モストランジスタと、
    前記周辺回路領域のうちの半導体基板の上に順次にスタックされた低電圧ゲート絶縁膜及び低電圧ゲート電極で構成された低電極ゲートパターンを有する低電圧モストランジスタとを含み、
    前記低電圧ゲート絶縁膜は、前記第１ゲート酸化膜より薄い第２ゲート酸化膜で形成され、前記第２ゲート酸化膜は、前記セルゲート絶縁膜の等価酸化膜厚さより薄く、
    前記セルアレイ領域のうちの前記半導体基板に形成されたポケットウェル、及び前記ポケットウェルを囲む第１ウェルをさらに含み、前記セルトランジスタ及び前記選択トランジスタは、前記ポケットウェルのうちに形成され、
    前記選択ゲート絶縁膜は前記第２ゲート酸化膜または前記セルゲート絶縁膜で形成され、
    前記トンネル酸化膜は前記セルアレイ領域のうちの半導体基板に直接接しており、及び前記上部酸化膜は前記セルゲート電極に直接接していることを特徴とする不揮発性メモリ素子。
  2. 前記選択ゲートパターンの両側の前記半導体基板及び前記セルゲートパターンの両側の前記半導体基板に形成された第１ソース／ドレーン領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記低電圧ゲートパターンの両側の前記半導体基板に形成された第２ソース／ドレーン領域をさらに含み、前記第２ソース／ドレーン領域は、前記第１ソース／ドレーン領域の不純物濃度より濃い不純物濃度である高濃度ソース／ドレーン領域を有するＬＤＤ構造であることを特徴とする請求項２に記載の不揮発性メモリ素子。
  4. 前記高電圧ゲートパターンの両側の前記半導体基板に形成された第３ソース／ドレーン領域をさらに含み、前記第３ソース／ドレーン領域は、前記第１ソース／ドレーン領域の不純物濃度より濃い不純物濃度である高濃度ソース／ドレーン領域を有するＬＤＤ構造であり、前記第２ソース／ドレーン領域の高濃度ソース／ドレーン領域は、前記第３ソース／ドレーン領域の高濃度ソース／ドレーン領域における不純物濃度と同一又はそれより低い不純物濃度であることを特徴とする請求項３に記載の不揮発性メモリ素子。
  5. 前記第３ソース／ドレーン領域は、前記第２ソース／ドレーン領域より深いことを特徴とする請求項４に記載の不揮発性メモリ素子。
  6. 前記周辺回路領域のうちの前記半導体基板の所定領域で形成された第２ウェルをさらに含み、前記低電圧モストランジスタは、前記第２ウェルのうちに形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437453B1 (ko) * 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
JP5179692B2 (ja) * 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
KR100557995B1 (ko) 2003-07-30 2006-03-06 삼성전자주식회사 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법
JP3724648B2 (ja) * 2003-10-01 2005-12-07 セイコーエプソン株式会社 半導体装置の製造方法
JP2005116975A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
JP2005116974A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
KR100612557B1 (ko) * 2003-12-29 2006-08-11 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 제조 방법
KR100634168B1 (ko) * 2004-03-03 2006-10-16 삼성전자주식회사 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치
US7772108B2 (en) * 2004-06-25 2010-08-10 Samsung Electronics Co., Ltd. Interconnection structures for semiconductor devices and methods of forming the same
KR100626378B1 (ko) * 2004-06-25 2006-09-20 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
KR100583969B1 (ko) 2004-08-13 2006-05-26 삼성전자주식회사 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
JP4471815B2 (ja) * 2004-11-05 2010-06-02 日本テキサス・インスツルメンツ株式会社 半導体装置およびその製造方法
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
KR100610421B1 (ko) * 2005-03-25 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20060223267A1 (en) * 2005-03-31 2006-10-05 Stefan Machill Method of production of charge-trapping memory devices
JP4316540B2 (ja) * 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
JP2007059691A (ja) * 2005-08-25 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP4942323B2 (ja) * 2005-09-30 2012-05-30 シチズンホールディングス株式会社 半導体装置とその製造方法
US7326994B2 (en) * 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
US20070181937A1 (en) * 2006-02-09 2007-08-09 Yen-Tai Lin P-channel non-volatile memory and operating method thereof
US7868372B2 (en) * 2006-07-10 2011-01-11 United Microelectronics Corp. Depletion-mode single-poly EEPROM cell
JP5111980B2 (ja) * 2006-09-06 2013-01-09 株式会社東芝 半導体装置
WO2008041303A1 (fr) 2006-09-29 2008-04-10 Fujitsu Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
KR100830576B1 (ko) 2006-09-29 2008-05-22 삼성전자주식회사 반도체 장치 및 그 형성 방법
KR101043980B1 (ko) 2006-09-29 2011-06-24 후지쯔 세미컨덕터 가부시키가이샤 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법 및소거 방법
KR100870321B1 (ko) * 2006-09-29 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
KR100762260B1 (ko) * 2006-10-20 2007-10-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2008118040A (ja) * 2006-11-07 2008-05-22 Sharp Corp 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
KR100851552B1 (ko) 2007-03-28 2008-08-11 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7663916B2 (en) 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
KR101386433B1 (ko) 2007-09-17 2014-04-21 삼성전자주식회사 반도체 소자 및 그 제조방법
DE102007045058B4 (de) * 2007-09-20 2015-07-02 Qimonda Ag Verfahren zum Herstellen einer integrierten Schaltung einschließlich verschiedener Typen von Gate-Stacks in ersten und zweiten Bereichen
US8072072B2 (en) * 2007-09-20 2011-12-06 Qimonda Ag Integrated circuit including different types of gate stacks, corresponding intermediate integrated circuit structure and corresponding integrated circuit
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
JP2009206355A (ja) 2008-02-28 2009-09-10 Toshiba Corp 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
JP2009252837A (ja) * 2008-04-02 2009-10-29 Toshiba Corp 半導体記憶装置及びその製造方法
JP5224889B2 (ja) * 2008-04-17 2013-07-03 株式会社東芝 半導体装置及びその製造方法
JP2009277847A (ja) * 2008-05-14 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置
JP2011029576A (ja) 2009-06-23 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5549411B2 (ja) * 2010-06-18 2014-07-16 富士通セミコンダクター株式会社 半導体素子の製造方法、半導体メモリの製造方法、及び半導体素子
US8518811B2 (en) 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
JP6407644B2 (ja) 2014-09-24 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9218978B1 (en) * 2015-03-09 2015-12-22 Cypress Semiconductor Corporation Method of ONO stack formation
JP6649855B2 (ja) * 2016-08-10 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10504899B2 (en) * 2017-11-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with various threshold voltages and method for manufacturing the same
US11011535B1 (en) 2019-12-22 2021-05-18 United Microelectronics Corp. Semiconductor device with integrated memory devices and MOS devices and process of making the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110109A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 半導体装置およびその製造方法
JPH0653519A (ja) * 1992-07-28 1994-02-25 Citizen Watch Co Ltd 半導体不揮発性メモリおよびその製造方法
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
JPH06244434A (ja) * 1993-02-18 1994-09-02 Rohm Co Ltd 不揮発性記憶装置及びその製造方法
JP3383428B2 (ja) * 1994-08-19 2003-03-04 株式会社東芝 半導体記憶装置
JPH08148586A (ja) * 1994-11-21 1996-06-07 Toshiba Corp 半導体装置の製造方法
JPH08306889A (ja) * 1995-05-08 1996-11-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6518617B1 (en) * 1996-12-31 2003-02-11 Sony Corporation Nonvolatile semiconductor memory device
US6103572A (en) 1997-02-07 2000-08-15 Citizen Watch Co., Ltd. Method of fabricating a semiconductor nonvolatile storage device
JPH10247692A (ja) * 1997-03-04 1998-09-14 Sony Corp 不揮発性記憶素子
US5953599A (en) * 1997-06-12 1999-09-14 National Semiconductor Corporation Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
KR100250729B1 (ko) * 1997-08-30 2000-04-01 김영환 반도체 소자의 트랜지스터 제조방법
KR19990060607A (ko) * 1997-12-31 1999-07-26 윤종용 비휘발성 메모리 장치 및 그 제조 방법
JP3113240B2 (ja) * 1999-02-24 2000-11-27 株式会社東芝 不揮発性半導体記憶装置とその製造方法
JP2000031436A (ja) * 1998-07-09 2000-01-28 Toshiba Corp 半導体記憶装置およびその製造方法
KR20000032294A (ko) * 1998-11-13 2000-06-15 윤종용 노어형 플래시 메모리 장치
JP2002026153A (ja) * 2000-07-10 2002-01-25 Toshiba Corp 半導体メモリ
JP2001060675A (ja) * 1999-08-23 2001-03-06 Sony Corp 不揮発性の電気的書き換えが可能な半導体メモリ素子
JP2001102553A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体装置、その駆動方法および製造方法

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