JPH05110109A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】同じ層のゲート電極下に互いに異なる構造のゲ
ート絶縁膜を持つＭＯＳ型素子を簡単な工程で高い信頼
性をもって集積形成することを目的とする。 【構成】ｐ型シリコン基板１上に、異なるゲート絶縁膜
構造を持つ第１のＭＯＳトランジスタＱ1 と第２のＭＯ
ＳトランジスタＱ2 とが集積形成される。第１のＭＯＳ
トランジスタＱ1 のゲート絶縁膜は一層の酸化膜３によ
り構成され、第２のＭＯＳトランジスタＱ2 のゲート絶
縁膜は、酸化膜４，この上に形成された酸化膜エッチン
グに対する耐性を有するマスク材料膜としての窒化膜
５，およびその表面に形成された酸化膜６の積層構造を
有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なるゲート絶縁膜構
造を持つ第１，第２のＭＯＳ型半導体素子が集積形成さ
れた半導体装置とその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳ型半導体集積回路の分野におい
て、同一チップ内で異なる電源電圧を用いる場合があ
る。例えばＤＲＡＭでは、外部電源電圧５Ｖを用いて内
部降圧回路で３Ｖに降圧した電源を用いることがある。
ＥＥＰＲＯＭの分野では、外部電源電圧５Ｖを用いて内
部昇圧回路で２０Ｖの昇圧電源を用いることがある。

【０００３】この様な場合、ＭＯＳトランジスタの信頼
性上、高い電圧を扱うトランジスタには比較的厚いゲー
ト酸化膜を用いることが必要である。一方、この厚いゲ
ート酸化膜をそのまま低い電圧を扱うトランジスタにも
用いると、所望のトランジスタ特性が得られないことに
なる。したがって、それぞれ扱う電圧に応じて異なる膜
厚のゲート酸化膜が必要になる。

【０００４】ＥＥＰＲＯＭにおいては、メモリセルでは
トンネル注入という特殊な用い方をするために、ごく薄
いゲート酸化膜を必要とし、選択ゲートＭＯＳトランジ
スタのゲート酸化膜はこれとは異なる膜厚とすることが
必要である。

【０００５】一般にこの様なゲート絶縁膜構造が異なる
複数種のＭＯＳ型半導体素子を集積形成するためには、
それぞれに別々のゲート電極層を用いる。これは、第１
のゲート酸化膜形成後に、その上にゲート電極が形成さ
れない状態で別の領域に第２のゲート酸化膜形成を行う
と、先に形成された第１のゲート酸化膜の膜厚が変化し
てしまうからである。したがって第１のゲート酸化膜の
上にゲート電極を形成し、その後第２のゲート酸化膜を
形成してこの上にゲート電極を形成する、という工程が
必要になる。

【０００６】しかしながらこの様、それぞれのトランジ
スタ領域に別々のゲート電極層を形成することは、製造
プロセスを複雑にし、これに伴って歩留まり低下やコス
ト上昇をもたらす。

【０００７】

【発明が解決しようとする課題】以上のように複数種の
ゲート絶縁膜構造を持つＭＯＳ型半導体素子を集積形成
するには製造工程が複雑になり、歩留まり低下，コスト
上昇をもたらすという問題があった。本発明は、この様
な問題を解決した複数のゲート絶縁膜構造を持つ半導体
装置とその製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係る半導体装置
は、ゲート絶縁膜構造が異なる第１，第２のＭＯＳ型半
導体素子が集積形成され、第１のＭＯＳ型半導体素子の
ゲート絶縁膜が酸化膜により構成され、第２のＭＯＳ型
半導体素子のゲート絶縁膜が第１の酸化膜、この酸化膜
上に形成された酸化膜エッチングに対して耐性を有する
マイク材料膜、およびこのマスク材料膜表面に形成され
た第２の酸化膜の積層構造により構成されていることを
特徴とする。

【０００９】この様な半導体装置を製造する本発明の方
法は、半導体基板に第１の酸化膜と、この上に酸化膜エ
ッチングに対して耐性を有するマスク材料膜を積層形成
し、このマスク材料膜をパターニングして少なくとも第
１のＭＯＳ型半導体素子のゲート領域に開口を形成した
後、熱酸化を行って開口部に第１のＭＯＳ型半導体素子
のゲート絶縁膜となる酸化膜を形成すると同時に、マス
ク材料膜表面に第２の酸化膜を形成し、その後第１のＭ
ＯＳ型半導体素子のゲート電極と、第１の酸化膜，マス
ク材料膜および第２の酸化膜からなるゲート絶縁膜を持
つ第２のＭＯＳ型半導体素子のゲート電極とを同時に形
成することを特徴とする。

【００１０】

【作用】本発明の構造および製造方法によると、異種の
ゲート節煙膜構造をもつＭＯＳ型半導体素子を、同層の
ゲート電極を用いて、しかも信頼性を低下させることな
く、簡単な製造プロセスで集積形成することができる。

【００１１】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１２】図１は、本発明の一実施例に係るＭＯＳ型
半導体装置における互いに異なるゲート絶縁膜構造の第
１のＭＯＳトランジスタＱ1 と第２のＭＯＳトランジス
タＱ2 の部分を示す。(a) はレイアウトであり、(b) ，
(c) はそのＡ−Ａ′およびＢ−Ｂ′断面図である。

【００１３】ｐ型シリコン基板１のそれぞれ素子分離酸
化膜２により囲まれた領域に、第１のＭＯＳトランジス
タＱ1 と第２のＭＯＳトランジスタＱ2が形成されてい
る。第１のＭＯＳトランジスタＱ1 のゲート絶縁膜は一
層のシリコン酸化膜３であり、第２のＭＯＳトランジス
タＱ2 のゲート絶縁膜は、第１のシリコン酸化膜４、シ
リコン窒化膜５および第２のシリコン酸化膜６の積層構
造になっている。シリコン窒化膜５は、第１のシリコン
酸化膜４のエッチングに対して耐性を有するマスク材料
膜により形成されており、第２のシリコン酸化膜６はこ
のシリコン窒化膜５の表面を酸化して得られたいわゆる
窒化酸化膜である。

【００１４】この様に異種のゲート絶縁膜構造を有する
第１，第２のＭＯＳトランジスタＱ1 ，Ｑ2 のゲート電
極７は、同層の多結晶シリコン膜により構成されてい
る。そしてゲート電極７をマスクとしたイオン注入によ
って、各トランジスタのソース，ドレイン拡散層８が形
成されている。

【００１５】図２および図３は、この様な半導体装置の
具体的な製造工程例である。先ず、図２(a) に示すよう
に、ｐ型シリコン基板１に１０nmの熱酸化膜９を形成し
た後、通常のフォトリソグラフィとイオン注入によって
少なくともチャネル領域にチャネルドープ層１０を形成
する。ついで熱酸化膜９をＮＨ4 Ｆ液によりエッチング
除去した後、図２(b) に示すように、改めて全面に４５
nmの熱酸化膜４を形成し、さらにこの上にＣＶＤ法によ
って１０nmのシリコン窒化膜５を堆積する。

【００１６】その後、通常のフォトリソグラフィ技術に
より、図２(c) に示すように、第２のＭＯＳトランジス
タのゲート領域を覆い、少なくとも第１のＭＯＳトラン
ジスタのゲート領域に開口を持つレジストパターン１１
を形成する。そしてこのレジストパターン１１をマスク
として用いて、開口に露出したシリコン窒化膜５をエッ
チング除去する。

【００１７】続いてレジストパターン１１を除去した
後、図２(d) に示すように、シリコン窒化膜５をマスク
として、ＮＨ4 Ｆ液により開口に露出するシリコン酸化
膜４をエッチング除去する。

【００１８】次に熱酸化を行い、図３(a) に示すよう
に、第１のＭＯＳトランジスタ領域にシリコン酸化膜３
を形成し、同時に第２のＭＯＳトランジスタ領域のシリ
コン窒化膜５の表面に窒化酸化膜６を形成する。このと
き第１のＭＯＳトランジスタのゲート絶縁膜すなわちシ
リコン酸化膜６の膜厚を例えば２５nmとすると、第２の
ＭＯＳトランジスタのゲート絶縁膜は、シリコン酸化膜
（４５nm）／シリコン窒化膜（１０nm）／窒化酸化膜
（数nm）の酸化膜換算膜厚約５０nmとなる。

【００１９】その後、図３(b) に示すように、多結晶シ
リコン膜７0を堆積する。そしてこれを通常の工程にし
たがってパターニングして、図３(c) に示すように各Ｍ
ＯＳトランジスタのゲート電極７を形成し、イオン注入
を行ってソース，ドレイン拡散層８を形成する。最後に
ＣＶＤ酸化膜１２を堆積し、コンタクト孔を開けてＡl
電極１３を形成する。

【００２０】こうして、２５nmの酸化膜からなるゲート
絶縁膜を持つ第１のＭＯＳトランジスタＱ1 と、酸化膜
換算膜厚５０nmの酸化膜／窒化膜／酸化膜構造のゲート
絶縁膜を持つ第２のＭＯＳトランジスタＱ2 とを、同一
層によるゲート電極下に形成することができる。第１の
ＭＯＳトランジスタＱ1 のゲート酸化膜形成時の熱酸化
は、第２のＭＯＳトランジスタＱ2 の領域が耐酸化性の
窒化膜で覆われた状態で行われ、窒化膜上に形成される
窒化酸化膜は非常に薄い。したがって第１，第２ＭＯＳ
トランジスタＱ1，Ｑ2 のゲート絶縁膜がそれぞれ必要
な膜厚をもって形成されることになる。

【００２１】図４および図５は、図２および図３とはゲ
ート絶縁膜厚の関係を逆にする場合の製造工程例であ
る。図４(a) に示すように、ｐ型シリコン基板１に１０
nmの熱酸化膜９を形成した後、通常のフォトリソグラフ
ィとイオン注入によって少なくともチャネル領域にチャ
ネルドープ層１０を形成する。ついで熱酸化膜９をＮＨ
4 Ｆ液によりエッチング除去した後、図４２(b) に示す
ように、改めて全面に２０nmの熱酸化膜４を形成し、さ
らにこの上にＣＶＤ法によって１０nmのシリコン窒化膜
５を堆積する。

【００２２】その後、通常のフォトリソグラフィ技術に
より、図４(c) に示すように、第２のＭＯＳトランジス
タのゲート領域を覆い、少なくとも第１のＭＯＳトラン
ジスタのゲート領域に開口を持つレジストパターン１１
を形成する。そしてこのレジストパターン１１をマスク
として用いて、開口に露出したシリコン窒化膜５をエッ
チング除去する。

【００２３】続いてレジストパターン１１を除去した
後、先の例のようにシリコン酸化膜４をエッチング除去
することなく、再酸化を行って、図４(d) に示すよう
に、第１のＭＯＳトランジスタ領域に５０nmのシリコン
酸化膜３を形成する。このとき同時に第２のＭＯＳトラ
ンジスタ領域のシリコン窒化膜５の表面には数nmの窒化
酸化膜６が形成される。

【００２４】その後、図５(a) に示すように、多結晶シ
リコン膜７0を堆積し、これを通常の工程にしたがって
パターニングして、図５(b) に示すように各ＭＯＳトラ
ンジスタのゲート電極７を形成し、イオン注入を行って
ソース，ドレイン拡散層８を形成する。最後にＣＶＤ酸
化膜１２を堆積し、コンタクト孔を開けてＡl 電極１３
を形成する。

【００２５】図６および図７は、本発明を浮遊ゲート構
造の不揮発性メモリセルを用いたＮＯＲ型ＥＥＰＲＯＭ
に適用した実施例である。図６は、隣接４ビット分のレ
イアウトであり、図７(a) (b) (c) はそれぞれ図６のＡ
−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。セルトラン
ジスタＭＣとこれに直列接続される選択ゲートトランジ
スタＳＧは、それぞれｐ型シリコン基板２１の素子分離
酸化膜２２により囲まれた領域に形成されている。

【００２６】セルトランジスタＭＣのゲート絶縁膜は１
０nmのトンネル酸化膜２３であり、この上に浮遊ゲート
２４が形成され、さらに層間絶縁膜２５を介して制御ゲ
ート２６が形成されて構成されている。選択ゲートトラ
ンジスタＳＧは、先の実施例と同様に酸化膜２７／窒化
膜２８／酸化膜２９の積層構造の酸化膜換算膜厚２５nm
のゲート絶縁膜を持ち、この上にゲート電極３０が形成
されている。セルトランジスタＭＣの浮遊ゲート２４と
選択ゲートトランジスタＳＧのゲート電極３０とは同層
の多結晶シリコンを用いて形成されている。浮遊ゲート
２４はセルトランジスタ毎に分離され、この上に形成さ
れる制御ゲート２６および選択ゲートトランジスタのゲ
ート電極３０は、図６の横方向に連続的に形成されてい
る。

【００２７】これらのゲート電極が形成された後、ゲー
ト電極をマスクとしたイオン注入によりソース，ドレイ
ン拡散層３３が形成され、更に全体がＣＶＤ酸化膜３１
でおおわれて、これにコンタクト孔が開けられてビット
線３２が形成されている。

【００２８】図８および図９は、この実施例のＥＥＰＲ
ＯＭの製造工程を、図７(a) の断面について示したので
ある。図８(a) に示すように、ｐ型シリコン基板３１に
１０nmの熱酸化膜９を形成した後、通常のフォトリソグ
ラフィとイオン注入によって少なくともチャネル領域に
チャネルドープ層１０を形成する。ついで熱酸化膜９を
ＮＨ4 Ｆ液によりエッチング除去した後、図８(b) に示
すように、改めて全面に２０nmの熱酸化膜２７を形成
し、さらにこの上にＣＶＤ法によって１０nmのシリコン
窒化膜２８を堆積する。

【００２９】その後、通常のフォトリソグラフィ技術に
より、図８(c) に示すように、選択ゲートＭＯＳトラン
ジスタのゲート領域を覆い、少なくともセルトランジス
タのゲート領域に開口３５を持つレジストパターン３４
を形成する。そしてこのレジストパターン３４をマスク
として用いて、開口３５に露出したシリコン窒化膜２８
をエッチング除去する。

【００３０】続いてレジストパターン３４を除去した
後、図８(d) に示すように、シリコン窒化膜２８をマス
クとして、ＮＨ4 Ｆ液により開口３５に露出するシリコ
ン酸化膜２７をエッチング除去する。

【００３１】次に熱酸化を行い、図９(a) に示すよう
に、セルトランジスタ領域にトンネル酸化膜となるシリ
コン酸化膜２３を形成し、同時に選択ゲートトランジス
タ領域のシリコン窒化膜２８の表面に窒化酸化膜２９を
形成する。このとき、選択ゲートトランジスタのゲート
絶縁膜は、シリコン酸化膜（２０nm）／シリコン窒化膜
（１０nm）／窒化酸化膜（数nm）の酸化膜換算膜厚約２
５nmとなる。

【００３２】その後、図９(b) に示すように、第１層多
結晶シリコン膜２４0 を堆積し、さらに層間絶縁膜２５
を介して第２層多結晶シリコン２６0 を堆積する。ただ
し層間絶縁膜２５の形成前に、第１層多結晶シリコン膜
２４0 には、セルトランジスタの浮遊ゲートを分離する
ための開口を形成する。層間絶縁膜２５は図では一層で
示しているが、実際は、多結晶シリコンを酸化して得ら
れる酸化膜（１５nm）とＣＶＤシリコン窒化膜（１０n
m）、およびその表面を酸化して得られるシリコン窒化
酸化膜（３nm）の積層構造とする。

【００３３】その後通常の工程にしたがってこれらの二
層の多結晶シリコンをパターニングして、図９(c) に示
すように選択ゲートＭＯＳトランジスタのゲート電極３
０および、これと同じ構造のメモリセルの浮遊ゲート２
４と制御ゲート２６を形成し、さらにイオン注入を行っ
てソース，ドレイン拡散層３３を形成する。最後にＣＶ
Ｄ酸化膜を堆積し、コンタクト孔を開けてＡl 配線を形
成する。

【００３４】なお図８(c) の工程で形成されるレジスト
パターン３４の開口３５は、少なくともセルトランジス
タのトンネル酸化膜が形成されるゲート領域が露出する
ものであればよい。その具体的開口パターン例を図６の
レイアウト上で示すと、図１０〜図１２のようになる。
これらの図の斜線で囲まれた領域が開口３５である。図
１０は、各セルトランジスタ領域毎に開口３５を設けた
場合である。図１１は、セルトランジスタのソースを挟
んで隣接するセルトランジスタに共通に開口３５を設け
た場合である。これらでは開口３５が浮遊ゲート２４領
域をカバーしているが、浮遊ゲート２４はフィールド領
域にまで形成され、実際にトンネル酸化膜が形成される
領域はこれより小さいから、浮遊ゲート２４の幅より小
さい開口であってもよい。図１２はさらに、横方向に解
放した広い開口３５とした場合である。

【００３５】この実施例によれば、セルトランジスタの
浮遊ゲートと選択ゲートトランジスタのゲート電極を同
層として、その下のゲート絶縁膜構造を異なるものとし
たＥＥＰＲＯＭを、信頼性を損なう事なく簡単な工程で
製造することができる。

【００３６】図１３および図１４は、本発明をＮＡＮＤ
セル型ＥＥＰＲＯＭに適用した実施例のレイアウトとＡ
−Ａ′断面図である。ＮＡＮＤセルは、二つの選択ゲー
トトランジスタＳＧ1 ，ＳＧ2 の間に、この例では４個
のセルトランジスタＭＣ1 〜ＭＣ4 が、隣接するもの同
志でソース，ドレインを共用する形で直列接続されて構
成されている。

【００３７】セルトランジスタＭＣ1 〜ＭＣ4 および選
択ゲートトランジスタＳＧ1 ，ＳＧ2 のゲート構造は、
先の実施例のＮＯＲ型ＥＥＰＲＯＭと同様であり、した
がって先の実施例と対応する部分に同一符号を付して詳
細な説明は省略する。製造工程も、ＮＯＲ型ＥＥＰＲＯ
Ｍの場合と変わらない。

【００３８】この実施例のセルトランジスタ部の窒化膜
エッチングを行うためのレジストパターンの開口の開け
方を、図１０〜図１２に対応させて図１５〜図１７に示
す。図１５は、各セルトランジスタ領域毎に開口３５を
設けた場合である。図１６は、一つのＮＡＮＤセル内の
全セルトランジスタ領域に共通の開口３５を設けた場合
である。これらの図では開口３５が浮遊ゲート２４領域
をカバーしているが、先の実施例と同様に、浮遊ゲート
２４の幅より小さい開口であってもよい。図１７はさら
に、横方向に解放した広い開口３５とした場合である。

【００３９】図１８および図１９は、本発明をＭＮＯＳ
セルトランジスタを用いたＮＯＲ型ＥＥＰＲＯＭの実施
例である。図１８は隣接４ビット分のレイアウトであ
り、図１９(a) (b) (c) はそれぞれ、図１８のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。

【００４０】セルトランジスタＭＣとこれに直列接続さ
れる選択ゲートトランジスタＳＧが、それぞれｐ型シリ
コン基板４１の素子分離酸化膜４２により囲まれた領域
に形成されている。セルトランジスタＭＣのゲート絶縁
膜は５nmのトンネル酸化膜４３と、８nmのシリコン窒化
膜４４が積層され、更にその表面に数ｎｍの窒化酸化膜
４５が形成された、酸化膜換算膜厚約１１nmの複合膜で
あり、この上にゲート電極４６が形成されている。選択
ゲートトランジスタＳＧのゲート絶縁膜は、２５nmのシ
リコン酸化膜であり、この上にゲート電極４８が形成さ
れている。セルトランジスタＭＣのゲート電極４６と選
択ゲートトランジスタＳＧのゲート電極４８とは同層の
多結晶シリコンを用いて、図１８に示すように横方向に
連続的に形成されている。

【００４１】これらのゲート電極が形成された後、ゲー
ト電極をマスクとしたイオン注入によりソース，ドレイ
ン拡散層４９が形成され、更に全体がＣＶＤ酸化膜５０
でおおわれて、これにコンタクト孔が開けられてビット
線５１が形成されている。

【００４２】図２０および図２１は、この実施例のＥＥ
ＰＲＯＭの製造工程を、図１９(a)の断面について示し
たのである。図２０(a) に示すように、ｐ型シリコン基
板１１に１０nmの熱酸化膜９を形成した後、通常のフォ
トリソグラフィとイオン注入によって少なくともチャネ
ル領域にチャネルドープ層１０を形成する。ついで熱酸
化膜９をＮＨ4 Ｆ液によりエッチング除去した後、図１
９(b) に示すように、改めて全面に５nmのトンネル酸化
膜４３を形成し、さらにこの上にＣＶＤ法によって８nm
のシリコン窒化膜２８を堆積する。

【００４３】その後、通常のフォトリソグラフィ技術に
より、図１９(c) に示すように、各セルトランジスタの
ゲート領域を覆うようにレジストパターン５２を形成す
る。そしてこのレジストパターン５２をマスクとして用
いて、露出したシリコン窒化膜４４をエッチング除去す
る。

【００４４】続いてレジストパターン５２を除去した
後、図１９(d) に示すように、シリコン窒化膜４４を耐
酸化性マスクとして用いて熱酸化を行い、２５nmの選択
ゲートトランジスタのゲート酸化膜４７を形成する。こ
のとき同時にシリコン窒化膜４４の表面に数nmの窒化酸
化膜４５が形成される。

【００４５】その後、図２１(a) に示すように、多結晶
シリコン膜４６0 を堆積する。そしてこの多結晶シリコ
ン膜をパターニングして、図２１(b) に示すように、セ
ルトランジスタのゲート電極４６および選択ゲートトラ
ンジスタのゲート電極４８を形成する。その後イオン注
入を行ってソース，ドレイン拡散層４９を形成する。最
後にＣＶＤ酸化膜５０を堆積し、コンタクト孔を開けて
Ａl 配線５１を形成する。この実施例によっても、先の
実施例と同様の効果が得られる。

【００４６】以上の実施例においては、酸化膜エッチン
グに対する耐性を有するマスク材料膜としてシリコン窒
化膜を用いたが、他の材料例えば多結晶シリコン膜等を
用いることもできる。

【００４７】例えば図２２は、図１の実施例において、
シリコン窒化膜５に代って多結晶シリコン膜５′を用い
た構造を示す。図２３は同様に図６，図７の実施例おい
てシリコン窒化膜２８に代って多結晶シリコン膜２８′
を用いた構造である。

【００４８】またマスク材料膜であるシリコン窒化膜を
パターニングするレジストパターン例を、図１０〜図１
２や図１５〜図１７に示したが、マスク材料膜に何を用
いるかによってこれらのレジストパターンを選ぶことが
好ましい。もしマスク材料膜が疎水性であるとすると、
図１０或いは図１５に示すように各トランジスタ領域毎
に小さい開口３５を開けた時には、問題が生じる。それ
は、疎水性領域に囲まれた小さい面積の親水性領域が配
列形成された状態になると、これを表面処理した時に親
水性領域に処理液が残留し易く、これが信頼性上大きな
問題になる。この問題を回避するためには、図１２或い
は図１７に示すような解放パターンの開口を形成するこ
とが望ましい。その他本発明はその趣旨を逸脱しない範
囲で種々変形して実施することができる。

【００４９】

【発明の効果】以上述べたように本発明によれば、同じ
層のゲート電極下に異なる構造のゲート絶縁膜を持つＭ
ＯＳ型半導体素子を、簡単な工程でかつ高い信頼性をも
って集積形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の構造を示
す平面図と断面図。

【図２】同実施例の第１の製造工程前半を示す断面図。

【図３】同第１の製造工程後半を示す断面図。

【図４】別の第２の製造工程前半を示す断面図。

【図５】同第２の製造工程後半を示す断面図。

【図６】本発明をＮＯＲ型ＥＥＰＲＯＭに適用した実施
例のレイアウトを示す図。

【図７】同実施例の各部断面図。

【図８】同実施例の製造工程前半を示す断面図。

【図９】同製造工程後半を示す断面図。

【図１０】同実施例の窒化膜エッチングに用いるレジス
トパターン例を示す図。

【図１１】同実施例の窒化膜エッチングに用いる他のレ
ジストパターン例を示す図。

【図１２】同実施例の窒化膜エッチングに用いる他のレ
ジストパターン例を示す図。

【図１３】本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した
実施例のレイアウトを示す図。

【図１４】同実施例の断面図。

【図１５】同実施例の窒化膜エッチングに用いるレジス
トパターン例を示す図。

【図１６】同実施例の窒化膜エッチングに用いる他のレ
ジストパターン例を示す図。

【図１７】同実施例の窒化膜エッチングに用いる他のレ
ジストパターン例を示す図。

【図１８】本発明をＭＮＯＳ型セルトランジスタを用い
たＮＯＲ型ＥＥＰＲＯＭに適用した実施例のレイアウト
を示す図。

【図１９】同実施例の各部断面図。

【図２０】同実施例の製造工程前半を示す断面図。

【図２１】同製造工程後半を示す断面図。

【図２２】図１の実施例を変形した実施例の構造を示す
図。

【図２３】図６の実施例を変形した実施例の構造を示す
図。

【符号の説明】

Ｑ1 …第１のＭＯＳトランジスタ、 Ｑ2 …第２のＭＯＳトランジスタ、 １…ｐ型シリコン基板、 ２…素子分離絶縁膜、 ３…シリコン酸化膜、 ４…シリコン酸化膜、 ５…シリコン窒化膜（マスク材料膜）、 ６…シリコン酸化膜、 ７…ゲート電極、 ８…ソース，ドレイン拡散層、 ＭＣ…セルトランジスタ、 ＳＧ…選択ゲートトランジスタ、 ２１…ｐ型シリコン基板、 ２２…素子分離絶縁膜、 ２３…シリコン酸化膜（トンネル酸化膜）、 ２４…浮遊ゲート、 ４５…層間絶縁膜、 ２６…制御ゲート、 ２７…シリコン酸化膜、 ２８…シリコン窒化膜（マスク材料膜）、 ２９…シリコン酸化膜、 ３０…ゲート電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】ゲート絶縁膜構造が異なる第１，第２のＭ
   ＯＳ型半導体素子が集積形成された半導体装置であっ
   て、前記第１のＭＯＳ型半導体素子のゲート絶縁膜が酸
   化膜により構成され、前記第２のＭＯＳ型半導体素子の
   ゲート絶縁膜が第１の酸化膜、この酸化膜上に形成され
   た酸化膜エッチングに対して耐性を有するマイク材料
   膜、およびこのマスク材料膜表面に形成された第２の酸
   化膜の積層構造により構成されていることを特徴とする
   半導体装置。
2. 【請求項２】前記第１のＭＯＳ型半導体素子が浮遊ゲー
   ト構造の不揮発性メモリセルのセルトランジスタであ
   り、前記第２のＭＯＳ型半導体素子が前記セルトランジ
   スタに接続される選択ゲートトランジスタであることを
   特徴とする請求項１記載の半導体装置。
3. 【請求項３】ゲート絶縁膜構造が異なる第１，第２のＭ
   ＯＳ型半導体素子が集積形成された半導体装置の製造方
   法であって、 半導体基板に第１の酸化膜と、この上に酸化膜エッチン
   グに対して耐性を有するマスク材料膜を積層形成する工
   程と、 前記マスク材料膜をパターニングして少なくとも第１の
   ＭＯＳ型半導体素子のゲート領域に開口を形成する工程
   と、 熱酸化を行って前記開口部に前記第１のＭＯＳ型半導体
   素子のゲート絶縁膜となる酸化膜を形成すると同時に、
   前記マスク材料膜表面に第２の酸化膜を形成する工程
   と、 前記第１のＭＯＳ型半導体素子のゲート電極と、前記第
   １の酸化膜，マスク材料膜および第２の酸化膜からなる
   ゲート絶縁膜を持つ第２のＭＯＳ型半導体素子のゲート
   電極とを同時に形成する工程と、 前記ゲート電極をマスクとして前記基板に不純物をドー
   プして第１，第２のＭＯＳ型半導体素子のソース，ドレ
   イン拡散層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。