JP3293893B2 - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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-
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関するもので、特に不揮発性記憶装置に使用
されるものである。
製造方法に関するもので、特に不揮発性記憶装置に使用
されるものである。
【０００２】
【従来の技術】図２４は従来の半導体不揮性記憶装置を
示し、（ａ）は高耐圧系トランジスタであり、（ｂ）は
メモリセルトランジスタであり、（ｃ）は５Ｖ系トラン
ジスタである。（ｂ）のメモリセルトランジスタは浮遊
ゲート、制御ゲートの二層導電膜構造であり、上記浮遊
ゲートは第１の導電膜１４で、制御ゲートは第２の導電
膜１７で形成している。また、周辺の５Ｖ系トランジス
タのゲート電極は第２の導電膜１７にて形成している。
示し、（ａ）は高耐圧系トランジスタであり、（ｂ）は
メモリセルトランジスタであり、（ｃ）は５Ｖ系トラン
ジスタである。（ｂ）のメモリセルトランジスタは浮遊
ゲート、制御ゲートの二層導電膜構造であり、上記浮遊
ゲートは第１の導電膜１４で、制御ゲートは第２の導電
膜１７で形成している。また、周辺の５Ｖ系トランジス
タのゲート電極は第２の導電膜１７にて形成している。
【０００３】以降、電気的に書き換え可能な不揮性記憶
装置について述べると、図中の絶縁膜厚には次なる関係
がある。ＴOX1 （電荷注入／引き抜き領域又はトンネル
領域１５）＜ＴOX2 （５Ｖ系ゲート絶縁膜１８）＜Ｔ
OX3 （高耐圧系ゲート絶縁膜１３）。製法的にはまず半
導体基板１１上に高耐圧系ゲート絶縁膜１３を形成後、
通常の写真触刻技術を用いて上記のトンネル領域１５を
開孔して形成し、その後第１の導電膜１４を形成した
後、再び写真触刻によりセルスリットを入れ、次に５Ｖ
系領域の第１の導電膜、高耐圧系ゲート絶縁膜１３を順
次エッチングする。その後、５Ｖ系ゲート絶縁膜１８を
形成する。また、同時に浮遊ゲート上にも絶縁膜１６が
形成される。さらに、第２の導電膜１７を形成する。ま
た、図において、１２は半導体基板１１と逆導電型の拡
散層である。
装置について述べると、図中の絶縁膜厚には次なる関係
がある。ＴOX1 （電荷注入／引き抜き領域又はトンネル
領域１５）＜ＴOX2 （５Ｖ系ゲート絶縁膜１８）＜Ｔ
OX3 （高耐圧系ゲート絶縁膜１３）。製法的にはまず半
導体基板１１上に高耐圧系ゲート絶縁膜１３を形成後、
通常の写真触刻技術を用いて上記のトンネル領域１５を
開孔して形成し、その後第１の導電膜１４を形成した
後、再び写真触刻によりセルスリットを入れ、次に５Ｖ
系領域の第１の導電膜、高耐圧系ゲート絶縁膜１３を順
次エッチングする。その後、５Ｖ系ゲート絶縁膜１８を
形成する。また、同時に浮遊ゲート上にも絶縁膜１６が
形成される。さらに、第２の導電膜１７を形成する。ま
た、図において、１２は半導体基板１１と逆導電型の拡
散層である。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
た従来技術においては、電気的に書き換え可能な不揮発
性記憶装置（以降：ＥＥＰＲＯＭとする）と論理回路
（５Ｖ系）を同一基板に形成する為、前者が二層導電膜
ゲート構造であるのに対し、後者は単層の導電膜ゲート
であり、膜厚もＥＥＰＲＯＭ部で、浮遊ゲート−制御ゲ
ート間絶縁膜、高耐圧ゲート絶縁膜、トンネル絶縁膜の
３種類、５Ｖ系で１種類の計４種類構成しなければなら
ず、１チップ化の整合が悪くなっている。
た従来技術においては、電気的に書き換え可能な不揮発
性記憶装置（以降：ＥＥＰＲＯＭとする）と論理回路
（５Ｖ系）を同一基板に形成する為、前者が二層導電膜
ゲート構造であるのに対し、後者は単層の導電膜ゲート
であり、膜厚もＥＥＰＲＯＭ部で、浮遊ゲート−制御ゲ
ート間絶縁膜、高耐圧ゲート絶縁膜、トンネル絶縁膜の
３種類、５Ｖ系で１種類の計４種類構成しなければなら
ず、１チップ化の整合が悪くなっている。
【０００５】本発明の半導体不揮発性記憶装置の製造方
法はこのような課題に着目してなされたものであり、そ
の目的とするところは、高電圧の掛かる不揮発性記憶装
置と５Ｖ系の論理回路を整合良く１チップ化可能な半導
体不揮発性記憶装置の製造方法を提供することにある。
法はこのような課題に着目してなされたものであり、そ
の目的とするところは、高電圧の掛かる不揮発性記憶装
置と５Ｖ系の論理回路を整合良く１チップ化可能な半導
体不揮発性記憶装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明は、半導体不揮発性記憶装置の製造方
法であって、フィールド領域から素子活性領域を分離す
るために素子分離を行なう工程と、前記素子活性領域の
一部を写真蝕刻によりエッチングする工程と、写真蝕刻
を行なった部分にイオンを選択的に注入する工程と、第
１の高耐圧ゲート絶縁膜を形成する工程と、この第１の
高耐圧ゲート絶縁膜を犠牲絶縁膜として用いて論理領域
の不純物イオン注入を行なう工程と、写真蝕刻を用いて
論理領域の高耐圧ゲート酸化膜をエッチングする工程
と、当該エッチングした部分に第２のゲート絶縁膜を形
成する工程と、写真蝕刻を用いて前記第１の高耐圧ゲー
ト絶縁膜の一部をエッチングする工程と、当該エッチン
グした部分にトンネル絶縁膜を形成する工程と、第１の
ポリシリコン層を堆積する工程とを具備し、前記第１の
ポリシリコン層は単層構造であり、前記第１の高耐圧ゲ
ート絶縁膜、第２のゲート絶縁膜及びトンネル絶縁膜は
前記単層構造の第１のポリシリコン層の下部に形成され
ている。また、第２の発明は、半導体不揮発性記憶装置
の製造方法であって、半導体基板上に第１の膜厚さを有
する第１の高耐圧ゲート絶縁膜を形成する工程と、写真
蝕刻を用いて第１のフォトレジストで前記第１の高耐圧
ゲート絶縁膜の表面領域の第１の部分をマスクする工程
と、前記第１の高耐圧ゲート絶縁膜の第１の露出部を犠
牲絶縁膜として用いて前記半導体基板に不純物イオンを
注入する工程と、前記第１のフォトレジストを除去する
工程と、第２のフォトレジストを用いて前記第１の高耐
圧ゲート絶縁膜の表面領域の第２の部分をマスクする工
程と、前記第１の高耐圧ゲート絶縁膜の第２の露出部を
除去する工程と、前記第２のフォトレジストを除去する
工程と、第２の膜厚さを有する第２のゲート絶縁膜を形
成する工程と、第１のポリシリコン層を堆積する工程と
を具備し、前記第１のポリシリコン層は単層構造であ
り、前記第１の高耐圧ゲート絶縁膜及び前記第２のゲー
ト絶縁膜は前記単層構造の第１のポリシリコン層の下部
に形成されている。また、第３の発明は、半導体不揮発
性記憶装置の製造方法であって、半導体基板上に第１の
膜厚さを有する第１の高耐圧ゲート絶縁膜を形成する工
程と、写真蝕刻を用いて第１のフォトレジストで前記第
１の高耐圧ゲート絶縁膜の表面領域の一部をマスクする
工程と、前記第１の高耐圧ゲート絶縁膜の露出部を犠牲
絶縁膜として用いて前記半導体基板に不純物イオンを注
入する工程と、前記第１の高耐圧ゲート絶縁膜の露出部
を除去する工程と、前記第１のフォトレジストを除去す
る工程と、第２の膜厚さを有する第２のゲート絶縁膜を
形成する工程と、第２のフォトレジストで前記第２のゲ
ート絶縁膜の表面領域の一部をマスクする工程と、前記
第２のゲート絶縁膜の露出部を除去する工程と、第２の
フォトレジストを除去する工程と、第３の膜厚さを有す
るトンネル絶縁膜を形成する工程と、第１のポリシリコ
ン層を堆積する工程とを具備し、前記第１のポリシリコ
ン層は単層構造であり、前記第１の高耐圧ゲート絶縁
膜、第２のゲート絶縁膜及びトンネル絶縁膜は前記単層
構造の第１のポリシリコン層の下部に形成されている。
また、第４の発明は、第２の発明に係る半導体不揮発性
記憶装置の製造方法において、写真蝕刻を用いて、第３
のフォトレジストで前記第１の高耐圧ゲート絶縁膜の表
面領域の一部をマスクする工程と、前記第１の高耐圧ゲ
ート絶縁膜の露出部を除去する工程と、前記第３のフォ
トレジストを除去する工程と、第３膜厚さを有するトン
ネル絶縁膜を形成する工程とをさらに具備する。また、
第５の発明は、第１の発明に係る半導体不揮発性記憶装
置の製造方法において、前記第１のポリシリコン層内の
不純物を拡散させる工程と、写真蝕刻を用いて第２のフ
ォトレジストで前記第１のポリシリコン層の表面領域の
一部をマスクする工程と、前記第１のポリシリコン層の
露出部を除去する工程と、前記第２のフォトレジストを
除去する工程とをさらに具備する。また、第６の発明
は、第２の発明に係る半導体不揮発性記憶装置の製造方
法において、前記第１のポリシリコン層内に不純物を拡
散する工程と、写真蝕刻を用いて第３のフォトレジスト
で前記第１のポリシリコン層の表面領域の一部をマスク
する工程と、前記第１のポリシリコン層の露出部を除去
する工程と、前記第３のフォトレジストを除去する工程
とをさらに具備する。また、第７の発明は、第３の発明
に係る半導体不揮発性記憶装置の製造方法において、前
記第１のポリシリコン層内に不純物を拡散する工程と、
写真蝕刻を用いて第３のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、前
記第１のポリシリコン層の露出部を除去する工程と、前
記第３のフォトレジストを除去する工程とをさらに具備
する。また、第８の発明は、第４の発明に係る半導体不
揮発性記憶装置の製造方法において、前記第１のポリシ
リコン層内に不純物を拡散する工程と、写真蝕刻を用い
て第４のフォトレジストで前記第１のポリシリコン層の
表面領域の一部をマスクする工程と、前記第１のポリシ
リコン層の露出部を除去する工程と、前記第４のフォト
レジストを除去する工程とをさらに具備する。また、第
９の発明は、半導体不揮発性記憶装置の製造方法であっ
て、半導体基板上の第１の領域を前記半導体基板上の第
２の領域から分離するために素子分離を行う工程と、前
記第１及び第２の領域上に第１の高耐圧ゲート絶縁膜を
形成する工程と、前記第１の高耐圧ゲート絶縁膜を犠牲
絶縁膜として前記第２の領域内にイオンを選択的に注入
する工程と、写真蝕刻を用いて前記第２の領域から前記
第１の高耐圧ゲート絶縁膜を除去する工程と、前記半導
体基板の前記第２の領域上に第２のゲート絶縁膜を形成
する工程と、トンネル絶縁膜を形成するために写真蝕刻
を用いて前記第１の高耐圧ゲート絶縁膜の一部をエッチ
ングする工程と、前記第１の高耐圧ゲート絶縁膜、第２
のゲート絶縁膜及びトンネル絶縁膜上に第１のポリシリ
コン層を堆積する工程とを具備し、前記第１のポリシリ
コン層は単層構造であり、前記第１の高耐圧ゲート絶縁
膜、第２のゲート絶縁膜及びトンネル絶縁膜は前記単層
構造の第１のポリシリコン層の下部に形成されている。
また、第１０の発明は、第９の発明に係る半導体不揮発
性記憶装置の製造方法において、前記第１のポリシリコ
ン層内に不純物を拡散する工程と、写真蝕刻を用いて第
１のフォトレジストで前記第１のポリシリコン層の表面
領域の一部をマスクする工程と、前記第１のポリシリコ
ン層の露出部を除去する工程と、前記第１のフォトレジ
ストを除去する工程とをさらに具備する。また、第１１
の発明は、第１，３，４，５，７，８，９，１０のいず
れかに記載の半導体不揮発性記憶装置の製造方法におい
て、前記第２のゲート絶縁膜の下部には拡散層からなる
制御ゲートが設けられ、前記制御ゲートの拡散層と前記
第２のゲート絶縁膜とは同一の膜厚で形成されている。
また、第１２の発明は、第１，３，４，５，７，８，
９，１０のいずれかに記載の半導体不揮発性記憶装置の
製造方法において、前記第２のゲート絶縁膜の下部には
拡散層からなる制御ゲートが設けられ、前記トンネル絶
縁膜と前記第２のゲート絶縁膜とは同一の膜厚で形成さ
れている。また、第１３の発明は、第１〜１２のいずれ
かに記載の半導体不揮発性記憶装置の製造方法におい
て、前記第１の高耐圧ゲート絶縁膜に関して設けられた
第１の拡散層と、前記第２のゲート絶縁膜に関して設け
られた第２の拡散層と、前記トンネル絶縁膜に関して設
けられた第３の拡散層とをさらに有し、前記第１，第
２，第３の拡散層は、同一の層で形成されている。ま
た、第１４の発明に係る半導体不揮発性記憶装置は、半
導体基板と、上記半導体基板に関して形成された逆導電
型の拡散層上に形成された第１の高耐圧ゲート絶縁膜
と、この第１の高耐圧ゲート絶縁膜を犠牲絶縁膜とする
イオン注入により形成された第１の拡散層と、上記半導
体基板と上記第１の拡散層から素子分離領域により素子
分離された逆導電型の第２の拡散層上とに形成された第
２のゲート絶縁膜と、上記半導体基板から上記第１の高
耐圧ゲート絶縁膜及び上記第２のゲート絶縁膜を介して
設けられた浮遊ゲートとしての第１のポリシリコン層と
を具備し、上記第１の高耐圧ゲート絶縁膜は、上記半導
体基板と逆導電型の第１の拡散層上とに形成されてい
る。
めに、第１の発明は、半導体不揮発性記憶装置の製造方
法であって、フィールド領域から素子活性領域を分離す
るために素子分離を行なう工程と、前記素子活性領域の
一部を写真蝕刻によりエッチングする工程と、写真蝕刻
を行なった部分にイオンを選択的に注入する工程と、第
１の高耐圧ゲート絶縁膜を形成する工程と、この第１の
高耐圧ゲート絶縁膜を犠牲絶縁膜として用いて論理領域
の不純物イオン注入を行なう工程と、写真蝕刻を用いて
論理領域の高耐圧ゲート酸化膜をエッチングする工程
と、当該エッチングした部分に第２のゲート絶縁膜を形
成する工程と、写真蝕刻を用いて前記第１の高耐圧ゲー
ト絶縁膜の一部をエッチングする工程と、当該エッチン
グした部分にトンネル絶縁膜を形成する工程と、第１の
ポリシリコン層を堆積する工程とを具備し、前記第１の
ポリシリコン層は単層構造であり、前記第１の高耐圧ゲ
ート絶縁膜、第２のゲート絶縁膜及びトンネル絶縁膜は
前記単層構造の第１のポリシリコン層の下部に形成され
ている。また、第２の発明は、半導体不揮発性記憶装置
の製造方法であって、半導体基板上に第１の膜厚さを有
する第１の高耐圧ゲート絶縁膜を形成する工程と、写真
蝕刻を用いて第１のフォトレジストで前記第１の高耐圧
ゲート絶縁膜の表面領域の第１の部分をマスクする工程
と、前記第１の高耐圧ゲート絶縁膜の第１の露出部を犠
牲絶縁膜として用いて前記半導体基板に不純物イオンを
注入する工程と、前記第１のフォトレジストを除去する
工程と、第２のフォトレジストを用いて前記第１の高耐
圧ゲート絶縁膜の表面領域の第２の部分をマスクする工
程と、前記第１の高耐圧ゲート絶縁膜の第２の露出部を
除去する工程と、前記第２のフォトレジストを除去する
工程と、第２の膜厚さを有する第２のゲート絶縁膜を形
成する工程と、第１のポリシリコン層を堆積する工程と
を具備し、前記第１のポリシリコン層は単層構造であ
り、前記第１の高耐圧ゲート絶縁膜及び前記第２のゲー
ト絶縁膜は前記単層構造の第１のポリシリコン層の下部
に形成されている。また、第３の発明は、半導体不揮発
性記憶装置の製造方法であって、半導体基板上に第１の
膜厚さを有する第１の高耐圧ゲート絶縁膜を形成する工
程と、写真蝕刻を用いて第１のフォトレジストで前記第
１の高耐圧ゲート絶縁膜の表面領域の一部をマスクする
工程と、前記第１の高耐圧ゲート絶縁膜の露出部を犠牲
絶縁膜として用いて前記半導体基板に不純物イオンを注
入する工程と、前記第１の高耐圧ゲート絶縁膜の露出部
を除去する工程と、前記第１のフォトレジストを除去す
る工程と、第２の膜厚さを有する第２のゲート絶縁膜を
形成する工程と、第２のフォトレジストで前記第２のゲ
ート絶縁膜の表面領域の一部をマスクする工程と、前記
第２のゲート絶縁膜の露出部を除去する工程と、第２の
フォトレジストを除去する工程と、第３の膜厚さを有す
るトンネル絶縁膜を形成する工程と、第１のポリシリコ
ン層を堆積する工程とを具備し、前記第１のポリシリコ
ン層は単層構造であり、前記第１の高耐圧ゲート絶縁
膜、第２のゲート絶縁膜及びトンネル絶縁膜は前記単層
構造の第１のポリシリコン層の下部に形成されている。
また、第４の発明は、第２の発明に係る半導体不揮発性
記憶装置の製造方法において、写真蝕刻を用いて、第３
のフォトレジストで前記第１の高耐圧ゲート絶縁膜の表
面領域の一部をマスクする工程と、前記第１の高耐圧ゲ
ート絶縁膜の露出部を除去する工程と、前記第３のフォ
トレジストを除去する工程と、第３膜厚さを有するトン
ネル絶縁膜を形成する工程とをさらに具備する。また、
第５の発明は、第１の発明に係る半導体不揮発性記憶装
置の製造方法において、前記第１のポリシリコン層内の
不純物を拡散させる工程と、写真蝕刻を用いて第２のフ
ォトレジストで前記第１のポリシリコン層の表面領域の
一部をマスクする工程と、前記第１のポリシリコン層の
露出部を除去する工程と、前記第２のフォトレジストを
除去する工程とをさらに具備する。また、第６の発明
は、第２の発明に係る半導体不揮発性記憶装置の製造方
法において、前記第１のポリシリコン層内に不純物を拡
散する工程と、写真蝕刻を用いて第３のフォトレジスト
で前記第１のポリシリコン層の表面領域の一部をマスク
する工程と、前記第１のポリシリコン層の露出部を除去
する工程と、前記第３のフォトレジストを除去する工程
とをさらに具備する。また、第７の発明は、第３の発明
に係る半導体不揮発性記憶装置の製造方法において、前
記第１のポリシリコン層内に不純物を拡散する工程と、
写真蝕刻を用いて第３のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、前
記第１のポリシリコン層の露出部を除去する工程と、前
記第３のフォトレジストを除去する工程とをさらに具備
する。また、第８の発明は、第４の発明に係る半導体不
揮発性記憶装置の製造方法において、前記第１のポリシ
リコン層内に不純物を拡散する工程と、写真蝕刻を用い
て第４のフォトレジストで前記第１のポリシリコン層の
表面領域の一部をマスクする工程と、前記第１のポリシ
リコン層の露出部を除去する工程と、前記第４のフォト
レジストを除去する工程とをさらに具備する。また、第
９の発明は、半導体不揮発性記憶装置の製造方法であっ
て、半導体基板上の第１の領域を前記半導体基板上の第
２の領域から分離するために素子分離を行う工程と、前
記第１及び第２の領域上に第１の高耐圧ゲート絶縁膜を
形成する工程と、前記第１の高耐圧ゲート絶縁膜を犠牲
絶縁膜として前記第２の領域内にイオンを選択的に注入
する工程と、写真蝕刻を用いて前記第２の領域から前記
第１の高耐圧ゲート絶縁膜を除去する工程と、前記半導
体基板の前記第２の領域上に第２のゲート絶縁膜を形成
する工程と、トンネル絶縁膜を形成するために写真蝕刻
を用いて前記第１の高耐圧ゲート絶縁膜の一部をエッチ
ングする工程と、前記第１の高耐圧ゲート絶縁膜、第２
のゲート絶縁膜及びトンネル絶縁膜上に第１のポリシリ
コン層を堆積する工程とを具備し、前記第１のポリシリ
コン層は単層構造であり、前記第１の高耐圧ゲート絶縁
膜、第２のゲート絶縁膜及びトンネル絶縁膜は前記単層
構造の第１のポリシリコン層の下部に形成されている。
また、第１０の発明は、第９の発明に係る半導体不揮発
性記憶装置の製造方法において、前記第１のポリシリコ
ン層内に不純物を拡散する工程と、写真蝕刻を用いて第
１のフォトレジストで前記第１のポリシリコン層の表面
領域の一部をマスクする工程と、前記第１のポリシリコ
ン層の露出部を除去する工程と、前記第１のフォトレジ
ストを除去する工程とをさらに具備する。また、第１１
の発明は、第１，３，４，５，７，８，９，１０のいず
れかに記載の半導体不揮発性記憶装置の製造方法におい
て、前記第２のゲート絶縁膜の下部には拡散層からなる
制御ゲートが設けられ、前記制御ゲートの拡散層と前記
第２のゲート絶縁膜とは同一の膜厚で形成されている。
また、第１２の発明は、第１，３，４，５，７，８，
９，１０のいずれかに記載の半導体不揮発性記憶装置の
製造方法において、前記第２のゲート絶縁膜の下部には
拡散層からなる制御ゲートが設けられ、前記トンネル絶
縁膜と前記第２のゲート絶縁膜とは同一の膜厚で形成さ
れている。また、第１３の発明は、第１〜１２のいずれ
かに記載の半導体不揮発性記憶装置の製造方法におい
て、前記第１の高耐圧ゲート絶縁膜に関して設けられた
第１の拡散層と、前記第２のゲート絶縁膜に関して設け
られた第２の拡散層と、前記トンネル絶縁膜に関して設
けられた第３の拡散層とをさらに有し、前記第１，第
２，第３の拡散層は、同一の層で形成されている。ま
た、第１４の発明に係る半導体不揮発性記憶装置は、半
導体基板と、上記半導体基板に関して形成された逆導電
型の拡散層上に形成された第１の高耐圧ゲート絶縁膜
と、この第１の高耐圧ゲート絶縁膜を犠牲絶縁膜とする
イオン注入により形成された第１の拡散層と、上記半導
体基板と上記第１の拡散層から素子分離領域により素子
分離された逆導電型の第２の拡散層上とに形成された第
２のゲート絶縁膜と、上記半導体基板から上記第１の高
耐圧ゲート絶縁膜及び上記第２のゲート絶縁膜を介して
設けられた浮遊ゲートとしての第１のポリシリコン層と
を具備し、上記第１の高耐圧ゲート絶縁膜は、上記半導
体基板と逆導電型の第１の拡散層上とに形成されてい
る。
【０００７】また、本発明の半導体装置の製造方法は、
半導体基板上に、第１の膜厚を有する第１酸化膜を形成
する工程と、写真蝕刻法を用いて第１のフォトレジスト
で上記酸化膜表面領域の一部をマスクする工程と、露出
した当該酸化膜を剥離する工程と、第１のフォトレジス
トを剥離する工程と、第２の膜厚を有する第２酸化膜を
形成する工程とを具備する。
半導体基板上に、第１の膜厚を有する第１酸化膜を形成
する工程と、写真蝕刻法を用いて第１のフォトレジスト
で上記酸化膜表面領域の一部をマスクする工程と、露出
した当該酸化膜を剥離する工程と、第１のフォトレジス
トを剥離する工程と、第２の膜厚を有する第２酸化膜を
形成する工程とを具備する。
【０００８】
【作用】すなわち、本発明においては、電気的に浮遊状
態にある導電膜を一層とし、この導電膜下に厚さの異な
る少なくとも２種のゲ−ト酸化膜を形成するものであ
る。
態にある導電膜を一層とし、この導電膜下に厚さの異な
る少なくとも２種のゲ−ト酸化膜を形成するものであ
る。
【０００９】
【実施例】以下に、本発明の第１の実施例としての電気
的に書き換え可能な半導体不揮発性記憶装置（ＥＥＰＲ
ＯＭ）について述べる。
的に書き換え可能な半導体不揮発性記憶装置（ＥＥＰＲ
ＯＭ）について述べる。
【００１０】図において、図２はＥＥＰＲＯＭのパター
ン平面図である。また、図１はＥＥＰＲＯＭの構造断面
を示す図であり、図１（ａ）は図２のＸ−Ｘ′断面図で
あり、図１（ｂ）は図２のＹ−Ｙ′断面図である。
ン平面図である。また、図１はＥＥＰＲＯＭの構造断面
を示す図であり、図１（ａ）は図２のＸ−Ｘ′断面図で
あり、図１（ｂ）は図２のＹ−Ｙ′断面図である。
【００１１】図２に示すように、本実施例は実際のメモ
リセルとして実現可能な記憶トランジスタ１と選択トラ
ンジスタ２の計２つのトランジスタより構成した。この
うち記憶トランジスタ１は電子を浮遊ゲート３に蓄積／
欠乏させることによりトランジスタの閾値をエンハンス
メント（enhancement ）とデプリ−ション（depletion
）型に変化させる。上記２態の閾値を読み出す事でＬ
ＳＩとしての情報の有／無を判断することになる。一
方、選択トランジスタ２は選択されたセルと非選択され
たセルとの干渉を断ち切る為に使用されるもので、書き
換え及び読み出し時に起こる干渉をしゃ断する。さら
に、図２において、４はドレインコンタクト、５は選択
ゲ−ト、６はトンネル窓、７はソ−スコンタクト、８は
制御ゲ−トである。
リセルとして実現可能な記憶トランジスタ１と選択トラ
ンジスタ２の計２つのトランジスタより構成した。この
うち記憶トランジスタ１は電子を浮遊ゲート３に蓄積／
欠乏させることによりトランジスタの閾値をエンハンス
メント（enhancement ）とデプリ−ション（depletion
）型に変化させる。上記２態の閾値を読み出す事でＬ
ＳＩとしての情報の有／無を判断することになる。一
方、選択トランジスタ２は選択されたセルと非選択され
たセルとの干渉を断ち切る為に使用されるもので、書き
換え及び読み出し時に起こる干渉をしゃ断する。さら
に、図２において、４はドレインコンタクト、５は選択
ゲ−ト、６はトンネル窓、７はソ−スコンタクト、８は
制御ゲ−トである。
【００１２】本実施例の特徴は記憶トランジスタ１の構
造にあり、図１（ｂ）の構造断面図に示すように、第１
の導電性電極（浮遊ゲート）２４の下に３種類の異なる
絶縁膜、すなわち、高耐圧ゲート絶縁膜２３と５Ｖ系ゲ
ート絶縁膜２８とトンネル絶縁膜２７とが存在するよう
に形成する。ここで、膜厚において、高耐圧ゲート絶縁
膜２３＞５Ｖ系ゲート絶縁膜２８＞トンネル絶縁膜２７
なる関係がある。
造にあり、図１（ｂ）の構造断面図に示すように、第１
の導電性電極（浮遊ゲート）２４の下に３種類の異なる
絶縁膜、すなわち、高耐圧ゲート絶縁膜２３と５Ｖ系ゲ
ート絶縁膜２８とトンネル絶縁膜２７とが存在するよう
に形成する。ここで、膜厚において、高耐圧ゲート絶縁
膜２３＞５Ｖ系ゲート絶縁膜２８＞トンネル絶縁膜２７
なる関係がある。
【００１３】また、半導体基板２０と、その表面領域に
形成された逆導電型拡散層２２上には第１の絶縁膜とし
ての高耐圧系ゲ−ト酸化膜２３が形成された第１の領域
が存在し、当該拡散層２２と素子分離された半導体基板
２０と逆導電型の拡散層上には第２の絶縁膜としての５
Ｖ系ゲ−ト酸化膜２８が形成された第２領域とが存在す
る。第１の領域は電荷の注入・抽出領域とこれ以外の記
憶トランジスタのチャネル領域に大別でき、上記チャネ
ル領域は約４００オングストロ−ムの高耐圧系ゲ−ト酸
化膜２３、電荷の注入・抽出領域は約９０オングストロ
−ムのトンネル絶縁膜２７より構成され、第２の領域は
第１の領域で電荷の注入抽出を円滑に行う為の容量結合
比を得ている場所であり、約１５０オングストロ−ムの
５Ｖ系ゲート絶縁膜２８より構成されている。ここで電
荷の注入／抽出しやすさは容量結合比というパラメータ
によって定まり、簡単には第１の領域の容量Ｃ1 、第２
の領域の容量をＣ2 とすればＣ2 ／Ｃ1 にて算出され
る。ここで、２１はフィールド領域であり、２５は層間
絶縁膜であり、２６は金属配線である。
形成された逆導電型拡散層２２上には第１の絶縁膜とし
ての高耐圧系ゲ−ト酸化膜２３が形成された第１の領域
が存在し、当該拡散層２２と素子分離された半導体基板
２０と逆導電型の拡散層上には第２の絶縁膜としての５
Ｖ系ゲ−ト酸化膜２８が形成された第２領域とが存在す
る。第１の領域は電荷の注入・抽出領域とこれ以外の記
憶トランジスタのチャネル領域に大別でき、上記チャネ
ル領域は約４００オングストロ−ムの高耐圧系ゲ−ト酸
化膜２３、電荷の注入・抽出領域は約９０オングストロ
−ムのトンネル絶縁膜２７より構成され、第２の領域は
第１の領域で電荷の注入抽出を円滑に行う為の容量結合
比を得ている場所であり、約１５０オングストロ−ムの
５Ｖ系ゲート絶縁膜２８より構成されている。ここで電
荷の注入／抽出しやすさは容量結合比というパラメータ
によって定まり、簡単には第１の領域の容量Ｃ1 、第２
の領域の容量をＣ2 とすればＣ2 ／Ｃ1 にて算出され
る。ここで、２１はフィールド領域であり、２５は層間
絶縁膜であり、２６は金属配線である。
【００１４】図３（ａ），（ｂ），（ｃ）は記憶トラン
ジスタ１の書き込み／読み出し時のバイアス図を示すも
のであり、（ａ）は電子の注入状態、（ｂ）は電子の抽
出状態、（ｃ）は読み出し状態を示す。以下、選択トラ
ンジスタ２を抜きにしてその動作を説明する。
ジスタ１の書き込み／読み出し時のバイアス図を示すも
のであり、（ａ）は電子の注入状態、（ｂ）は電子の抽
出状態、（ｃ）は読み出し状態を示す。以下、選択トラ
ンジスタ２を抜きにしてその動作を説明する。
【００１５】まず、電子の注入はトンネル領域下拡散層
を０Ｖ、制御ゲートをＶPPにすることで、先の容量結合
比に基づきトンネル下拡散層より浮遊ゲートに電子が注
入される。又、電子抽出は、これと逆でトンネル下拡散
層にＶPP、制御ゲートに０Ｖを掛ける事で電子を浮遊ゲ
ートからトンネル下拡散層に引き抜く。さらに、読み出
しは、制御ゲートに０Ｖ、ソースに０Ｖ、ドレインに約
１Ｖを掛け、記憶トランジスタのチャネル電流を見て、
情報の有／無を判断する。尚、本実施例のソースライン
は２bit に１本、カラム方向に走っている。次に、図４
を参照して本実施例を実現する為の製造工程を説明す
る。 （ｉ） 通常の素子分離の後、第１のゲート酸化膜（高
耐圧ゲ−ト酸化膜）１４３を約３３０オングストロ−ム
の膜厚で形成する。 （ｉｉ） 通常の写真触刻技術を用いて５Ｖ系に載って
いる部分の酸化膜１４３をエッチングする。
を０Ｖ、制御ゲートをＶPPにすることで、先の容量結合
比に基づきトンネル下拡散層より浮遊ゲートに電子が注
入される。又、電子抽出は、これと逆でトンネル下拡散
層にＶPP、制御ゲートに０Ｖを掛ける事で電子を浮遊ゲ
ートからトンネル下拡散層に引き抜く。さらに、読み出
しは、制御ゲートに０Ｖ、ソースに０Ｖ、ドレインに約
１Ｖを掛け、記憶トランジスタのチャネル電流を見て、
情報の有／無を判断する。尚、本実施例のソースライン
は２bit に１本、カラム方向に走っている。次に、図４
を参照して本実施例を実現する為の製造工程を説明す
る。 （ｉ） 通常の素子分離の後、第１のゲート酸化膜（高
耐圧ゲ−ト酸化膜）１４３を約３３０オングストロ−ム
の膜厚で形成する。 （ｉｉ） 通常の写真触刻技術を用いて５Ｖ系に載って
いる部分の酸化膜１４３をエッチングする。
【００１６】（ｉｉｉ） 次に、以下の（ｉｖ）で行な
われる極薄酸化とを加え５Ｖ系酸化膜が計１５０オング
ストロ−ムになるように、５Ｖ系第１絶縁膜１４５とし
て約１１０オングストロ−ム形成する。
われる極薄酸化とを加え５Ｖ系酸化膜が計１５０オング
ストロ−ムになるように、５Ｖ系第１絶縁膜１４５とし
て約１１０オングストロ−ム形成する。
【００１７】（ｉｖ） 通常の写真触刻技術を用いてト
ンネル窓を開孔した後、トンネル酸化膜１４６を９０オ
ングストロ−ム形成する。この際、上記５Ｖ系ロジック
ゲートには１５０オングストロ−ムの酸化膜１４７が、
かつ、上記高耐圧系酸化膜が４００オングストローム成
長する。更に第１の導電膜を堆積し、 （ｖ） 再び通常の写真触刻技術を用いて１度のパター
ニングにて高耐圧系（セルを含む）５Ｖ系の各種トラン
ジスタのパターニングを行う。 ここで、１４１は半導体基板、１４２はフィールド領
域、１４４はレジスト、１４８は第１の導電膜である。
ンネル窓を開孔した後、トンネル酸化膜１４６を９０オ
ングストロ−ム形成する。この際、上記５Ｖ系ロジック
ゲートには１５０オングストロ−ムの酸化膜１４７が、
かつ、上記高耐圧系酸化膜が４００オングストローム成
長する。更に第１の導電膜を堆積し、 （ｖ） 再び通常の写真触刻技術を用いて１度のパター
ニングにて高耐圧系（セルを含む）５Ｖ系の各種トラン
ジスタのパターニングを行う。 ここで、１４１は半導体基板、１４２はフィールド領
域、１４４はレジスト、１４８は第１の導電膜である。
【００１８】上記の工程を以下にさらに詳細に説明す
る。ここでは、図８に示すように、ロジックトランジス
タと高耐圧トランジスタを含む１層ポリシリコン構造の
セル（：以下、１ポリ型セルと称す）を混載した断面図
を用いる。同図において、Ａはロジック領域、Ｂは高耐
圧領域、Ｃはセル領域を表す。ロジックトランジスタと
１ポリ型セルを混載するには、第１多結晶シリコン層下
に３種類の膜厚を有する酸化膜が存在することが特徴と
なっている（図８）。この構造を形成する方法について
図９〜図１６を用い説明する。
る。ここでは、図８に示すように、ロジックトランジス
タと高耐圧トランジスタを含む１層ポリシリコン構造の
セル（：以下、１ポリ型セルと称す）を混載した断面図
を用いる。同図において、Ａはロジック領域、Ｂは高耐
圧領域、Ｃはセル領域を表す。ロジックトランジスタと
１ポリ型セルを混載するには、第１多結晶シリコン層下
に３種類の膜厚を有する酸化膜が存在することが特徴と
なっている（図８）。この構造を形成する方法について
図９〜図１６を用い説明する。
【００１９】まず、半導体基板２２２上に局所酸化法を
用いて素子分離酸化膜２２１を形成し素子領域を電気的
に分離する（図９）。次に、熱酸化法を用いて第１犠牲
酸化膜２３１を形成し、高耐圧領域の不純物イオンイン
プランテーションを行う領域２３３以外を写真蝕刻法を
用いてフォトレジスト２３２でマスクし、露出した領域
に不純物イオンインプランテーションを行う（図１
０）。そして、不純物イオンインプランテーションによ
りダメージのあった第１犠牲酸化膜を例えばウェットで
全面剥離し、高耐圧領域に第１の膜厚を有する第１酸化
膜２４１を熱酸化法を用いて形成する（図１１）。そし
て、写真蝕刻法を用いてフォトレジストでロジック領域
以外をマスクし、露出したロジック領域の第１酸化膜を
例えばウェットで剥離する（図１２）。次に熱酸化法を
用いて第２犠牲酸化膜２６２を形成し、ロジック領域の
不純物イオンインプランテーションを行う領域２６３以
外を写真蝕刻法を用いてフォトレジスト２６１でマスク
し、露出した領域の不純物イオンインプランテーション
を行う（図１３）。そして、不純物イオンインプランテ
ーションによりダメージのあったロジック領域の第２犠
牲酸化膜を、写真蝕刻法を用いてフォトレジストで高耐
圧領域をマスクし、露出した領域の第２犠牲酸化膜を例
えばウェットで剥離し、第２の膜厚を有する第２酸化膜
２７１を熱酸化法を用いて形成する（図１４）。次に写
真蝕刻法を用いてフォトレジストでセル領域のトンネル
部以外をマスクし、露出したトンネル部を例えばウェッ
トで剥離し、第３の膜厚を有する第３酸化膜２８１を熱
酸化法を用いて形成する（図１５）。次に電極となる第
１多結晶シリコン層２９１を化学的気相成長法を用いて
堆積後、不純物を拡散し、写真蝕刻法を用いてフォトレ
ジストで第１多結晶シリコン層の一部をマスクし、露出
した領域をＲＩＥ法を用いてパターニングを行う（図１
６）。以下に、上記の工程をさらに改善した実施例を、
１ポリ型セルとロジックトランジスタを混載した時の断
面図を用いて説明する。
用いて素子分離酸化膜２２１を形成し素子領域を電気的
に分離する（図９）。次に、熱酸化法を用いて第１犠牲
酸化膜２３１を形成し、高耐圧領域の不純物イオンイン
プランテーションを行う領域２３３以外を写真蝕刻法を
用いてフォトレジスト２３２でマスクし、露出した領域
に不純物イオンインプランテーションを行う（図１
０）。そして、不純物イオンインプランテーションによ
りダメージのあった第１犠牲酸化膜を例えばウェットで
全面剥離し、高耐圧領域に第１の膜厚を有する第１酸化
膜２４１を熱酸化法を用いて形成する（図１１）。そし
て、写真蝕刻法を用いてフォトレジストでロジック領域
以外をマスクし、露出したロジック領域の第１酸化膜を
例えばウェットで剥離する（図１２）。次に熱酸化法を
用いて第２犠牲酸化膜２６２を形成し、ロジック領域の
不純物イオンインプランテーションを行う領域２６３以
外を写真蝕刻法を用いてフォトレジスト２６１でマスク
し、露出した領域の不純物イオンインプランテーション
を行う（図１３）。そして、不純物イオンインプランテ
ーションによりダメージのあったロジック領域の第２犠
牲酸化膜を、写真蝕刻法を用いてフォトレジストで高耐
圧領域をマスクし、露出した領域の第２犠牲酸化膜を例
えばウェットで剥離し、第２の膜厚を有する第２酸化膜
２７１を熱酸化法を用いて形成する（図１４）。次に写
真蝕刻法を用いてフォトレジストでセル領域のトンネル
部以外をマスクし、露出したトンネル部を例えばウェッ
トで剥離し、第３の膜厚を有する第３酸化膜２８１を熱
酸化法を用いて形成する（図１５）。次に電極となる第
１多結晶シリコン層２９１を化学的気相成長法を用いて
堆積後、不純物を拡散し、写真蝕刻法を用いてフォトレ
ジストで第１多結晶シリコン層の一部をマスクし、露出
した領域をＲＩＥ法を用いてパターニングを行う（図１
６）。以下に、上記の工程をさらに改善した実施例を、
１ポリ型セルとロジックトランジスタを混載した時の断
面図を用いて説明する。
【００２０】図１７において、Ａはロジック領域、Ｂは
高耐圧領域、Ｃはセル領域を表す。ロジックトランジス
タと１ポリ型セルを混載するには、第１ポリシリコン層
下に３種類の膜厚を有する酸化膜が存在することが特徴
となっている。この構造を形成する方法について図１７
〜図２３を用い説明する。
高耐圧領域、Ｃはセル領域を表す。ロジックトランジス
タと１ポリ型セルを混載するには、第１ポリシリコン層
下に３種類の膜厚を有する酸化膜が存在することが特徴
となっている。この構造を形成する方法について図１７
〜図２３を用い説明する。
【００２１】まず、半導体基板３０２上に局所酸化法を
用いて素子分離酸化膜３０１を形成し素子領域を電気的
に分離する（図１７）。次に、熱酸化法を用いて第１犠
牲酸化膜を形成し、高耐圧領域の不純物イオンインプラ
ンテーションを行う領域３１３以外を写真蝕刻法を用い
てフォトレジスト３１２でマスクし、露出した領域に不
純物イオンインプランテーションを行う（図１８）。そ
して、不純物イオンインプランテーションによりダメー
ジのあった第１犠牲酸化膜を例えばウェットで全面剥離
し、第１の膜厚を有する第１酸化膜３２１を熱酸化法を
用いて形成する（図１９）。
用いて素子分離酸化膜３０１を形成し素子領域を電気的
に分離する（図１７）。次に、熱酸化法を用いて第１犠
牲酸化膜を形成し、高耐圧領域の不純物イオンインプラ
ンテーションを行う領域３１３以外を写真蝕刻法を用い
てフォトレジスト３１２でマスクし、露出した領域に不
純物イオンインプランテーションを行う（図１８）。そ
して、不純物イオンインプランテーションによりダメー
ジのあった第１犠牲酸化膜を例えばウェットで全面剥離
し、第１の膜厚を有する第１酸化膜３２１を熱酸化法を
用いて形成する（図１９）。
【００２２】そして、写真蝕刻法を用いてフォトレジス
ト３３２でロジック領域の不純物イオンインプランテー
ション領域３３１以外をマスクし、露出した領域の第１
酸化膜をロジック領域の犠牲酸化膜として、不純物イオ
ンインプランテーションを行う（図２０）。そして、写
真蝕刻法を用いてフォトレジストでロジック領域以外を
マスクし、露出した第１酸化膜を例えばウェットで剥離
後、第２の膜厚を有する第２酸化膜３４１を熱酸化膜法
を用いて形成する（図２１）。
ト３３２でロジック領域の不純物イオンインプランテー
ション領域３３１以外をマスクし、露出した領域の第１
酸化膜をロジック領域の犠牲酸化膜として、不純物イオ
ンインプランテーションを行う（図２０）。そして、写
真蝕刻法を用いてフォトレジストでロジック領域以外を
マスクし、露出した第１酸化膜を例えばウェットで剥離
後、第２の膜厚を有する第２酸化膜３４１を熱酸化膜法
を用いて形成する（図２１）。
【００２３】次に写真蝕刻法を用いてフォトレジストで
セル領域のトンネル部以外をマスクし、露出したトンネ
ル部を例えばウェットで剥離し、第３の膜厚を有する第
３酸化膜３５１を熱酸化法を用いて形成する（図２
２）。次に電極となる第１多結晶シリコン層３６１を化
学的気相成長法を用いて堆積後、不純物を拡散し、写真
蝕刻法を用いてフォトレジストで第１多結晶シリコン層
の一部をマスクし、露出した領域をＲＩＥ法を用いてパ
ターニングを行う（図２３）。これで、より少ない工程
で第１多結晶シリコン層下に３種類の膜厚を有する酸化
膜が形成される。上記の実施例によれば、従来、ゲート
及びトランジスタパターン形成に４度の写真触刻を行っ
ていたのに対し、３度の写真触刻で実現できるようにな
った。さらに、容量結合比を上げる為にＣ2 を酸化膜／
窒化膜／酸化膜（以降ＯＮＯ）の三層構造をはじめとす
る高誘電体材料を使用しても構わない。
セル領域のトンネル部以外をマスクし、露出したトンネ
ル部を例えばウェットで剥離し、第３の膜厚を有する第
３酸化膜３５１を熱酸化法を用いて形成する（図２
２）。次に電極となる第１多結晶シリコン層３６１を化
学的気相成長法を用いて堆積後、不純物を拡散し、写真
蝕刻法を用いてフォトレジストで第１多結晶シリコン層
の一部をマスクし、露出した領域をＲＩＥ法を用いてパ
ターニングを行う（図２３）。これで、より少ない工程
で第１多結晶シリコン層下に３種類の膜厚を有する酸化
膜が形成される。上記の実施例によれば、従来、ゲート
及びトランジスタパターン形成に４度の写真触刻を行っ
ていたのに対し、３度の写真触刻で実現できるようにな
った。さらに、容量結合比を上げる為にＣ2 を酸化膜／
窒化膜／酸化膜（以降ＯＮＯ）の三層構造をはじめとす
る高誘電体材料を使用しても構わない。
【００２４】又、電荷の注入／引き抜き領域の絶縁膜に
ＯＮＯを使用し、書き換え回数の向上を期待することも
できるし、当該絶縁膜に窒化酸化膜（最初に酸化膜を形
成しておき、その後少なくとも窒素原子の入ったガスで
熱処理して作る）を使用し、同様の効果を期待すること
もできる。以下に、図５を参照して本発明の第２の実施
例を説明する。
ＯＮＯを使用し、書き換え回数の向上を期待することも
できるし、当該絶縁膜に窒化酸化膜（最初に酸化膜を形
成しておき、その後少なくとも窒素原子の入ったガスで
熱処理して作る）を使用し、同様の効果を期待すること
もできる。以下に、図５を参照して本発明の第２の実施
例を説明する。
【００２５】これは、同一半導体基板３１にＥＥＰＲＯ
Ｍ、ＯＴＰＲＯＭ（One-Time-PROMの略であり、たった
一度だけ書き込み可能なＲＯＭを意味する）とＬＯＧＩ
Ｃを形成し、第１のポリシリコン膜迄でゲート電極を形
成した実施例である。図は動作説明を第１に考えたもの
であり、今回その説明に必要としないものは図より削除
している。
Ｍ、ＯＴＰＲＯＭ（One-Time-PROMの略であり、たった
一度だけ書き込み可能なＲＯＭを意味する）とＬＯＧＩ
Ｃを形成し、第１のポリシリコン膜迄でゲート電極を形
成した実施例である。図は動作説明を第１に考えたもの
であり、今回その説明に必要としないものは図より削除
している。
【００２６】ＥＥＰＲＯＭ部は領域ＡとＢに分かれる。
このうち領域Ａは電荷の注入及び引き抜き領域である。
一方、領域Ｂは領域Ａで電荷の注入・引き抜きをつかさ
どる容量を持つ領域である。ゲート酸化膜は高耐圧ゲー
ト酸化膜３６（４００オングストローム）、トンネル酸
化膜３７（９０オングストローム）、ゲート酸化膜３８
（１５０オングストローム）の３種より構成されてい
る。以下に書き込みの動作説明をする。
このうち領域Ａは電荷の注入及び引き抜き領域である。
一方、領域Ｂは領域Ａで電荷の注入・引き抜きをつかさ
どる容量を持つ領域である。ゲート酸化膜は高耐圧ゲー
ト酸化膜３６（４００オングストローム）、トンネル酸
化膜３７（９０オングストローム）、ゲート酸化膜３８
（１５０オングストローム）の３種より構成されてい
る。以下に書き込みの動作説明をする。
【００２７】まず浮遊ゲート３９への電子注入は領域Ａ
のＮ型拡散層３４及び基板３１を０Ｖ、領域ＢのＮ型拡
散層である制御ゲート３４をＶPP1 （書き込みを行う為
に掛ける高電圧、この場合１６Ｖ）にバイアスする。す
ると、領域ＡのＮ型拡散層から電子が浮遊ゲートへトン
ネル酸化膜を通過し注入される。一方、電子放出は領域
Ｂの制御ゲートを０Ｖ、領域ＡのＮ型拡散層をＶPP1 に
バイアスする事で、浮遊ゲート中の電子が基板に放出さ
れる。ＯＴＰＲＯＭ領域は、高耐圧系酸化膜３６及び薄
い酸化膜３７より構成される。
のＮ型拡散層３４及び基板３１を０Ｖ、領域ＢのＮ型拡
散層である制御ゲート３４をＶPP1 （書き込みを行う為
に掛ける高電圧、この場合１６Ｖ）にバイアスする。す
ると、領域ＡのＮ型拡散層から電子が浮遊ゲートへトン
ネル酸化膜を通過し注入される。一方、電子放出は領域
Ｂの制御ゲートを０Ｖ、領域ＡのＮ型拡散層をＶPP1 に
バイアスする事で、浮遊ゲート中の電子が基板に放出さ
れる。ＯＴＰＲＯＭ領域は、高耐圧系酸化膜３６及び薄
い酸化膜３７より構成される。
【００２８】書き込みは拡散層３５にＶPP2 （１２．５
Ｖ）、濃度の高いＮ型にド−プされたポリシリコン膜を
０Ｖにバイアスし、その間にある薄い酸化膜３７を絶縁
破壊させて行う。絶縁破壊が起こると電極３９と拡散層
３５が導通状態になる。セル間はwellによって分離され
ている。ロジックはＮ型及びＰ型とも各々独立したwell
内に形成されている。ゲート酸化膜３８は１５０オング
ストロ−ムであり、更にその上にポリシリコン膜がゲー
ト電極として形成されている。ここで、３２はＮ型wel
l、３３はＰ型wellである。
Ｖ）、濃度の高いＮ型にド−プされたポリシリコン膜を
０Ｖにバイアスし、その間にある薄い酸化膜３７を絶縁
破壊させて行う。絶縁破壊が起こると電極３９と拡散層
３５が導通状態になる。セル間はwellによって分離され
ている。ロジックはＮ型及びＰ型とも各々独立したwell
内に形成されている。ゲート酸化膜３８は１５０オング
ストロ−ムであり、更にその上にポリシリコン膜がゲー
ト電極として形成されている。ここで、３２はＮ型wel
l、３３はＰ型wellである。
【００２９】本発明の第３の実施例を図６に示す。基本
的に第２の実施例と異なる点は各装置で使用する膜厚を
一部変更した事である。まず、ＥＥＰＲＯＭは領域Ｂの
酸化膜厚を１５０オングストロ−ムから４００オングス
トロ−ムとした。領域Ａは第１の実施例と同じである。
このように領域Ｂの膜厚を増加させる事は容量結合比
（おおよそ領域Ｂの酸化膜容量／領域Ａの酸化膜容量の
式で表わされ、この値が大きいと書き込み効率が上
る。）を落とす事になる為、上記式よりの書き込み効率
の低下が懸念される。しかしながら、領域Ｂの厚膜化が
信頼性向上に必要であれば領域Ｂの容量結合比は約２．
６倍の面積を確保すれば、以前と同様な値を得ることが
でき、しかも高信頼性を同時に満たす事ができるように
なる。
的に第２の実施例と異なる点は各装置で使用する膜厚を
一部変更した事である。まず、ＥＥＰＲＯＭは領域Ｂの
酸化膜厚を１５０オングストロ−ムから４００オングス
トロ−ムとした。領域Ａは第１の実施例と同じである。
このように領域Ｂの膜厚を増加させる事は容量結合比
（おおよそ領域Ｂの酸化膜容量／領域Ａの酸化膜容量の
式で表わされ、この値が大きいと書き込み効率が上
る。）を落とす事になる為、上記式よりの書き込み効率
の低下が懸念される。しかしながら、領域Ｂの厚膜化が
信頼性向上に必要であれば領域Ｂの容量結合比は約２．
６倍の面積を確保すれば、以前と同様な値を得ることが
でき、しかも高信頼性を同時に満たす事ができるように
なる。
【００３０】同図においてＯＴＰＲＯＭは使用していた
２種類の酸化膜（９０、４００オングストロ−ム）を１
５０オングストロ−ムの１種類の平面酸化膜とした例を
示しており、ＬＯＧＩＣ領域は第２の実施例と全く同じ
である。
２種類の酸化膜（９０、４００オングストロ−ム）を１
５０オングストロ−ムの１種類の平面酸化膜とした例を
示しており、ＬＯＧＩＣ領域は第２の実施例と全く同じ
である。
【００３１】以上の様に本実施例においては、半導体基
板と第１のポリシリコン膜に介された酸化膜は９０、１
５０、４００オングストロ−ムの３種類であれば、自由
自在に構成できる。これは、将来的な膜厚の薄膜化があ
っても柔軟に対応できるというメリットもある。尚、本
ＬＳＩの電源はＶCC＝５Ｖ、ＶPP＝１２．５Ｖ（ＯＴＰ
ＲＯＭ系）の２電源方式とＶCC＝５Ｖのみの単一電源が
考えられる。前者の場合、ＥＰＲＯＭとピンコンパチブ
ルとすることができ、１２．５ＶはＯＴＰＲＯＭのみに
使用し、ＥＥＰＲＯＭで使用のＶPP1 はＶCC＝５Ｖの内
部昇圧、ロジックはＶCCを使う。後者はＯＴＰＲＯＭの
破壊がＶCC＝５Ｖからの内部昇圧で可能であれば適用さ
れる。
板と第１のポリシリコン膜に介された酸化膜は９０、１
５０、４００オングストロ−ムの３種類であれば、自由
自在に構成できる。これは、将来的な膜厚の薄膜化があ
っても柔軟に対応できるというメリットもある。尚、本
ＬＳＩの電源はＶCC＝５Ｖ、ＶPP＝１２．５Ｖ（ＯＴＰ
ＲＯＭ系）の２電源方式とＶCC＝５Ｖのみの単一電源が
考えられる。前者の場合、ＥＰＲＯＭとピンコンパチブ
ルとすることができ、１２．５ＶはＯＴＰＲＯＭのみに
使用し、ＥＥＰＲＯＭで使用のＶPP1 はＶCC＝５Ｖの内
部昇圧、ロジックはＶCCを使う。後者はＯＴＰＲＯＭの
破壊がＶCC＝５Ｖからの内部昇圧で可能であれば適用さ
れる。
【００３２】ここで、４１はＰ型半導体基板、４２はＮ
型well、４３はＰ型well、４４はＮ型拡散層、４５はＰ
型拡散層、４６は高耐圧系ゲート酸化膜、４７は極薄ゲ
ート酸化膜、４８はゲート酸化膜、４９は第１の多結晶
シリコン膜である。次に、上記構造を実現する為の製造
工程を第４の実施例として図７に示す。
型well、４３はＰ型well、４４はＮ型拡散層、４５はＰ
型拡散層、４６は高耐圧系ゲート酸化膜、４７は極薄ゲ
ート酸化膜、４８はゲート酸化膜、４９は第１の多結晶
シリコン膜である。次に、上記構造を実現する為の製造
工程を第４の実施例として図７に示す。
【００３３】ｉ） 通常の素子分離によりフィールド酸
化膜５２を形成して半導体基板５１の表面領域をＥＥＰ
ＲＯＭ、ＯＴＰＲＯＭ、ＬＯＧＩＣの領域に分けた後、
熱酸化法により約１００オングストロ−ムの酸化膜５３
を成長させる。その後、レジスト５５を塗布する。さら
に、通常の写真触刻を用いてＥＥＰＲＯＭ部Ｎ型不純物
領域５４となる領域をエッチングする。さらに、酸化膜
５３を通してイオンインプランテーション法によりＥＥ
ＰＲＯＭ部Ｎ型不純物領域５４を形成する。引き続き、
９５０℃の窒素雰囲気にて熱処理を行う。
化膜５２を形成して半導体基板５１の表面領域をＥＥＰ
ＲＯＭ、ＯＴＰＲＯＭ、ＬＯＧＩＣの領域に分けた後、
熱酸化法により約１００オングストロ−ムの酸化膜５３
を成長させる。その後、レジスト５５を塗布する。さら
に、通常の写真触刻を用いてＥＥＰＲＯＭ部Ｎ型不純物
領域５４となる領域をエッチングする。さらに、酸化膜
５３を通してイオンインプランテーション法によりＥＥ
ＰＲＯＭ部Ｎ型不純物領域５４を形成する。引き続き、
９５０℃の窒素雰囲気にて熱処理を行う。
【００３４】ｉｉ） 上記１００オングストロ−ムの酸
化膜５３をフッ化アンモニウム溶液にて剥離し、再び熱
酸化法により、約３３０オングストロ−ムの酸化膜を成
長させ、引き続いて通常の写真触刻法により、ＬＯＧＩ
Ｃ領域に積層されている３３０オングストロ−ムの酸化
膜を再びフッ化アンモニウム溶液にて剥離する。引き続
いてＬＯＧＩＣ領域に１１０オングストロ−ムの酸化膜
を形成する。この時はじめから３５０オングストロ−ム
の酸化膜のあいた箇所は４００オングストロ−ムの高耐
圧系ゲ−ト酸化膜５６になる。
化膜５３をフッ化アンモニウム溶液にて剥離し、再び熱
酸化法により、約３３０オングストロ−ムの酸化膜を成
長させ、引き続いて通常の写真触刻法により、ＬＯＧＩ
Ｃ領域に積層されている３３０オングストロ−ムの酸化
膜を再びフッ化アンモニウム溶液にて剥離する。引き続
いてＬＯＧＩＣ領域に１１０オングストロ−ムの酸化膜
を形成する。この時はじめから３５０オングストロ−ム
の酸化膜のあいた箇所は４００オングストロ−ムの高耐
圧系ゲ−ト酸化膜５６になる。
【００３５】ｉｉｉ） 次に再び写真触刻により今度は
ＥＥＰＲＯＭ及びＯＴＰＲＯＭ領域の極薄領域５７をフ
ッ化アンモニウム溶液で剥離し、引き続いて９０オング
ストロ−ムの酸化膜を上記領域に形成する。この様に上
記３回の酸化により、最終膜厚４００、１５０、９０オ
ングストロ−ムの３種の膜、高耐圧系ゲ−ト酸化膜５
６、ロジックゲ−ト酸化膜５８、極薄酸化膜５７が積層
形成できる。引き続いて第１のポリシリコン膜５９を堆
積させ、続いてこのポリシリコン膜５９のパターニング
を行う。 ｉｖ） 次にトランジスタのソース及びドレインに相当
するＮ型及びＰ型の拡散層を高濃度のイオンインプラン
テーションにより形成する（図示せず）。以下、通常の
ＣＭＯＳ製造工程にて第４の実施例が実現される。
ＥＥＰＲＯＭ及びＯＴＰＲＯＭ領域の極薄領域５７をフ
ッ化アンモニウム溶液で剥離し、引き続いて９０オング
ストロ−ムの酸化膜を上記領域に形成する。この様に上
記３回の酸化により、最終膜厚４００、１５０、９０オ
ングストロ−ムの３種の膜、高耐圧系ゲ−ト酸化膜５
６、ロジックゲ−ト酸化膜５８、極薄酸化膜５７が積層
形成できる。引き続いて第１のポリシリコン膜５９を堆
積させ、続いてこのポリシリコン膜５９のパターニング
を行う。 ｉｖ） 次にトランジスタのソース及びドレインに相当
するＮ型及びＰ型の拡散層を高濃度のイオンインプラン
テーションにより形成する（図示せず）。以下、通常の
ＣＭＯＳ製造工程にて第４の実施例が実現される。
【００３６】以上、本発明の実施例を説明したが、本発
明は、この実施例に限定されるものではない。例えば、
実施例では１ポリ型セルとロジックトランジスタを混載
したプロセスを説明したが、これが、第１多結晶シリコ
ン層下に複数の膜厚を有する構造であればよい。また、
本実施例では、酸化膜を熱酸化法を用いて形成している
が、これを化学的気相成長法を用いても構わない。
明は、この実施例に限定されるものではない。例えば、
実施例では１ポリ型セルとロジックトランジスタを混載
したプロセスを説明したが、これが、第１多結晶シリコ
ン層下に複数の膜厚を有する構造であればよい。また、
本実施例では、酸化膜を熱酸化法を用いて形成している
が、これを化学的気相成長法を用いても構わない。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、不揮発性記憶装置と５Ｖ系論理回路を整合良く
１チップ化でき、かつ、写真蝕刻工程を従来の５回から
３回に減らすことができる。さらに、将来的なスケーリ
ングに対してもそのフレキシビリティが向上する。
よれば、不揮発性記憶装置と５Ｖ系論理回路を整合良く
１チップ化でき、かつ、写真蝕刻工程を従来の５回から
３回に減らすことができる。さらに、将来的なスケーリ
ングに対してもそのフレキシビリティが向上する。
【００３８】さらに、上記改善された工程によれば、高
耐圧領域の第１酸化膜をロジック領域の犠牲酸化膜とし
て使用するので、ロジック領域の第１酸化膜とロジック
領域の犠牲酸化膜を写真蝕法を用いて１回で剥離する事
ができる。このように、本発明では、工程数を削減する
事が出来、プロセスの簡略化、また低コストのプロセス
を構築する事ができる。
耐圧領域の第１酸化膜をロジック領域の犠牲酸化膜とし
て使用するので、ロジック領域の第１酸化膜とロジック
領域の犠牲酸化膜を写真蝕法を用いて１回で剥離する事
ができる。このように、本発明では、工程数を削減する
事が出来、プロセスの簡略化、また低コストのプロセス
を構築する事ができる。
【図１】本発明の第１の実施例を示す構造断面図であ
る。
る。
【図２】本発明の第１の実施例を示すパタ−ン平面図で
ある。
ある。
【図３】電子注入／抽出／読み出しのバイアス関係を示
す図である。
す図である。
【図４】第１の実施例を実現するための製造工程を示す
図である。
図である。
【図５】本発明の第２の実施例を示す断面構造図であ
る。
る。
【図６】本発明の第３の実施例を示す断面構造図であ
る。
る。
【図７】本発明の第４の実施例を実現するための製造工
程を示す図である。
程を示す図である。
【図８】１ポリ型セルとロジックトランジスタを混載し
た断面図である。
た断面図である。
【図９】第１の実施例に係る製造方法の詳細な工程の一
部を示す図である。
部を示す図である。
【図１０】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１１】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１２】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１３】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１４】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１５】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１６】第１の実施例に係る製造方法の詳細な工程の
一部を示す図である。
一部を示す図である。
【図１７】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図１８】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図１９】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図２０】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図２１】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図２２】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図２３】第１の実施例の製造方法を改善した工程の一
部を示す図である。
部を示す図である。
【図２４】従来の半導体装置不揮発性記憶装置の断面図
である。
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 秀満 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 平３−214777（ＪＰ，Ａ) 特開 平３−126265（ＪＰ，Ａ) 特開 平３−116972（ＪＰ，Ａ) 特開 平１−218059（ＪＰ，Ａ) 特開 昭53−122371（ＪＰ，Ａ) 特開 昭59−171162（ＪＰ，Ａ) 特開 平２−151073（ＪＰ，Ａ) 特開 平１−218057（ＪＰ，Ａ) 特開 昭57−36856（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (15)
- 【請求項１】 半導体不揮発性記憶装置の製造方法であ
って、 フィールド領域から素子活性領域を分離するために素子
分離を行なう工程と、 前記素子活性領域の一部を写真蝕刻によりエッチングす
る工程と、 写真蝕刻を行なった部分にイオンを選択的に注入する工
程と、第１の 高耐圧ゲート絶縁膜を形成する工程と、 この第１の高耐圧ゲート絶縁膜を犠牲絶縁膜として用い
て論理領域の不純物イオン注入を行なう工程と、 写真蝕刻を用いて論理領域の高耐圧ゲート酸化膜をエッ
チングする工程と、 当該エッチングした部分に第２のゲート絶縁膜を形成す
る工程と、 写真蝕刻を用いて前記第１の高耐圧ゲート絶縁膜の一部
をエッチングする工程と、 当該エッチングした部分にトンネル絶縁膜を形成する工
程と、 第１のポリシリコン層を堆積する工程と、 を具備し、 前記第１のポリシリコン層は単層構造であり、前記第１
の高耐圧ゲート絶縁膜、第２のゲート絶縁膜及びトンネ
ル絶縁膜は前記単層構造の第１のポリシリコン層の下部
に形成されていることを特徴とする半導体不揮発性記憶
装置の製造方法。 - 【請求項２】 半導体不揮発性記憶装置の製造方法であ
って、 半導体基板上に第１の膜厚さを有する第１の高耐圧ゲー
ト絶縁膜を形成する工程と、 写真蝕刻を用いて第１のフォトレジストで前記第１の高
耐圧ゲート絶縁膜の表面領域の第１の部分をマスクする
工程と、 前記第１の高耐圧ゲート絶縁膜の第１の露出部を犠牲絶
縁膜として用いて前記半導体基板に不純物イオンを注入
する工程と、 前記第１のフォトレジストを除去する工程と、 第２のフォトレジストを用いて前記第１の高耐圧ゲート
絶縁膜の表面領域の第２の部分をマスクする工程と、 前記第１の高耐圧ゲート絶縁膜の第２の露出部を除去す
る工程と、 前記第２のフォトレジストを除去する工程と、 第２の膜厚さを有する第２のゲート絶縁膜を形成する工
程と、 第１のポリシリコン層を堆積する工程と、 を具備し、 前記第１のポリシリコン層は単層構造であり、前記第１
の高耐圧ゲート絶縁膜及び前記第２のゲート絶縁膜は前
記単層構造の第１のポリシリコン層の下部に形成されて
いることを特徴とする半導体不揮発性記憶装置の製造方
法。 - 【請求項３】 半導体不揮発性記憶装置の製造方法であ
って、 半導体基板上に第１の膜厚さを有する第１の高耐圧ゲー
ト絶縁膜を形成する工程と、 写真蝕刻を用いて第１のフォトレジストで前記第１の高
耐圧ゲート絶縁膜の表面領域の一部をマスクする工程
と、 前記第１の高耐圧ゲート絶縁膜の露出部を犠牲絶縁膜と
して用いて前記半導体基板に不純物イオンを注入する工
程と、 前記第１の高耐圧ゲート絶縁膜の露出部を除去する工程
と、 前記第１のフォトレジストを除去する工程と、 第２の膜厚さを有する第２のゲート絶縁膜を形成する工
程と、 第２のフォトレジストで前記第２のゲート絶縁膜の表面
領域の一部をマスクする工程と、 前記第２のゲート絶縁膜の露出部を除去する工程と、 第２のフォトレジストを除去する工程と、 第３の膜厚さを有するトンネル絶縁膜を形成する工程
と、 第１のポリシリコン層を堆積する工程と、 を具備し、 前記第１のポリシリコン層は単層構造であり、前記第１
の高耐圧ゲート絶縁膜、第２のゲート絶縁膜及びトンネ
ル絶縁膜は前記単層構造の第１のポリシリコン層の下部
に形成されていることを特徴とする半導体不揮発性記憶
装置の製造方法。 - 【請求項４】 写真蝕刻を用いて、第３のフォトレジス
トで前記第１の高耐圧ゲート絶縁膜の表面領域の一部を
マスクする工程と、 前記第１の高耐圧ゲート絶縁膜の露出部を除去する工程
と、 前記第３のフォトレジストを除去する工程と、 第３膜厚さを有するトンネル絶縁膜を形成する工程と、 をさらに具備することを特徴とする請求項２記載の半導
体不揮発性記憶装置の製造方法。 - 【請求項５】 前記第１のポリシリコン層内の不純物を
拡散させる工程と、 写真蝕刻を用いて第２のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、 前記第１のポリシリコン層の露出部を除去する工程と、 前記第２のフォトレジストを除去する工程と、 をさらに具備することを特徴とする請求項１記載の半導
体不揮発性記憶装置の製造方法。 - 【請求項６】 前記第１のポリシリコン層内に不純物を
拡散する工程と、 写真蝕刻を用いて第３のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、 前記第１のポリシリコン層の露出部を除去する工程と、 前記第３のフォトレジストを除去する工程と、 をさらに具備することを特徴とする請求項２記載の半導
体不揮発性記憶装置の製造方法。 - 【請求項７】 前記第１のポリシリコン層内に不純物を
拡散する工程と、 写真蝕刻を用いて第３のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、 前記第１のポリシリコン層の露出部を除去する工程と、 前記第３のフォトレジストを除去する工程と、 をさらに具備することを特徴とする請求項３記載の半導
体不揮発性記憶装置の製造方法。 - 【請求項８】 前記第１のポリシリコン層内に不純物を
拡散する工程と、 写真蝕刻を用いて第４のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、 前記第１のポリシリコン層の露出部を除去する工程と、 前記第４のフォトレジストを除去する工程と、 をさらに具備することを特徴とする請求項４記載の半導
体不揮発性記憶装置の製造方法。 - 【請求項９】 半導体不揮発性記憶装置の製造方法であ
って、 半導体基板上の第１の領域を前記半導体基板上の第２の
領域から分離するために素子分離を行う工程と、 前記第１及び第２の領域上に第１の高耐圧ゲート絶縁膜
を形成する工程と、 前記第１の高耐圧ゲート絶縁膜を犠牲絶縁膜として前記
第２の領域内にイオンを選択的に注入する工程と、 写真蝕刻を用いて前記第２の領域から前記第１の高耐圧
ゲート絶縁膜を除去する工程と、 前記半導体基板の前記第２の領域上に第２のゲート絶縁
膜を形成する工程と、 トンネル絶縁膜を形成するために写真蝕刻を用いて前記
第１の高耐圧ゲート絶縁膜の一部をエッチングする工程
と、 前記第１の高耐圧ゲート絶縁膜、第２のゲート絶縁膜及
びトンネル絶縁膜上に第１のポリシリコン層を堆積する
工程と、 を具備し、 前記第１のポリシリコン層は単層構造であり、前記第１
の高耐圧ゲート絶縁膜、第２のゲート絶縁膜及びトンネ
ル絶縁膜は前記単層構造の第１のポリシリコン層の下部
に形成されていることを特徴とする半導体不揮発性記憶
装置の製造方法。 - 【請求項１０】 前記第１のポリシリコン層内に不純物
を拡散する工程と、 写真蝕刻を用いて第１のフォトレジストで前記第１のポ
リシリコン層の表面領域の一部をマスクする工程と、 前記第１のポリシリコン層の露出部を除去する工程と、 前記第１のフォトレジストを除去する工程と、 をさらに具備することを特徴とする請求項９記載の半導
体不揮発性記憶装置の製造方法。 - 【請求項１１】 前記第２のゲート絶縁膜の下部には拡
散層からなる制御ゲートが設けられ、前記制御ゲートの
拡散層と前記第２のゲート絶縁膜とは同一の膜厚で形成
されていることを特徴とする請求項１，３，４，５，
７，８，９，１０のいずれかに記載の半導体不揮発性記
憶装置の製造方法。 - 【請求項１２】 前記第２のゲート絶縁膜の下部には拡
散層からなる制御ゲートが設けられ、前記トンネル絶縁
膜と前記第２のゲート絶縁膜とは同一の膜厚で形成され
ていることを特徴とする請求項１，３，４，５，７，
８，９，１０のいずれかに記載の半導体不揮発性記憶装
置の製造方法。 - 【請求項１３】 前記第１の高耐圧ゲート絶縁膜に関し
て設けられた第１の拡散層と、前記第２のゲート絶縁膜
に関して設けられた第２の拡散層と、前記トンネル絶縁
膜に関して設けられた第３の拡散層とをさらに有し、前
記第１，第２，第３の拡散層は、同一の層で形成されて
いることを特徴とする請求項１〜１２のいずれかに記載
の半導体不揮発性記憶装置の製造方法。 - 【請求項１４】 半導体基板と、 上記半導体基板に関して形成された逆導電型の拡散層上
に形成された第１の高耐圧ゲート絶縁膜と、 この第１の高耐圧ゲート絶縁膜を犠牲絶縁膜とするイオ
ン注入により形成された第１の拡散層と、 上記半導体基板と上記第１の拡散層から素子分離領域に
より素子分離された逆導電型の第２の拡散層上とに形成
された第２のゲート絶縁膜と、 上記半導体基板から上記第１の高耐圧ゲート絶縁膜及び
上記第２のゲート絶縁膜を介して設けられた浮遊ゲート
としての第１のポリシリコン層と、 を具備し上記第１の高耐圧ゲート絶縁膜は、上記半導体
基板と逆導電型の第１の拡散層上とに形成されているこ
とを特徴とする半導体不揮発性記憶装置。 - 【請求項１５】 前記第１のポリシリコン層は前記素子
分離領域をまたいで延在することを特徴とする請求項１
４記載の半導体不揮発性記憶装置。
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