KR0139777B1 - 반도체 불휘발성 기억장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 고전압이 걸린 불휘발성 기억장치와 5V계 논리회로를 정합좋게 1칩화할 수 있는 반도체 불휘발성 기억장치 및 그 제조방법을 제공한다.

이를 위해 본 발명은, 반도체기판(20)으로부터 절연막을 매개해서 전기적으로 부유상태에 있는 제1도전막(24)이 적층된 구조에 있어서, 상기 도전막(24) 밑의 절연막은 두께가 다른 적어도 2종의 게이트 절연막(23,27,28)으로 되어 있다.

Description

반도체 불휘발성 기억장치 및 그 제조방법

제1도는 본 발명의 제1실시예를 나타낸 단면구조도,

제2도는 본 발명의 제1실시예를 나타낸 패턴평면도,

제3도는 전자주입/추출/독출의 바이어스관계를 나타낸 도면,

제4도는 제1실시예를 실현하기 위한 제조공정을 나타낸 도면,

제5도는 본 발명의 제2실시예를 나타낸 단면구조도,

제6도는 본 발명의 제3실시예를 나타낸 단면구조도,

제7도는 본 발명의 제4실시예를 실현하기 위한 제조공정을 나타낸 도면,

제8도는 1폴리형 셀과 논리트랜지스터를 혼재한 단면도,

제9도 내지 제16도는 제1실시예에 따른 제조방법의 상세한 공정의 일부를 나타낸 도면,

제17도 내지 제23도는 제1실시예의 제조방법을 개선한 공정의 일부를 나타낸 도면,

제24도는 종래의 반도체 불휘발성 기억장치의 단면도이다.

*도면의 주요부분에 대한 부호의 설명

20 : 반도체기판 21 : 필드 영역

22 : 역도전형 확산층 23 : 고내압계 게이트 절연막

24 : 제1도전성 전극 25 : 충간절연막

26 : 금속배선 27 : 터널절연막

28 : 5V계 게이트절연막,

[산업상의 이용분야]

본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 불휘발성 기억장치에 사용되는 것에 관한 것이다.

[종래의 기술 및 그 문제점]

제24도는 종래의 반도체 불휘발성 기억장치를 나타낸 것으로, 제24도(a)는 고내압계 트랜지스터이고, 제24도(b)는 메모리셀 트랜지스터이며, 제24도(c)는 5V계 트랜지스터이다. 제24도(b)의 메모리셀 트랜지스터의 게이트 전극은 부유게이트와 제어게이트의 2층도전막구조로서, 상기 부유게이트는 제1도전막(14)으로 형성하고, 제어게이트는 제2도전막(17)으로 형성하고 있다. 또, 주변의 5V계 트랜지스터의 게이트전극은 제2도전막(17)으로 형성하고 있다.

이후, 전기적으로 재기입가능한 불휘발성 기억장치에 관하여 설명하면, 제24도중의 절연막의 두께에는 다음과 같은 관계가 있다.

즉, T_OX1[전하주입/추출영역 또는 터널영역(15)] T_OX2[5V계 게이트절연막(18)] T_OX3[고내압계 게이트 절연막(13)].

제법적으로는, 먼저 반도체기판(11)상에 고내압계 게이트 절연막(13)을 형성한 후, 통상의 사진식각기술(寫眞蝕刻技術)을 이용하여 상기의 터널영역(15)을 개공하여 형성하고, 이어서 제1도전막(14)을 형성한 후, 다시 사진식각기술에 의해 셀 슬릿(cell slit)을 형성한 다음에 5V계 영역의 제1도전막, 고내압계 게이트 절연막(13)을 순차적으로 에칭한다.

그 후, 5V계 게이트절연막(18)을 형성하고, 또 동시에 부유게이트상에도 절연막(16)을 형성하며, 그 위에 제2도전막(17)을 형성한다. 또한, 제24도에 있어서 참조부호 12는 반도체기판(11)의 표면영역에 형성되어 있는 역도전형 확산층이다.

그렇지만, 상기한 종래 기술에 있어서는, 전기적으로 재기입가능한 불휘발성 기억장치,(이하, EEPROM이라 한다)와 논리회로(5V계)를 동일 기판에 형성하고 있기 때문에, EEPROM이 2층도전막 게이트구조인데 반해, 논리회로는 단층의 도전막게이트이고, 막두께도 EEPROM부에서 부유게이트-제어게이트간 절연막, 고내압 게이트 절연막, 터널절연막의 3종류, 5V계에서 1종류의 총4종류로 구성하지 않으면 안되는 바, 1칩화의 정합이 어렵게 되어 있다.

[발명의 목적]

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 고전압이 걸린 불휘발성 기억장치와 5V계 논리회로를 정합좋게 1칩화할 수 있는 반도체 불휘발성 기억장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 불휘발성 기억장치는, 반도체기판으로부터 절연막을 매개하여 전기적으로 부유상태에 있는 제1도전막이 적층된 구조에 있어서, 상기 절연막이 두께가 다른 적어도 2종의 게이트절연막으로 이루어진 것을 특징으로 한다.

또한, 본 발명의 반도체장치의 제조방법은, 필드영역으로부터 소자능동영역을 분리하도록 소자분리를 수행하는 단계와, 상기 소자능동영역의 일부를 사진식각하는 단계, 선택적으로 이온주입하는 단계, 제1절연막을 형성하는 단계, 사진식각법을 이용하여 상기 제1절연막의 일부분을 에칭하는 단계, 제2절연막을 형성하는 단계, 사진식각법을 이용하여 상기 제1 및 제2절연막의 일부분을 에칭하는 단계, 제3절연막을 형성하는 단계 및, 제1폴리실리콘층을 퇴적하는 단계을 구비하여 이루어지고, 상기 제1절연막이 고브레이크다운전압 절연막이고, 상기 제2절연막이 게이트 절연막이며, 상기 제3절연막이 터널절연막인 것을 특징으로 한다.

[작용]

즉, 본 발명에 있어서는 전기적으로 부유상태에 있는 도전막을 1층으로 하고, 이 도전막 밑에 두께가 다른 적어도 2종의 게이트산화막을 형성하는 것이다.

[실시예]

이하, 본 발명의 제1실시예로서의 전기적으로 재기입가능한 반도체 불휘발성 기억장치(EEPROM)에 관해서 상세히 설명한다.

도면중 제2도는 EEPROM의 패턴 평면도이고, 제2도는 EEPROM의 구조단면을 나타낸 도면으로, 제1도(a)는 제2도의 X-X'선 단면도이고, 제1도(b)는 제2도의 Y-Y'선 단면도이다.

제2도에 도시된 바와 같이, 본 실시예는 실제의 메모리셀로서 실현가능한 기억트랜지스터(1)와 선택트랜지스터(2)의 총 2개의 트랜지스터로 구성했다. 그중 기억트랜지스터(1)는 전자를 부유게이트(3)에 축적/결핍시킴으로써 트랜지스터의 문턱치를 증가형(enhancement type)과 공핍형(depletion type)으로 변화시킨다. 상기 2가지 형태의 문턱치를 독출함으로써 LSI로서의 정보의 유/무를 판단하게 된다. 한편, 선택트랜지스터(2)는 선택된 셀과 선택되지 않은 셀의 간섭을 단절시키기 위해 사용되는 것으로, 재기입 및 독출시에 일어나는 간섭을 차단한다. 더욱이, 제2도에 있어서 참조부호4는 드레인접촉부, 5는 선택게이트, 6은 터널창, 7은 소오스접촉부, 8은 제어게이트이다.

본 실시예의 특징은 기억트랜지스터(1)의 구조에 있다. 즉, 제1도(b)의 단면구조도에 도시된 바와 같이, 제1도전성 전극(24; 부유게이트)의 밑에 3종류의 다른 절연막, 즉 고내압 게이트 절연막(23)과 5V계 게이트절연막(28) 및 터널절연막(27)이 존재하도록 형성한다. 여기서, 막두께에 있어서는 고내압 게이트 절연막(23) 5V계 게이트절연막(28) 터널절연막(27)이라는 관계가 있다.

또한, 반도체기판(20)과, 그 표면영역에 형성된 역도전형 확산층(22)상에는 제1절연막으로서의 고내압계 게이트산화막(23)이 형성된 제1영역이 존재하고, 당해 확산층(22)과 소자분리된 반도체기판(20)과 역도전형의 확산층상에는 제2절연막으로서의 5V계 게이트산화막(28)이 형성된 제2영역이 존재한다. 제1영역은 전하의 주입·추출영역과 이 이외의 기억트랜지스터의 채널영역으로 대별할 수 있는 바, 상기 채널영역은 약 400Å의 고내압계 게이트 산화막(23), 전하의 주입·추출영역은 약 90Å의 터널절연막(27)으로 구성되고, 제2영역은 제1영역에서 전하의 주입·추출을 원활하게 수행하기 위한 용량결합비를 얻는 장소로서, 약 150Å의 5V계 게이트절연막(28)으로 구성되어 있다. 여기서, 전하의 주입·추출의 용이함 정도는 용량결합비라는 파라미터에 의해 결정되는 바, 간단하게는 제1영역의 용량을 C₁, 제2영역의 용량을 C₂라 하면 C₂/C₁로 산출된다. 또한, 참조부호 21은 필드 영역이고, 25는 층간절연막이며, 26은 금속배선이다.

제3도(a) 내지 제3도(c)는 기억트랜지스터(1)의 기입/독출시의 바이어스도를 나타낸 것으로, 제3도(a)는 전자의 주입상태, 제3도(b)는 전자의 추출상태, 제3도(c)는 전자의 독출상태를 나타낸다. 이하, 선택트랜지스터(2)를 발췌해서 그 동작을 설명한다.

먼저, 전자의 주입은 터널영역 밑의 확산층을 0V, 제어게이트를 V_pp로 함으로써, 전술한 용량결합비에 기초해서 터널 밑의 확산층으로부터 부유게이트로 전자가 주입된다. 또, 전자의 추출은 이와 반대로 터널 밑의 확산층에 V_PP, 제어게이트에 0V를 걸어 줌으로써, 전자를 부유게이트로부터 터널 밑의 확산층으로 추출한다. 더욱이, 전자의 독출은 제어게이트에 0V, 소오스에 0V, 드레인에 약 1V를 걸고, 기억트랜지스터의 채널전류를 보면서 정보의 유/무를 판단한다.

한편, 본 실시예의 소오스선은 2비트에 1개씩 열방향으로 뻗혀 있다.

이어서, 제4도를 참조해서 본 실시예를 실현하기 위한 제조공정을 설명한다.

(i) 통상의 소자분리후, 제1게이트산화막(143; 고내압 게이트 산화막)을 약 330Å의 막두께로 형성한다.

(ii) 통상의 사전식각기술을 이용하여 5V계에 실려 있는 부분의 산화막(143)을 에칭한다.

(iii) 이어서, 이하의 (iv)에서 수행되는 극박산화(極薄酸化)를 가하여 5V계 산화막의 두께가 총 150Å으로 되도록 하기 위해, 먼저 5V계 제1절연막(145)으로서 약 110Å정도 형성한다.

(iv) 통상의 사진식각기술을 이용하여 터널창을 개공한 후, 터널산화막(146)을 90Å정도 형성한다. 이 때, 상기 5V계 논리게이트에는 산화막(147)이 150Å정도 성장하고, 또 상기 고내압계 산화막이 400Å정도 성장한다. 그 위에 제1도전막을 퇴적시킨다.

(v) 다시 통상의 사진식각기술을 이용하여 1번의 패터닝으로 고내압계(셀을 포함한다) 및 5V계의 각종 트랜지스터의 패터닝을 수행한다.

여기서, 참조부호 141은 반도체기판, 142는 필드 영역, 144는 레지스트, 148은 제1도전막이다.

상기의 공정을 이하에 좀 더 상세히 설명한다. 여기서는, 제8도에 도시된 바와 같이 논리트랜지스터와 고내압 트랜지스터를 포함하는 1층 폴리실리콘구조의 셀(이하, 1폴리형 셀이라 칭한다)을 혼재한 단면도를 이용한다. 동도면에 있어서, 참조부호 A는 논리(LOGIC)영역, B는 고내압영역, C는 셀영역을 나타낸다. 논리트랜지스터와 1폴리형 셀을 혼재하는 경우에는, 제1다결정 실리콘층 밑에 3종류의 막두께를 갖는 산화막이 존재하는 것이 특징으로 되어 있다(제8도).

이 구조를 형성하는 방법에 관하여 제9도∼제16도를 참조해서 설명한다.

먼저, 반도체기판(222)상에 국소산화법을 이용해서 소자분리 산화막(221)을 형성하여 소자영역을 전기적으로 분리한다(제9도). 이어서, 열산화법을 이용해서 제1희생산화막(制1犧牲酸化膜; 231)을 형성하고, 고내압영역의 불순물 이온주입(ion implantation)을 수행하는 영역(233) 이외를 사진식각법을 이용하여 포토레지스트(232)로 마스크하며, 노출된 영역에 불순물 이온주입을 수행한다(제10도). 그리고, 불순물 이온주입에 의해 손상(damage)을 받은 제1희생산화막을, 예컨대 웨트에칭(wetetching)에 의해 전면박리하고, 고내압영역에 제1막두께를 갖는 제1의 산화막(241)을 열산화법을 이용하여 형성한다(제11도). 그리고, 사진식각법을 이용하여 포토레지스트로 논리영역 이외를 마스크하고, 노출된 논리영역의 제1산화막을 예컨대 에트에칭에 의해 박리한다(제12도). 그 다음에, 열산화법을 이용하여 제2희생산화막(262)을 형성하고, 논리영역의 불순물 이온주입을 수행하는 영역(263) 이외를 사진식각법을 이용하여 포토레지스트(261)로 마스크하며, 노출된 영역의 불순물 이온주입을 수행한다(제13도).

그리고, 불순물 이온주입에 의해 손상을 받은 논리영역의 제2희생산화막을 사진식각법을 이용하여 포토레지스트로 마스크하고, 노출된 영역의 제2희생산화막을 예컨대 웨트에칭에 의해 박리한 다음, 제2의 막두께를 갖는 제2산화막(271)을 열산화법을 이용하여 형성한다(제14도).

그 다음에, 사진식각법을 이용하여 포토레지스트로 셀영역의 터널부 이외를 마스크하고, 노출된 터널부를 예컨대 웨트에칭에 의해 박리한 다음, 제3의 막두께를 갖는 제3산화막(281)을 열산화법을 이용하여 형성한다(제15도). 다음에는, 전극으로 되는 다결정 실리콘층(291)을 화학적 기상성장법을 이용하여 퇴적한 후 불순물을 확산시키고, 사진식각법을 이용하여 포토레지스트로 제1다결정 실리콘층의 일부를 마스크하며, 노출된 영역을 RIE법을 이용하여 패터닝을 수행한다(제16도).

이하에는 상기의 공정을 더 개선한 실시예를, 1폴리형 셀과 논리트랜지스터를 혼재한 경우의 단면도를 이용하여 설명한다.

제17도에 있어서, 참조부호 A는 논리영역, B는 고내압영역, C는 셀영역을 나타낸다. 논리트랜지스터와 1폴리형 셀을 혼재하는 경우에는 제1폴리실리콘 밑에 3종류의 막두께를 갖는 산화막이 존재하는 것이 특징으로 되어 있다.

이 구조를 형성하는 방법에 관하여 제17도∼제23도를 참조해서 설명한다.

먼저, 반도체기판(302)상에 국소산화법을 이용해서 소자분리산화막(301)을 형성하여 소자영역을 전기적으로 분리한다(제17도). 다음에, 열산화법을 이용하여 제1희생산화막을 형성하고, 고내압영역의 불순물 이온주입을 수행하는 영역(313) 이외를 사진식각법을 이용하여 포토레지스트(312)로 마스크한 다음, 노출된 영역에 불순물 이온주입을 수행한다(제18도). 그리고, 불순물 이온주입에 의해 손상을 받은 제1희생산화막을 예컨대 웨트에칭에 의해 전면박리하고, 제1의 막두께를 갖는 제1산화막(321)을 열산화법을 이용하여 형성한다(제19도).

그리고, 사진식각법을 이용하여 포토레지스트(332)로 논리영역의 불순물 이온주입영역(331) 이외를 마스크하고, 노출된 영역의 제1산화막을 논리영역의 희생산화막으로 하여 불순물 이온주입을 수행한다(제20도). 그리고, 사진식각법을 이용하여 포토레지스트로 논리영역 이외를 마스크하고, 노출된 제1산화막을 예컨대 웨트에칭에 의해 박리한 후, 제2의 막두께를 갖는 제2산화막(341)을 열산화법을 이용하여 형성한다(제21도).

다음에, 사진식각법을 이용하여 포토레지스트로 셀영역의 터널부 이외를 마스크하고, 노출된 터널부를 예컨대 웨트에칭에 의해 박리하며, 제3의 막두께를 갖는 제3산화막(351)을 열산화법을 이용하여 형성한다(제22도). 그 다음에, 전극으로 되는 제1다결정 실리콘층(361)을 화학적 기상성장법을 이용하여 퇴적한 후 불순물을 확산시키고, 사진식각법을 이용하여 포토레지스트로 제1다결정 실리콘층의 일부를 마스크하며, 노출된 영역을 RIE법을 이용하여 패터닝을 수행한다(제23도).

이에 따라, 적은 공정에 의해 제1다결정 실리콘층 밑에 3종류의 막두께를 갖는 산화막을 형성할 수 있게 된다.

상기 실시예에 의하면, 종래에는 게이트 및 트랜지스터 패턴형성에 4번의 사진식각을 수행했었던 것에 반해 3번의 사진식각으로 실현할 수 있게 된다.

더욱이, 용량결합비를 높이기 위해서 용량(C₂)을 산화막/질화막/산화막(이후, ONO라 약칭한다)의 3층구조를 비롯한 고유전체재로를 사용해도 관계 없다.

또, 전하의 주입/추출영역의 절연막으로 ONO를 사용하여 재기입횟수의 향상을 기대할 수도 있으므로, 당해 절연막에 질화산화막(최초로 산화막을 형성해 두고, 그후 적어도 질소원자가 들어 있는 가스로 열처리해서 제조한다)을 사용하여 동일한 효과를 기대할 수도 있다.

이하에 제5도를 참조해서 본 발명의 제2실시예를 설명한다.

이것은 동일 반도체기판(31)에 EEPROM영역과 OTPROM(One-Time-PROM의 축약형으로, 단지 1번만 기입가능한 ROM을 의미한다)영역 및 LOGIC영역을 형성하고, 제1폴리실리콘막까지 게이트전극을 형성한 실시예이다. 제5도는 동작설명을 제1로 고려한 것으로, 금회 그 설명에 필요하지 않은 것은 도면으로부터 삭제되어 있다.

EEPROM영역은 영역(A)과 영역(B)으로 나누어진다. 이중 영역(A)은 전하의 주입·추출영역이고, 영역(B)은 영역(A)으로 전하의 주입·추출을 취급하는 용량을 갖춘 영역이다. 게이트산화막은 고내압 게이트 산화막(36; 400Å), 터널산화막(37; 90Å), 논리산화막(38; 150Å)의 3종으로 구성되어 있다.

이하에 기입동작을 설명한다.

먼저, 부유게이트(39)로의 전자주입은 영역(A)의 N형 확산층(34) 및 기판(31)을 0V, 영역(B)의 N형 확산층인 제어게이트(34)을 V_PP1(기입을 행하기 위해서 건 고전압으로, 이 경우에는 16V이다)로 바이어스한다. 그러면, 영역(A)의 N형 확산층으로부터 전자가 부유게이트로 터널산화막을 통과하여 주입되게 된다.

한편, 전자방출은 영역(B)의 제어게이트를 0V, 영역(A)의 N형 확산층을 V_PP1로 바이어스함으로써, 부유게이트중의 전자가 기판으로 방출되게 된다.

OTPROM영역은 고내압계 산화막(36) 및 얇은 산화막(37)으로 구성된다.

기입은 확산층(35)에 V_PP2(12.5V), 농도가 높은 N형으로 도프된 폴리실리콘막을 0V로 바이어스하여 그 사이에 있는 얇은 산화막(37)을 절연파괴시켜서 행한다. 절연파괴가 일어나면 전극(39)과 확산층(35)이 도통상태로 된다. 셀간은 웰(well)에 의해 분리되어 있다. LOGIC은 N형 및 P형 모두 각각 독립한 웰 내에 형성되어 있다. 게이트산화막(38)은 150Å이고, 더욱이 그 위해 폴리실리콘막이 게이트전극으로서 형성되어 있다. 여기서, 참조부호 32는 N형 웰이고, 33은 P형 웰이다.

본 발명의 제3실시예를 제6도에 나타낸다. 기본적으로 제2실시예와 다른 점은 각장치에서 사용하는 막두께를 일부 변경한 점이다. 먼저, EEPROM은 영역(B)의 산화막 두께를 150Å으로부터 400Å으로 했다. 영역(A)은 제1실시예와 동일하다. 이와 같이 영역(B)의 막두께를 증가시킨 것은 용량결합비[대체로 영역(B)의 산화막용량/영역(A)의 산화막용량의 식으로 표현되고, 이 값이 크면 기입효율이 향상된다]를 떨어뜨리기 때문에, 상기 식으로부터의 기입효율의 저하가 염려된다. 그렇지만, 영역(B)의 후막화(厚膜化)가 신뢰성 향상에 필요한 경우 영역(B)의 용량결합비는 약 2.6배의 면적을 확보하면 이전과 같은 값을 얻을 수가 있고, 더욱이 고신뢰성을 동시에 만족시킬 수 있게 된다.

동도면에 있어서, OTPROM은 사용하고 있던 2종류의 산화막(90Å, 400Å)을 150Å의 1종류의 평면산화막으로 한 예를 나타내고 있고, LOGIC 영역은 제2실시예와 완전히 동일하다.

이상과 같이 본 실시예에 있어서는, 반도체기판과 제1폴리실리콘막사이에 기재된 산화막이 90Å, 150Å, 400Å의 3종류이면, 자유자재로 구성할 수가 있다. 이것은 장래적인 막두께의 박막화(薄膜化)가 있어도 유연하게 대응할 수 있다는 장점도 있다. 또한, 본 LSI의 전원으로서는 V_CC=5V, V_PP=12.5V(OTPROM계)의 2전원방식과 V_CC=5V만의 단일전원방식을 고려할 수가 있는데, 전자(2전원방식)의 경우에는 EPROM과 핀-컨패터블(pin-compatible)로 할 수가 있는 바, 12.5V는 OTPROM만에 사용하고, EEPROM에서 사용하는 V_PP1은 V_CC=5V로부터의 내부승압, LOGIC은 V_CC를 사용한다.

후자(단일전원방식)은 OPTROM의 파괴가 V_CC=5V로 이루어진 내부승압으로 가능한 경우에 적용된다.

여기에서, 참조부호 41은 P형 반도체기판, 42는 N형 웰, 43은 P형 웰, 44는 N형 확산층, 45는 P형 확산층, 46은 고내압계 게이트 산화막, 47은 극박(極薄) 게이트산화막, 48은 게이트산화막, 49는 제1다결정 실리콘막이다.

다음에는, 상기 구조를 실현하기 위한 제조공정을 제4실시예로서 제7도에 나타낸다.

i) 통상의 소자분리에 의해 필드 산화막(52)을 형성하여 반도체기판(51)의 표면영역을 EEPROM, OTPROM, LOGIC영역으로 분할한 후, 열산화법에 의해 약 100Å의 산화막(53)을 성장시킨다. 그후, 레지스트(55)를 도포한다. 더욱이, 통상의 사진식각을 이용하여 EEPROM영역의 N형 불순물영역(54)으로 되는 영역을 에칭한다. 더욱이, 산화막(53)을 통하여 이온주입법에 의해 EEPROM부의 N형 불순물영역(54)을 형성한다. 계속해서 950!의 질소분위기에서 열처리를 수행한다.

ii) 상기 100Å의 산화막(53)을 불화 암모늄용액으로 박리하고, 다시 열산화법에 의해 약 330Å의 산화막을 성장시키며, 이어서 통상의 사진식각법에 의해 LOGIC영역에 적층되어 있는 330Å의 산화막을 다시 불화 암모늄용액으로 박리한다. 계속해서, LOGIC영역에 110Å의 산화막을 형성한다. 이 때, 처음부터 350Å의 산화막이 있던 부분은 400Å의 고내압계 게이트 산화막(56)으로 된다.

iii) 그 다음에, 다시 사진식각법에 의해 이번에는 EEPROM 및 OTPROM영역의 극박영역(57)을 불화암모늄용액으로 박리하고, 이어서 90Å의 산화막을 상기 영역에 형성한다. 이와 같이, 상기 3회의 산화에 의해서 최종 막 두께가 400Å, 150Å, 90Å인 3종의 막, 즉 고내압계 게이트 산화막(56), 논리게이트산화막(58), 극박산화막(57)을 적층형성할 수가 있다. 계속해서, 제1폴리실리콘막(59)을 퇴적시키고, 이어서 이 폴리실리콘막(59)을 패터닝한다.

iv) 다음에 트랜지스터의 소오스 및 드레인에 상당하는 N형 및 P형의 확산층을 고농도의 이온주입에 의해 형성한다(도시하지 않음).

이하, 통상의 CMOS제조공정으로 제4실시예를 실현한다.

이상 본 발명의 실시예를 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예컨대, 본 실시예에서는 1폴리형 셀과 논리트랜지스터를 혼재한 공정을 설명했지만, 이것이 제1다결정 실리콘층 밑에 복수개의 막두께를 갖는 구조이면 좋다. 또, 본 실시예에서는 산화막을 열산화법을 이용하여 형성하고 있지만, 화학적 기상성장법을 이용해도 관계없다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면의 참조번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본언 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 상세히 설명한 바와 같이 본 발명에 의하면, 불휘발성 기억장치와 5V계 논리회로를 정합좋게 1칩화할 수 있고, 또 사진식각공정을 종래의 5회로부터 3회로 줄일 수가 있다. 더욱이, 장래적인 스케일링(scaling)에 대해서도 그 유연성이 향상된다.

더욱이, 상기 개선된 공정에 의하면, 고내압영역의 제1산화막을 논리영역의 희생산화막으로서 사용하기 때문에, 논리영역의 제1산화막과 논리영역의 희생산화막을 사진식각법을 이용하여 1회로 박리할 수가 있다. 이와 같이, 본 발명에서는 공정수를 줄일 수가 있고, 공정의 간략화 또는 저가의 공정을 구축할 수가 있다.

Claims (17)

1. 반도체기판(20,31,41,51)으로부터 절연막을 매개하여 전기적으로 부유상태에 있는 제1도전막이 적층된 구조에 있어서, 상기 절연막은 두께가 다른 적어도 2종의 게이트절연막(23,27,28; 36,37,38; 46,47; 56,57)으로 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치.
2. 제1항에 있어서, 상기 적어도 2종의 게이트절연막이 상기 반도체기판과 역도전형의 제1확산층 상에 형성된 제1절연막(23,36)과, 상기 반도체기판과 상기 제1확산층으로부터 소자분리된 역도전형의 제2확산층 상에 형성된 제2절연막(28,38)을 포함하고 있고, 상기 제1도전막을 상기 제1 및 제2절연막 상에 형성한 것을 특징으로 하는 반도체 불휘발성 기억장치.
3. 제2항에 있어서, 상기 제1확산층으로부터 채널영역을 매개해서 형성된 제3확산층(35)을 더 포함하고 있는 것을 특징으로 하는 반도체 불휘발성 기억장치.
4. 제2항 또는 제3항중 어느 한 항에 있어서, 상기 제1도전막과 상기 제1확산층 사이에 있는 상기 제1절연막(23)의 일부가 이 제1절연막(23) 보다도 얇은 제3절연막(27,37,47,57)으로 되는 것을 특징으로 하는 반도체 불휘발성 기억장치.
5. 제4항에 있어서, 상기 제2절연막이 상기 제1절연막의 두께보다 얇고, 상기 제3절연막의 두께보다 두꺼운 것을 특징으로 하는 반도체 불휘발성 기억장치.
6. 반도체기판(31)과, 이 반도체기판과 역도전형이 상기 반도체기판의 제1확산영역(32), 상기 반도체기판과 역도전형이고, 제어게이트를 구성하는 상기 반도체기판의 제2확산영역(33), 상기 반도체기판과 역도전형이고, 채널영역에 의해 상기 제1확산영역으로부터 공간지워진 상기 반도체기판의 제3확산영역(35) 및, 제1두께를 갖춘 제1절연막 부분에 의해 상기 제1확산영역으로부터 공간지워지고, 제2두께를 갖춘 제2절연막 부분에 의해 상기 제2확산영역으로부터 공간지워지며, 상기 제2두께 보다 더 얇은 제3두께를 갖춘 제3절연막 부분에 의해 상기 제2확산영역으로부터 공간지워지는 부유게이트(39)를 구비하여이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치.
7. 제6항에 있어서, 상기 제1 및 제2절연막 부분이 2개의 다른 형태의 절연막인 것을 특징으로 하는 반도체 불휘발성 기억장치.
8. 필드영역으로부터 소자능동영역을 분리하도록 소자분리를 수행하는 단계와, 상기 소자능동영역의 일부를 사진식각하는 단계, 선택적으로 이온주입하는 단계, 제1절연막을 형성하는 단계, 사진식각법을 이용하여 상기 제1절연막의 일부분을 에칭하는 단계, 제2절연막을 형성하는 단계, 사진식각법을 이용하여 상기 제1 및 제2절연막의 일부분을 에칭하는 단계, 제3절연막을 형성하는 단계 및,제1폴리실리콘층을 퇴적하는 단계를 구비하여 이루어지고, 상기 제1절연막이 고브레이크다운전압 절연막이고, 상기 제2절연막이 게이트 절연막이며, 상기 제3절연막이 터널절연막인 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
9. 반도체기판상에 제1막두께를 갖춘 제1절연막(231)을 형성하는 단계와, 사진식각법을 이용하여 제1포토레지스트(232)로 상기 제1절연막의 표면영역의 제1부분을 마스크하는 단계, 상기 제1절연막의 제1노출부분을 통해 반도체기판에 불순물이온(233)을 주입하는 단계, 상기 제1포토레지스트를 제거하는 단계, 사진식각법을 이용하여 제2포토레지스트(261)로 상기 제1절연막의 표면영역의 제2부분을 마스크하는 단계, 상기 제1절연막의 제2노출부분을 제거하는 단계, 상기 제2포토레지스트를 제거하는 단계 및, 제2막두께를 갖춘 제2절연막(262)을 형성하는 단계를 구비하여 이루어지고, 상기 제1절연막이 고브레이크다운전압 절연막이고, 상기 제2절연막이 게이트 절연막인 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
10. 반도체기판상에 제1막두께를 갖춘 제1절연막을 형성하는 단계와, 사진식각법을 이용하여 제1포토레지스트로 상기 제1절연막의 표면영역의 부분을 마스크하는 단계, 상기 제1절연막의 노출부분을 제거하는 단계, 상기 제1포토레지스트를 제거하는 단계, 제2막두께를 갖춘 제2절연막을 형성하는 단계, 사진식각법을 이용하여 제2포토레지스트로 상기 제2절연막의 표면영역의 부분을 마스크하는 단계, 상기 제2절연막의 노출부분을 제거하는 단계 상기 제2포토레지스트를 제거하는 단계 및, 제3막두께를 갖춘 제3절연막(281)을 형성하는 단계를 구비하여 이루어지고, 상기 제1절연막이 고브레이크다운전압 절연막이고, 상기 제2절연막이 게이트 절연막이며, 상기 제3절연막이 터널절연막인 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
11. 제9항에 있어서, 사진식각법을 이용하여 제3포토레지스트로 상기 제2산화막의 표면영역의 일부를 마스크하는 단계와, 상기 제2산화막의 노출부분을 제거하는 단계, 상기 제3포토레지스트를 제거하는 단계 및, 제3막두께를 갖춘 제3산화막을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
12. 제8항에 있어서, 상기 제1폴리실리콘층에 불순물을 산화하는 단계와, 사진식각법을 이용하여 제2포토레지스트로 상기 제1폴리실리콘층의 표면영역의 일부분을 마스크하는 단계, 상기 제1폴리실리콘층의 노출부분을 제거하는 단계 및, 상기 제2포토레지스트를 제거하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
13. 제18항에 있어서, 제1폴리실리콘층을 형성하는 단계와, 상기 제1폴리실리콘층에 불순물을 확산하는 단계,사진식각법을 이용하여 제3포토레지스트로 상기 제1폴리실리콘층의 표면영역의 일부분을 마스크하는 단계,상기 제1폴리실리콘층의 노출부분을 제거하는 단계 및, 상기 제3포토레지스트를 제거하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
14. 제10항에 있어서, 제1폴리실리콘층을 형성하는 단계와, 상기 제1폴리실리콘층에 불순물을 확산하는 단계, 사진식각법을 이용하여 제3포토레지스트로 상기 제1폴리실리콘층의 표면영역의 일부분을 마스크하는 단계, 상기 제1폴리실리콘층의 노출부분을 제거하는 단계 및, 상기 제3포토레지스트를 제거하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
15. 제11항에 있어서, 제1폴리실리콘층을 형성하는 단계와, 상기 제1폴리실리콘층에 불순물을 확산하는 단계, 사진식각법을 이용하여 제4포토레지스트로 상기 제1폴리실리콘층의 표면영역의 일부분을 마스크하는 단계, 상기 제1폴리실리콘층의 노출부분을 제거하는 단계 및, 상기 제4포토레지스트를 제거하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
16. 반도체기판상의 제2영역으로부터 반도체기판상의 제1영역을 분리하도록 필드산화막(52)에 의해 소자분리를 수행하는 단계와, 상기 제1 및 제2영역상에 제1절연막(53)을 형성하는 단계, 사진식각법을 이용하여 상기 제2영역(54)으로부터 상기 제1절연막을 제거하는 단계,상기 제2영역에 선택적으로 이온을 주입하는 단계, 상기 반도체기판의 상기 제2영역상에 제2절연막(56)을 형성하는 단계, 제3절연막(57)을 형성하도록 사진식각법을 이용하여 상기 제1절연막의 일부분을 에칭하는 단계 및, 상기 제1, 제2, 제3절연막상에 제1폴리실리콘막(59)을 퇴적하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.
17. 제16항에 있어서, 상기 제1폴리실리콘막에 불순물을 확산하는 단계와, 사진식각법을 이용하여 제1포토레지스트로 상기 제1폴리실리콘막의 표면영역의 일부분을 마스크하는 단계, 상기 제1폴리실리콘막의 노출부분을 제거하는 단계 및, 상기 제1포토레지스트를 제거하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 불휘발성 기억장치의 제조방법.