JPH08274196A

JPH08274196A - 半導体装置とその製造方法

Info

Publication number: JPH08274196A
Application number: JP7076701A
Authority: JP
Inventors: Hideki Misawa; 秀樹三澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1996-10-18

Abstract

(57)【要約】【構成】フローティングゲートとコントロールゲート、
及びフーローティングゲートコントロールゲート間絶縁
膜を有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置において、
半導体記憶素子のフローティングゲートの側面のすべて
を、コントロールゲートとフーローティングゲートコン
トロールゲート間絶縁膜で覆う。【効果】フラッシュＥＥＰＲＯＭ等の半導体記憶装置の
フォト、エッチング工程を削減でき、半導体記憶素子の
ゲート電極を形成する為のエッチングも容易にできる。
フローティングゲートとコントロールゲート間の容量が
増え、フローティイングゲートコントロールゲート間絶
縁膜を薄くすることなく、データ保持特性とデータの書
き込み特性が向上し、低い印加電圧でデータの書き換え
が可能。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に半導体記憶素子及びその駆動素子に関
する。

【０００２】

【従来の技術】従来の半導体装置の製造方法は、図３の
ようであった。

【０００３】半導体基板３０１上にフィールド絶縁膜３
０２が形成されており、半導体記憶素子は、トンネル酸
化膜３０３及び、フローティングゲート３０４及び第１
シリコン酸化膜３０５（ＯＮＯ膜のボトム酸化膜）及び
シリコン窒化膜３０６（ＯＮＯ膜のシリコン窒化膜）及
び第２シリコン酸化膜３０８、及びコントロールゲート
３０９、及び半導体記憶素子のソース３１２、半導体記
憶素子のドレイン３１３より形成されている。

【０００４】半導体記憶素子を駆動するＭＯＳ型トラン
ジスタは、ＭＯＳ型トランジスタのゲート酸化膜３０７
及びＭＯＳ型トランジスタのゲート電極３１９及びＭＯ
Ｓ型トランジスタのソースオフセット３１４及びＭＯＳ
型トランジスタのドレインオフセット３１５及びサイド
ウォール絶縁膜３１６及び、ＭＯＳ型トランジスタのソ
ース３１７及びＭＯＳ型トランジスタのドレイン３１８
より形成されていた。

【０００５】従来の半導体装置の製造方法は、図４
（ａ）〜図４（ｅ）にある様であった。この工程を順に
追って説明していく。

【０００６】まず、図４（ａ）の如く、半導体基板４０
１上にシリコン窒化膜を所定形に形成し、熱酸化を行い
フィールド絶縁膜４０２を形成する。前記シリコン窒化
膜を除去し、熱酸化法により前記半導体基板４０１上に
トンネル酸化膜４０３を１０ｎｍ程度形成する。そし
て、前記フィールド絶縁膜４０２及び前記トンネル酸化
膜４０３上に第１多結晶シリコン膜４０４を１０ｎｍか
ら２０ｎｍ程度形成する。そして、この前記第１多結晶
シリコン膜４０４を低抵抗化するために、たとえば５族
の元素（たとえば燐元素や砒素など導電性不純物）をイ
オン打ち込み法を用いて、１×１０¹⁵から１×１０¹⁶ａ
ｔｏｍｓ・ｃｍ^-2程度注入する。そして、フォト及びエ
ッチング法により前記第１多結晶シリコン膜４０４の不
要な部分を取り除き、所定形に形成する。そして、熱酸
化法等により、前記半導体基板４０１及び、前記第１多
結晶シリコン４０４上に第１シリコン酸化膜４０５を１
０ｎｍ程度形成する。そして、ＣＶＤ法により前記第１
絶縁膜４０５上にシリコン窒化膜４０６を１０ｎｍ程度
から１５ｎｍ程度形成する。

【０００７】次に図４（ｂ）の如く、フォト及びエッチ
ング法により、半導体記憶素子の駆動素子を形成する領
域に形成された前記第１シリコン酸化膜４０５及び、前
記シリコン窒化膜４０６を除去する。そして、熱酸化法
等により前記シリコン窒化膜４０６上に第２シリコン酸
化膜４０８を２ｎｍから５ｎｍ程度形成し、前記半導体
基板４０１上にＭＯＳ型トランジスタのゲート酸化膜４
０７を形成する。そして、前記フィールド絶縁膜４０２
及び前記第２シリコン酸化膜４０８及び前記ＭＯＳ型ト
ランジスタのゲート酸化膜４０７上に第２多結晶シリコ
ン膜４０９を４００ｎｍ程度形成する。そして、この前
記第２多結晶シリコン膜４０９を低抵抗化するために、
たとえば５族の元素（たとえば燐元素や砒素など導電性
不純物）をイオン打ち込み法を用いて、１×１０¹⁵から
１×１０¹⁶ａｔｏｍｓ・ｃｍ^-2程度注入する。なお、前
記第１シリコン酸化膜４０５と前記シリコン窒化膜４０
６と前記第２シリコン窒化膜４０８は、半導体記憶素子
のフローティングゲートとコントロールゲート間絶縁膜
であるＯＮＯ膜（Ｓｉ０₂／ＳｉＮ／Ｓｉ０₂）として用
いられる。

【０００８】次に図４（ｃ）の如く、前記ＭＯＳ型トラ
ンジスタを形成する領域と半導体記憶素子のゲート電極
を形成する領域に第１レジストマスク４１０を残し、ド
ライエチィング法により、前記第２多結晶シリコン膜４
０９及び前記第２シリコン酸化膜４０８及び前記シリコ
ン窒化膜４０６及び前記第１シリコン酸化膜４０５及び
前記第１多結晶シリコン膜４０４の不要部分を除去する
ことにより、半導体記憶素子のゲート電極を形成する。
例えば、前記第２多結晶シリコン膜４０９は、ＥＣＲ型
プラズマエッチング装置を用いて、Ｃｌ₂／Ｏ₂ガスでＰ
ｏｌｙ−Ｓｉ膜厚４００ｎｍに加え、オーバーエッチ量
５０ｎｍ相当をエッチングする。

【０００９】そして、前記第１シリコン酸化膜４０５と
前記シリコン窒化膜４０６及び前記第２シリコン酸化膜
４０８は、ＲＩＥ型プラズマエッチング装置を用いて、
ＣＨＦ₃／ＣＦ₄ガスで、オーバーエッチ量５０ｎｍ相当
でエッチングする。

【００１０】そして、前記第１多結晶シリコン膜４０４
は、下地ゲート酸化膜と高選択比を得るため、ＥＣＲ型
プラズマエッチング装置を用いて、ＨＢｒ／Ｃｌ₂ガス
でＰｏｌｙ−Ｓｉ膜厚に加え、オーバーエッチ量５０ｎ
ｍ相当をエッチングする。

【００１１】次に図４（ｄ）の如く、前記第１レジスト
マスク４１０を除去し、前記半導体記憶素子とＭＯＳ型
トランジスタのゲート電極を形成する領域に第２レジス
トマスク４１１を形成する。そしてドライエッチング法
により、前記第２多結晶シリコン膜４０９を所定形にす
ることによりＭＯＳ型トランジスタのゲート電極を形成
する。例えば、ＥＣＲ型プラズマエッチング装置を用い
て、ＨＢｒ／Ｃｌ₂ガスでＰｏｌｙ−Ｓｉ膜厚４００ｎ
ｍに加え、オーバーエッチ量１０ｎｍ相当をエッチング
する。

【００１２】最後に図４（ｅ）の如く、前記第２レジス
トマスク４１１を除去し、フォト及びイオン注入法によ
り、半導体記憶素子のソース４１２、及び半導体記憶素
子のドレイン４１３、及びＭＯＳ型トランジスタのソー
スオフセット４１４及びＭＯＳ型トランジスタのドレイ
ンオフセット４１５を形成する。次にＣＶＤ法によりシ
リコン酸化膜等の絶縁膜を堆積し、エッチング法によ
り、サイドウォール絶縁膜を形成する。そして、フォト
及びイオン注入法により、ＭＯＳ型トランジスタのソー
ス４１７、及びＭＯＳ型トランジスタのドレイン４１８
を形成する。

【００１３】以上が従来技術の半導体装置とその製造方
法である。

【００１４】

【発明が解決しようとする課題】しかし、前述の従来の
技術では、半導体記憶素子のゲート電極するために、コ
ントールゲートとフーローティングゲートコントール間
絶縁膜とフーティングングングゲートの３種類の材料を
エッチングしなければいけない為、エッチングが非常に
複雑になるという問題点があった。前述の従来の技術に
おいては、前記エッチングを行う為に、前記ＥＣＲプラ
ズマエッチング装置と前記ＲＩＥ型プラズマエッチング
装置の２種類のエッチング装置が必要であった。さら
に、前述の従来の技術においては、コントロールゲート
とフーローティングゲートをエッチングするためには、
前記ＥＣＲプラズマエッチング装置のガスを変更する必
要があった。

【００１５】また、前述の従来の技術では、半導体記憶
素子のゲート電極とＭＯＳ型トランジスタのゲート電極
を形成するためにフォト、及びエッチング工程がそれぞ
れ２回必要であり、製造工程数が非常に長くなるという
問題点があった。

【００１６】また、前述の従来の技術では、半導体記憶
素子のゲート電極とＭＯＳ型トランジスタのゲート電極
を別々のフォト及びエッチングにより形成するため、そ
れぞれの工程のエッチング面積が小さくなり、エッチン
グ時にエンドポイントが効きにくいという問題点があっ
た。特に、半導体記憶素子のゲート電極をエッチングす
る際は、フローティングゲートと半導体基板の間に、１
０ｎｍ程度の薄いトンネル酸化膜しかない為、エンドポ
イントが効きにくく、前記半導体基板がオーバーエッチ
ングされてしまうという問題点があった。

【００１７】また、前述の従来の技術では、半導体記憶
素子のデータ保持特性を向上させようとして、フーロー
ティングゲートコントロールゲート間絶縁膜を厚くする
と、半導体記憶素子のデータの書き込み特性が悪くなる
という問題点があった。また、従来の技術では、データ
書き換え時に高電圧が必要であるため、何回かデータの
書き換えをすると、前記高電圧を処理する為の高耐圧ト
ランジスタが、前記半導体記憶素子が壊れる前、動作し
なくなり、データ書き替え回数を制限するという問題点
があった。

【００１８】そこで本発明は、この様な問題点を解決す
るものでその目的とするところは、フラッシュＥＥＰＲ
ＯＭ等の半導体装置の製造工程数を大幅に削減し、且つ
半導体記憶素子のゲート電極を形成する為のエッチング
を容易にし、且つ半導体記憶素子のデータ保持特性とデ
ータの書き込み特性を大幅に向上させ、半導体記憶素子
のデータ書き換え時の印加電圧を低く設定できる半導体
装置を提供するところにある。

【００１９】

【課題を解決するための手段】

（手段１）本発明の半導体装置は、フローティングゲー
トとコントロールゲート、及びフーローティングゲート
コントロールゲート間絶縁膜を有するＭＯＳ型トランジ
スタ構造をなし、前記フローティングゲートへの電荷の
注入状態の如何によって、前記コントロールゲートの前
記ＭＯＳトランジスタの特性の制御しきい値電圧が変化
する半導体装置において、前記フローティングゲートの
側面のすべてが、前記コントロールゲートと前記フーロ
ーティングゲートコントロールゲート間絶縁膜におおわ
れていることを特徴としている。

【００２０】（手段２）本発明の半導体装置の製造方法
は、フローティングゲートとコントロールゲートとを有
するＭＯＳ型トランジスタ構造をなし、前記フローティ
ングゲートへの電荷の注入状態の如何によって、前記コ
ントロールゲートの前記ＭＯＳトランジスタの特性の制
御しきい値電圧が変化する半導体素子と前記半導体記憶
素子を駆動する為のＭＯＳ型トランジスタの製造方法に
おいて、半導体基板上にフィールド絶縁膜を形成する工
程、前記半導体基板上にトンネル酸化膜を形成する工
程、前記フィールド絶縁膜及び前記第１絶縁膜上に第１
導体層を形成する工程、前記第１導体層の不要部分を除
去し前記フローティングゲートを形成する工程、前記第
１導体層及び前記トンネル酸化上に絶縁膜を形成する工
程、前記絶縁膜上に第２導体層を形成する工程、前記半
導体記憶素子のゲート電極、及び前記半導体記憶素子を
駆動する為の前記半導体記憶素子ＭＯＳ型トランジスタ
のゲート電極を形成する領域にレジストマスクを形成す
る工程、前記レジストマスクを用いて前記第２導体層の
不要部分を除去することにより、前記半導体記憶素子の
ゲート電極及び、前記半導体記憶素子を駆動する為の前
記半導体記憶素子ＭＯＳ型トランジスタのゲート電極を
形成する工程からなることを特徴とする

【００２１】

【実施例】本発明の半導体装置の構造の一例を図１に示
す。

【００２２】半導体基板１０１上にフィールド絶縁膜１
０２が１００ｎｍから５００ｎｍ程度形成されており、
半導体記憶素子は、７ｎｍから１２ｎｍ程度のトンネル
酸化膜と燐等のＰ型不純物を含んだ多結晶シリコン膜よ
りなるフローティングゲート１０４と３ｎｍから１５ｎ
ｍ程度の第１シリコン酸化膜１０５、及び５ｎｍから２
０ｎｍ程度のシリコン窒化膜１０６及び１ｎｍから１０
ｎｍ程度の第２シリコン酸化膜１０８及び多結晶シリコ
ンもしくはポリサイドよりなるコントロールゲート１０
９及び半導体記憶素子のソース１１２及び半導体記憶素
子のドレイン１１３より形成されている。半導体記憶素
子を駆動する為のＭＯＳ型トランジスタは、７ｎｍから
３０ｎｍ程度のＭＯＳ型トランジスタのゲート酸化膜１
０７及び多結晶シリコンもしくはポリサイドにより形成
された通常トランジスタのゲート電極１１９及びＭＯＳ
型トランジスタのソースオフセット１１４及び、ＭＯＳ
型トランジスタのドレインオフセット１１５、及びサイ
ドウォール絶縁膜１１６及び、ＭＯＳ型トランジスタの
ソース１１７及びＭＯＳ型トランジスタのドレイン１１
８より形成されている。

【００２３】なお、前記第１シリコン酸化膜１０５及
び、前記シリコン窒化膜１０６、及び前記第２シリコン
酸化膜１０８は、半導体記憶素子のコントロールゲート
とフローティングゲート間絶縁膜として用いられる。

【００２４】図２（ａ）から図２（ｄ）は、本発明の１
実施例における半導体装置の製造方法の工程毎の主要断
面図である。なお、実施例の全図において、同一の機能
を有するものには、同一の符号を付け、その繰り返しの
説明は省略する。以下、図２（ａ）から図２（ｄ）に従
い、順に説明していく。

【００２５】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成し、熱酸化を行いフ
ィールド絶縁膜２０２を形成する。前記フィールド絶縁
膜２０２は５００ｎｍから８００ｎｍ程度形成する。前
記シリコン窒化膜を除去し、熱酸化法により前記半導体
基板２０１上にトンネル酸化膜２０３を形成する。たと
えば、１０００度の酸素濃度４０％の乾燥雰囲気中で酸
化を行い前記トンネル酸化膜２０３を形成する。前記ト
ンネル酸化膜２０３は、ＥＰＲＯＭの場合は３０ｎｍか
ら５０ｎｍ、フラッシュＥＥＰＲＯＭの場合は７ｎｍか
ら１２ｎｍぐらいが適当であろう。そして、前記トンネ
ル酸化膜２０３及び前記フィールド前記絶縁膜２０２上
に第１多結晶シリコン膜２０４を１００ｎｍから２００
ｎｍ程度形成する。通常モノシランガスを６２０度前後
で熱分解させ、前記第１多結晶シリコン膜２０４を堆積
させる。そして、この前記第１多結晶シリコン膜２０４
を低抵抗化するために、たとえば５族の元素（たとえば
燐元素や砒素など導電性不純物）をイオン打ち込み法を
用いて、１×１０¹⁵から１×１０¹⁶ａｔｏｍｓ・ｃｍ^-2
程度注入する。そして、フォト及びエッチングにより、
前記第１多結晶シリコン膜２０４の不要部分を除去する
ことにより、半導体記憶素子のフローティングゲートを
形成する。そして熱酸化法もしくは、ＣＶＤ法により、
前記トンネル酸化膜２０３及び前記第１多結晶シリコン
膜２１３及び前記フィールド絶縁膜２０２上に第１シリ
コン酸化膜２０５を形成する。例えば、前記第１シリコ
ン酸化膜２０５は、前記第１多結晶シリコン膜２０４上
に３ｎｍから１５ｎｍ程度形成する。そして、ＣＶＤ法
により前記第１シリコン酸化膜２０５上にシリコン窒化
膜２０６を５ｎｍから２０ｎｍ程度形成する。

【００２６】次に、図２（ｂ）の如く、フォト及びエッ
チングにより、ＭＯＳ型トランジスタを形成する領域に
形成された前記シリコン窒化膜２０６及び前記第１シリ
コン酸化膜２０５、及び前記トンネル酸化膜２０３を除
去する。そして、熱酸化法等により前記シリコン窒化膜
２０６上に第２シリコン酸化膜２０８を２ｎｍから５ｎ
ｍ程度形成し、前記半導体基板２０１上にＭＯＳ型トラ
ンジスタのゲート酸化膜２０７を形成する。前記ＭＯＳ
型トランジスタのゲート酸化膜は、高耐圧ＭＯＳ型トラ
ンジスタの場合は１５ｎｍから４０ｎｍ程度形成し、通
常ＭＯＳ型トランジスタの場合は、７ｎｍから２０ｎｍ
程度形成する。例えば、９００℃のドライ酸化により、
前記ＭＯＳ型トランジスタのゲート酸化膜を３５ｎｍ程
度形成した場合は、前記シリコン酸化膜２０８は３ｎｍ
程度形成される。そして、前記フィールド絶縁膜２０２
及び前記第２シリコン酸化膜２０８及び前記ＭＯＳ型ト
ランジスタのゲート酸化膜２０７上に第２多結晶シリコ
ン膜を４００ｎｍ程度形成する。そして、この前記第２
多結晶シリコン膜２０９を低抵抗化するために、たとえ
ば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法を用いて、１×１０¹⁵から１×
１０¹⁶ａｔｏｍｓ・ｃｍ^-2程度注入する。

【００２７】次に、図２（ｃ）の如く、レジストマスク
２１０を半導体記憶素子のゲート電極を形成する領域と
前記ＭＯＳ型トランジスタのゲート電極を形成する領域
に形成する。

【００２８】次に、図２（ｄ）の如く、ドライエッチン
グ法により、前記第２多結晶シリコン膜２０９の不要部
分を除去することにより、半導体記憶素子のゲート電極
とＭＯＳ型トランジスタのゲート電極を形成する。例え
ば、ＥＣＲ型プラズマエッチング装置を用いて、ＨＢｒ
／Ｃｌ₂ガスでＰｏｌｙ−Ｓｉ膜厚４００ｎｍに加え、
オーバーエッチ量１０ｎｍ相当をエッチングする。そし
て、フォト及びイオン注入法により、ＭＯＳ型トランジ
スタのソースオフセット２１４、及びＭＯＳ型トランジ
スタのドレインオフセット２１５を形成する。次にＣＶ
Ｄ法によりシリコン酸化膜等の絶縁膜を堆積し、エッチ
ング法により、サイドウォール絶縁膜２１６を形成す
る。そして、フォト及びイオン注入法により、ＭＯＳ型
トランジスタのソース２１７、及びＭＯＳ型トランジス
タのドレイン２１８を形成する。

【００２９】以上が本発明の一実施例の半導体装置とそ
の製造方法とである。

【００３０】この様に、図１の如く半導体記憶素子のフ
ローティングゲートの側壁と上方にコントロールゲート
とフローティイングゲートコントロールゲート間絶縁膜
を配置することにより、フローティングゲートとコント
ロールゲート間の面積を増やすことが可能となり、フロ
ーティングゲートとコントロールゲート間の容量が増
え、フローティイングゲートコントロールゲート間絶縁
膜を薄くすることなく、データ書き込み特性を向上させ
ることが可能となる。また、フローティングゲートとコ
ントロールゲート間の容量をあげることができることか
ら、従来より、低い印加電圧でデータの書き換えを行う
ことが可能となる。

【００３１】また、半導体記憶素子の構造を図１のよう
にすることにより、半導体記憶素子のゲート電極と半導
体記憶素子を駆動する為のＭＯＳ型トランジスタのゲー
ト電極が１回のフォト及びエッチングで形成することが
可能となり、フォトとエッチングと酸化工程が従来よ
り、それぞれ１工程ずつ削減され、また、半導体記憶素
子のゲート電極を形成する為のエッチングが非常に容易
になり、低コストの半導体装置と提供することが可能と
なる。

【００３２】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、本実施例の半導体装置では、半導体記憶装置のフロ
ーティングゲートとコントロールゲート間絶縁膜にＯＮ
Ｏ膜（Ｓｉ０₂／ＳｉＮ／Ｓｉ０₂）を用いたが、ＮＯ膜
（ＳｉＮ／Ｓｉ０₂）やシリコン酸化膜を用いた場合で
も有効である。

【００３３】また、本実施例の半導体装置では、半導体
記憶素子のコントールゲートに多結晶シリコン膜を用い
たが、モリブデンシリサイド等のポリサイドを用いても
同様の効果が得られる。

【００３４】

【発明の効果】本発明によれば、半導体記憶素子のフロ
ーティングゲートの側面のすべてを、コントロールゲー
トとフーローティングゲートコントロールゲート間絶縁
膜で覆うことにより、半導体装置の製造工程数を大幅に
削減し、且つ半導体記憶素子のゲート電極を形成する為
のエッチングを容易にし、且つ半導体記憶素子のデータ
保持特性とデータの書き込み特性を大幅に向上させ、半
導体記憶素子のデータ書き換え時に印加する電圧を低く
設定できる半導体装置を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を説明する為の
主要断面図。

【図２】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図。

【図３】従来の半導体装置を説明するための主要断面
図。

【図４】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図。

【符号の説明】

１０１半導体基板１０２フィールド絶縁膜１０３トンネル酸化膜１０４フローティングゲート１０５第１シリコン酸化膜（ＯＮＯ膜のボトム酸化
膜）１０６シリコン窒化膜（ＯＮＯ膜のシリコン窒化膜）１０７ＭＯＳ型トランジスタのゲート酸化膜１０８第２シリコン酸化膜（ＯＮＯ膜のトップ酸化
膜）１０９コントロールゲート１１２半導体記憶素子のソース１１３半導体記憶素子のドレイン１１４ＭＯＳ型トランジスタのソースオフセット１１５ＭＯＳ型トランジスタのドレインオフセット１１６サイドウォール絶縁膜１１７ＭＯＳ型トランジスタのソース１１８ＭＯＳ型トランジスタのドレイン１１９ＭＯＳ型トランジスタのゲート電極２０１半導体基板２０２フィールド絶縁膜２０３トンネル酸化膜２０４第１多結晶シリコン膜２０５第１シリコン酸化膜２０６シリコン窒化膜２０７ＭＯＳ型トランジスタのゲート酸化膜２０８第２シリコン酸化膜２０９第２多結晶シリコン膜２１０フォトレジスト２１２半導体記憶素子のソース２１３半導体記憶素子のドレイン２１４ＭＯＳ型トランジスタのソースオフセット２１５ＭＯＳ型トランジスタのドレインオフセット２１６サイドウォール絶縁膜２１７ＭＯＳ型トランジスタのソース２１８ＭＯＳ型トランジスタのドレイン３０１半導体基板３０２フィールド絶縁膜３０３トンネル酸化膜３０４フローティングゲート３０５第１シリコン酸化膜（ＯＮＯ膜のボトム酸化
膜）３０６シリコン窒化膜（ＯＮＯ膜のシリコン窒化膜）３０７ＭＯＳ型トランジスタのゲート酸化膜３０８第２シリコン酸化膜（ＯＮＯ膜のトップ酸化
膜）３０９コントロールゲート３１２半導体記憶素子のソース３１３半導体記憶素子のドレイン３１４ＭＯＳ型トランジスタのソースオフセット３１５ＭＯＳ型トランジスタのドレインオフセット３１６サイドウォール絶縁膜３１７ＭＯＳ型トランジスタのソース３１８ＭＯＳ型トランジスタのドレイン３１９ＭＯＳ型トランジスタのゲート電極４０１半導体基板４０２フィールド絶縁膜４０３トンネル酸化膜４０４第１多結晶シリコン膜４０５第１シリコン酸化膜４０６シリコン窒化膜４０７ＭＯＳ型トランジスタのゲート酸化膜４０８第２シリコン酸化膜４０９第２多結晶シリコン膜４１０第１フォトレジスト４１１第２フォトレジスト４１２半導体記憶素子のソース４１３半導体記憶素子のドレイン４１４ＭＯＳ型トランジスタのソースオフセット４１５ＭＯＳ型トランジスタのドレインオフセット４１６サイドウォール絶縁膜４１７ＭＯＳ型トランジスタのソース４１８ＭＯＳ型トランジスタのドレイン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/318 27/115

Claims

【特許請求の範囲】

【請求項１】フローティングゲートとコントロールゲー
ト、及びフーローティングゲートコントロールゲート間
絶縁膜を有するＭＯＳ型トランジスタ構造をなし、前記
フローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体装置におい
て、前記フローティングゲートの側面のすべてが、前記
コントロールゲートと前記フーローティングゲートコン
トロールゲート間絶縁膜におおわれていることを特徴と
している半導体装置。
【請求項２】請求項１記載の半導体装置において、前記
フーローティングゲートコントロールゲート間絶縁膜
が、シリコン酸化膜により形成されていることを特徴と
する半導体装置。
【請求項３】請求項１記載の半導体装置において、前記
フーローティングゲートコントロールゲート間絶縁膜
が、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜の積層膜）により形成されていることを特徴
とする半導体装置。
【請求項４】請求項１記載の半導体装置において、フー
ローティングゲートコントロールゲート間絶縁膜が、Ｎ
Ｏ膜（シリコン窒化膜とシリコン酸化膜の積層膜）によ
り形成されていることを特徴とする半導体装置。
【請求項５】請求項１記載の半導体装置において、フー
ローティングゲートゲートが多結晶シリコン膜により形
成されていることを特徴とする半導体装置。
【請求項６】請求項１記載の半導体装置において、コン
トロールゲートが多結晶シリコン膜により形成されてい
ることを特徴とする半導体装置。
【請求項７】請求項１記載の半導体装置において、コン
トロールゲートがポリサイドにより形成されていること
を特徴とする半導体装置。
【請求項８】請求項１記載の半導体装置において、半導
体記憶素子の駆動領域のフローティングゲートの側面に
形成されたコントロールゲートの下方のシリコン基板中
に濃い拡散層が形成されていることを特徴とする半導体
装置。
【請求項９】フローティングゲートとコントロールゲー
トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体素子と前記
半導体記憶素子を駆動する為のＭＯＳ型トランジスタの
製造方法において、半導体基板上にフィールド絶縁膜を
形成する工程、前記半導体基板上にトンネル酸化膜を形
成する工程、前記フィールド絶縁膜及び前記第１絶縁膜
上に第１導体層を形成する工程、前記第１導体層の不要
部分を除去し前記フローティングゲートを形成する工
程、前記第１導体層及び前記トンネル酸化上に絶縁膜を
形成する工程、前記絶縁膜上に第２導体層を形成する工
程、前記半導体記憶素子のゲート電極、及び前記半導体
記憶素子を駆動する為の前記半導体記憶素子ＭＯＳ型ト
ランジスタのゲート電極を形成する領域にレジストマス
クを形成する工程、前記レジストマスクを用いて前記第
２導体層の不要部分を除去することにより、前記半導体
記憶素子のゲート電極及び、前記半導体記憶素子を駆動
する為の前記半導体記憶素子ＭＯＳ型トランジスタのゲ
ート電極を形成する工程からなることを特徴とする半導
体装置の製造方法。
【請求項１０】請求項９記載の半導体装置の製造方法に
おいて、前記半導体記憶素子を形成する領域に形成され
た前記レジストマスクは、前記フローティングゲートす
べて覆っている位置に存在していることを特徴とする半
導体装置の製造方法。
【請求項１１】請求項９記載の半導体装置において、前
記フーローティングゲートコントロールゲート間絶縁膜
が、シリコン酸化膜により形成されていることを特徴と
する半導体装置の製造方法。
【請求項１２】請求項９記載の半導体装置において、前
記フーローティングゲートコントロールゲート間絶縁膜
が、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜の積層膜）により形成されていることを特徴
とする半導体装置の製造方法。
【請求項１３】請求項９記載の半導体装置において、フ
ーローティングゲートコントロールゲート間絶縁膜が、
ＮＯ膜（シリコン窒化膜とシリコン酸化膜の積層膜）に
より形成されていることを特徴とする半導体装置の製造
方法。
【請求項１４】請求項９記載の半導体装置において、前
記第１導体層が多結晶シリコン膜により形成されている
ことを特徴とする半導体装置。
【請求項１５】請求項９記載の半導体装置において、前
記第２導体層が多結晶シリコン膜により形成されている
ことを特徴とする半導体装置。
【請求項１６】請求項９記載の半導体装置において、前
記第２導体層がポリサイドにより形成されていることを
特徴とする半導体装置。