KR100975975B1 - Ｅｅｐｒｏｍ 셀 제조 방법 - Google Patents
Ｅｅｐｒｏｍ 셀 제조 방법 Download PDFInfo
- Publication number
- KR100975975B1 KR100975975B1 KR1020030056840A KR20030056840A KR100975975B1 KR 100975975 B1 KR100975975 B1 KR 100975975B1 KR 1020030056840 A KR1020030056840 A KR 1020030056840A KR 20030056840 A KR20030056840 A KR 20030056840A KR 100975975 B1 KR100975975 B1 KR 100975975B1
- Authority
- KR
- South Korea
- Prior art keywords
- control gate
- forming
- gate
- polymer
- nitride film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229920000642 polymer Polymers 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 폴리머를 이용하여 대칭의 선택 게이트를 형성으로써, 과도 소거(Over erase)가 발생하는 문제점을 해결하기 위한 EEPROM 셀 제조 방법에 관한 것으로, 소정의 하부 구조가 형성된 반도체 기판 상에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상에 유전체막을 형성하고 질화막을 증착하는 단계와, 상기 질화막에 대한 건식 식각 공정을 진행하여 질화막 스페이서를 형성하고, 고전압 게이트 산화막을 형성하는 단계와, 상기 고전압 게이트 산화막 형성한 결과물에 콘트롤 게이트 폴리 실리콘을 증착하는 단계와, 상기 콘트롤 게이트 폴리 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 콘트롤 게이트 폴리를 건식 식각 공정으로 식각하여 상기 콘트롤 게이트 폴리 실리콘 측벽에 폴리머가 재증착 되도록 하는 단계와, 상기 폴리머를 베리어로 콘트롤 게이트를 식각하는 단계를 포함하여 구성된다.
콘트롤 게이트, 플로팅 게이트, 폴리머
Description
도1은 종래 기술에 의해 형성된 EEPROM 셀의 단면을 나타낸 도면이다.
도2a 내지 도2g는 본 발명에 의한 EEPROM 셀 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 터널 산화막
220 : 플로팅 게이트 230 : 유전막
240 : 질화막 250 : 고전압 게이트 산화막
260 : 콘트롤 게이트 270 : 폴리머 사이드월 스페이서
본 발명은 EEPROM 셀 제조 방법에 관한 것으로, 보다 상세하게는 폴리머를 이용하여 대칭의 선택 게이트를 형성으로써, 과도 소거(Over erase)가 발생하는 문 제점을 해결할 수 있도록 하는 EEPROM 셀 제조 방법에 관한 것이다.
EEPROM은 플래시 메모리가 가지는 Over erase 문제를 해결하기 위하여 셀렉트 게이트를 형성하여 해결하고 있으나 컨트롤 게이트 대 플로팅 게이트 브레이크 다운(break down) 전압을 유지하기 위하여 두꺼운 산화막을 사용하여야 하기 때문에 게이트의 길이를 제어하는데 어려움이 있었다.
이러한 종래 기술에 의한 EEPROM 셀 제조 방법의 문제점을 하기 도면을 참조하여 설명한다.
도1은 종래 기술에 의해 형성된 EEPROM 셀의 단면을 나타낸 것으로, 실리콘 기판(100) 상에 형성된 터널 산화막(110), 터널 산화막 상부에 형성된 플로팅 게이트(120)과 플로팅 게이트의 측면 및 상부에 형성되는 절연막(130) 및 콘트롤 게이트 산화막(140)으로 구성된다.
이후의 공정에서 컨트롤 게이트용 폴리실리콘(150)을 증착한 후 식각 공정을 진행하는데, 이때 콘트롤 게이트 식각 공정시에 "A"와 같이 피크(Peak)가 발생하게되고, 폴리실리콘의 두께가 너무 두꺼울 경우 과도한 식각이 이루어질 가능성이 있어 포토레지스트 패턴을 이용한 식각 공정의 경우 진행상 불안전성을 지닌 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 선택 게이트를 형성하기 위 해 증차된 폴리실리콘을 폴리머가 다량 발생되도록 건식 식각하여 콘트롤 게이트용 폴리실리콘의 측벽에 스페이서 형태로 폴리머를 형성하고, 폴리머를 베리어로 콘트롤 게이트 패터닝 공정을 진행함으로써, 대칭의 안정된 선택 게이트를 형성할 수 있도록 하는 EEPROM 셀 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상에 유전체막을 형성하고 질화막을 증착하는 단계와, 상기 질화막에 대한 건식 식각 공정을 진행하여 질화막 스페이서를 형성하고, 고전압 게이트 산화막을 형성하는 단계와, 상기 고전압 게이트 산화막 형성한 결과물에 콘트롤 게이트 폴리 실리콘을 증착하는 단계와, 상기 콘트롤 게이트 폴리 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 콘트롤 게이트 폴리를 건식 식각 공정으로 식각하여 상기 콘트롤 게이트 폴리 실리콘 측벽에 폴리머가 재증착 되도록 하는 단계와, 상기 폴리머를 베리어로 콘트롤 게이트를 식각하는 단계를 포함하는 것을 특징으로 하는 EEPROM 셀 제조 방법에 관한 것이다.
상기 EEPROM 셀 제조 방법에 있어서, 상기 플로팅 게이트와 콘트롤 게이트 사이의 유전 특성을 향상시키기 위해 질화막 증착 전에 열산화 공정을 더 진행할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 EEPROM 셀 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 열산화 공정을 진행하여 터널 산화막(210)을 형성하고, 플로팅 게이트(220)용 폴리를 증착한다. 그리고, 산화 공정을 진행하고 질화막을 증착한 다음 산화 공정을 진행하여 유전체막(230)을 형성한다.
이어서, 도2b에 도시된 바와 같이 플로팅 게이트와 콘트롤 게이트와의 유전 특성을 향상시키기 위해 열산화 공정을 진행하여 실리콘 기판(200) 및 플로팅 게이트(220) 폴리를 산화시킨 후에 질화막(240)을 증착한다.
상기 질화막(240)에 대한 건식 식각 공정을 진행하여 도2c에 도시된 바와 같이 질화막 스페이서(240')를 형성하고, 도2d에 도시된 바와 같이 고전압 게이트 산화막(250)을 형성한 후 콘트롤 게이트(260) 폴리를 1500~2500Å의 두께로 증착한다.
그런 다음, 도2e에 도시된 바와 같이 콘트롤 게이트(260)를 패터닝하기 위한 포토레지스트 패턴(PR)을 형성하고, 도2f에 도시된 바와 같이 포토레지스트 외벽에 폴리머 사이드월 스페이서(270)를 형성하기 위하여 폴리실리콘의 일부를 HBr 또는 CHF3 가스를 포함하는 가스를 이용하여 콘트롤 게이트(260)용 폴리실리콘을 100~800 Å 건식 식각하여 폴리머가 콘트롤 게이트(260) 측벽에 재증착 되도록 한다.
상기 폴리머 사이드월 스페이서(270)를 형성한 후에 도2g에 도시된 바와 같이 상기 폴리머 사이드월 스페이서(270)를 베리어로 콘트롤 게이트(260) 식각 공정을 진행하여 EEPROM 셀을 형성한다. 이때, 상기 콘트롤 게이트(260) 패터닝 공정은 플로팅 게이트에서 0.05~0.15㎛ 오버랩시켜 패터닝한다.
이와 같은 본 발명에 따른 EEPROM 셀 제조 방법에 의하면, 선택 게이트를 형성하기 위해 증차된 폴리실리콘을 폴리머가 다량 발생되도록 건식식각하여 콘트롤 게이트용 폴리실리콘의 측벽에 스페이서 형태로 폴리머를 형성하고, 폴리머를 베리어로 콘트롤 게이트 패터닝 공정을 진행함으로써, 대칭의 안정된 선택 게이트를 형성할 수 있다.
상기한 바와 같이 본 발명은 콘트롤 게이트 폴리실리콘 건식 식각시 발생하는 폴리머를 베리어로 이용하여 콘트롤 게이트를 패터닝함으로써 균일한 대칭 선택 게이트 길이를 확보하여 EEPROM 셀의 동작 특성을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 소정의 하부 구조가 형성된 반도체 기판 상에 플로팅 게이트를 형성하는 단계와,상기 플로팅 게이트 상에 유전체막을 형성하고 질화막을 증착하는 단계와,상기 질화막에 대한 건식 식각 공정을 진행하여 질화막 스페이서를 형성하고, 상기 질화막 스페이서에 인접한 반도체 기판 위에 고전압 게이트 산화막을 형성하는 단계와,상기 고전압 게이트 산화막 형성한 결과물에 콘트롤 게이트 폴리 실리콘을 증착하는 단계와,상기 콘트롤 게이트 폴리 상부에 포토레지스트 패턴을 형성하는 단계와,상기 콘트롤 게이트 폴리를 건식 식각 공정으로 식각하여 상기 콘트롤 게이트 폴리 실리콘 측벽에 폴리머가 재증착 되도록 하는 단계와,상기 폴리머를 베리어로 콘트롤 게이트를 식각하는 단계를포함하는 것을 특징으로 하는 EEPROM 셀 제조 방법.
- 제 1항에 있어서, 상기 질화막 증착 전에 열산화 공정을 더 진행하는 것을 특징으로 하는 EEPROM 셀 제조 방법.
- 제 1항에 있어서, 상기 폴리머 재증착 공정은 상기 콘트롤 게이트 폴리실리콘을 HBr 또는 CHF3 가스를 포함하는 가스를 이용하여 식각하는 것을 특징으로 하는 EEPROM 셀 제조 방법.
- 제 1항에 있어서, 상기 폴리머 재증착 공정은 콘트롤 게이트 폴리실리콘을 100~800Å 건식 식각하여 증착하는 것을 특징으로 하는 EEPROM 셀 제조 방법.
- 제 1항에 있어서, 상기 콘트롤 게이트 패터닝 공정은 플로팅 게이트에서 0.05~0.15㎛ 오버랩시켜 패터닝 하는 것을 특징으로 하는 EEPROM 셀 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030056840A KR100975975B1 (ko) | 2003-08-18 | 2003-08-18 | Ｅｅｐｒｏｍ 셀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030056840A KR100975975B1 (ko) | 2003-08-18 | 2003-08-18 | Ｅｅｐｒｏｍ 셀 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050019961A KR20050019961A (ko) | 2005-03-04 |
| KR100975975B1 true KR100975975B1 (ko) | 2010-08-13 |
Family
ID=37228942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030056840A KR100975975B1 (ko) | 2003-08-18 | 2003-08-18 | Ｅｅｐｒｏｍ 셀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100975975B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274196A (ja) * | 1995-03-31 | 1996-10-18 | Seiko Epson Corp | 半導体装置とその製造方法 |
| KR19990031294A (ko) * | 1997-10-10 | 1999-05-06 | 윤종용 | 자기정렬 소스식각에 의한 터널 산화막 손상 방지 방법 |
| KR20030006813A (ko) * | 2001-07-16 | 2003-01-23 | 삼성전자 주식회사 | 불휘발성 메모리 장치의 게이트 형성방법 |
| KR20030050194A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리의 게이트 형성 방법 |
-
2003
- 2003-08-18 KR KR1020030056840A patent/KR100975975B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274196A (ja) * | 1995-03-31 | 1996-10-18 | Seiko Epson Corp | 半導体装置とその製造方法 |
| KR19990031294A (ko) * | 1997-10-10 | 1999-05-06 | 윤종용 | 자기정렬 소스식각에 의한 터널 산화막 손상 방지 방법 |
| KR20030006813A (ko) * | 2001-07-16 | 2003-01-23 | 삼성전자 주식회사 | 불휘발성 메모리 장치의 게이트 형성방법 |
| KR20030050194A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리의 게이트 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050019961A (ko) | 2005-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100946056B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| US20060160356A1 (en) | Method for fabricating self-aligned contact hole | |
| KR101001466B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100975975B1 (ko) | Ｅｅｐｒｏｍ 셀 제조 방법 | |
| US6391716B1 (en) | Method for forming poly spacer electron tunnel oxide flash with electric-field enhancing corners for poly to poly erase | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| KR100924862B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100986632B1 (ko) | 플래시 메모리의 컨트롤 게이트 제조방법 | |
| US6995062B2 (en) | Method to improve flash forward tunneling voltage (FTV) performance | |
| JP2006128613A (ja) | 半導体素子の製造方法 | |
| KR100788364B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100466192B1 (ko) | 반도체 소자의 제조 방법 | |
| US7105455B2 (en) | Method for fabricating nonvolatile memory device | |
| KR100490299B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR0150669B1 (ko) | 반도체 소자의 유전체막 형성방법 | |
| KR100451669B1 (ko) | 반도체 플래시 메모리 셀 제조 방법 | |
| KR100596835B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100436773B1 (ko) | 반도체 소자의 패턴 형성을 위한 식각 방법 | |
| KR100557224B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100592771B1 (ko) | 이피롬 소자의 제조 방법 | |
| KR100620231B1 (ko) | 플로팅 게이트 형성 방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR101051952B1 (ko) | 반도체소자의 제조방법 | |
| KR100537195B1 (ko) | 반도체 메모리장치의 커패시터 제조방법 | |
| KR100265010B1 (ko) | 반도체 소자의 콘택 홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130730 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 10 |