KR101051952B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법을 개시한다. 개시된 발명은 EEPROM 셀영 역과 로직영역으로 구분된 실리콘기판에 제1폴리실리콘층 및 하드마스크층을 차례 로 적층하는 단계; 상기 제1폴리실리콘층 및 하드마스크층을 패터닝하여 EEP ROM 셀영역에 플로팅게이트 및 하드마스크층을 형성하는 단계; 상기 하드마스크층과 플로팅게이트의 표면에 절연막스페이서를 형성하는 단계; 상기 절연막스페이서를 포함한 실리콘기판상에 제2폴리실리콘층을 형성하는 단계; 상기 로직영역상의 제2 폴리실리콘층을 패터닝하여 로직게이트를 형성하는 단계; 상기 EEPROM 셀영역 상의 제2폴리실리콘층부분을 패터닝하는 단계; 상기 패터닝된 제2폴리실리콘층부분 및 로직게이트를 포함한 전체 구조의 상면에 제2폴리실리콘층부분의 상면이 외부로 노출될 정도의 두께로 유기물질층을 형성하는 단계; 상기 외부로 노출된 제2폴리 실리콘층부분을 식각한후 유기물층을 제거하는 단계; 및 상기 전체 구조의 상면에 질화막 및 층간절연막을 차례로 적층하는 단계를 포함하여 구성된다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 소자내의 보이드를 보여 주는 소자 단면사진.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 실리콘기판 43 : 제1폴리실리콘층
45 : 하드마스크용 질화막 47 : 하드마스크용 산화막
49 : 측벽산화막 51 : 질화막스페이서
53 : 제2폴리실리콘층 53a : 로직게이트
53b : 제어게이트 55 : 제어게이트 마스크
57 : 유기물질층 59 : 스페이서
61 : 질화막 63 : BPSG막
A : EEPROM 셀영역 B : 로직영역
C : 경사
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 MEEL(머지드 EEPROM(merged electrically erasable programmable read only memory) & Logic)에 적용하는 반도체소자의 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 제조방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1a에 도시된 바와같이, 플레시 메모리영역(A)과 로직영역(B)로 구분된 실리콘기판(11)상에 폴리실리콘층(13)과 질화막(15) 및 산화막(17)을 순차적으로 적층한다.
그다음, 상기 산화막(17), 제1질화막(15) 및 폴리실리콘층(13)을 순차적으로 패터닝한후 폴리실리콘층(13)표면에 측벽산화막(19)을 형성한다.
이어서, 전체 구조의 상면에 질화막을 증착한후 이를 전면식각에 의해 선택적으로 식각하여 상기 순차적으로 패터닝된 산화막(17), 제1질화막(15) 및 측벽산화막(19)측면에 질화막스페이서(21)를 형성한다.
이어서, 상기 전체 구조의 상면에 게이트 형성용 폴리실리콘층(23)을 증착한 후 상기 로직영역(B)상의 폴리실리콘층(23)부분을 HBr/Cl2/CF4/HeO2 등의 가스를 이용한 선택적 식각공정에 의해 식각하여 로직게이트(23a)를 형성한다.
그다음, 상기 로직게이트(23a)를 포함한 로직영역(B)과 상기 플레시 메모리영역(A)부분의 제어게이트 형성지역의 폴리실리콘층(23)부분상에 제어게이트 마스크(25)를 형성한다.
이어서, 도 1b에 도시된 바와같이, 상기 플레시 메모리영역(A)상의 제어게이트 마스크(25)를 이용한 식각공정에 의해 상기 폴리실리콘층(23)을 선택적으로 식각하여 제어게이트(23b)를 형성한후 제어게이트 마스크(25)를 제거한다.
그다음, 도 1c에 도시된 바와같이, 상기 로직게이트(23a) 및 제어게이트 (23b)를 포함한 전체 구조의 상면에 HLD층을 150Å 두께로 증착하고, 이어 나이트라이드막을 800Å 두께로 증착한후 이들을 선택적으로 식각하고 계속해서 HLD층을 약 600Å 두께로 증착하고 살리사이드를 보호하기 위한 식각공정을 진행한후 나이트라이드막(33)을 300Å 두께로 증착한다.
이어서, 최종적으로 상기 제2질화막(33)상에 BPSG막(35)을 일정 두께이상으로 증착한다.
그런데, 종래 기술에 의하면, 도 1d 및 도 2에서와같이 EEPROM 셀 높이와 개구영역간의 에스펙트비가 높고, 개구영역상부의 프로파일이 수직(vertical)하여 BPSG 증착과정에서 보이드(37)가 발생하게 된다.
이에, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, EEPROM 셀 높이를 줄이고, 셀 폴리실리콘층상부에 경사를 형성하므로써 BPSG 보이드 발생을 방지할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, EEPROM 셀영역과 로직영역으로 구분된 실리콘기판에 제1폴리실리콘층 및 하드마스크층을 차례로 적층하는 단계; 상기 제1폴리실리콘층 및 하드마스크층을 패터닝하여 EEPROM 셀영역에 플로팅게이트 및 하드마스크층을 형성하는 단계; 상기 하드마스크층과 플로팅게이트의 표면에 절연막스페이서를 형성하는 단계; 상기 절연막스페이서를 포함한 실리콘기판상에 제2폴리실리콘층을 형성하는 단계; 상기 로직영역상의 제2폴리실리콘층을 패터닝하여 로직게이트를 형성하는 단계; 상기 EEPROM 셀영역상의 제2폴리실리콘층부분을 패터닝하는 단계; 상기 패터닝된 제2폴리실리콘층부분 및 로직게이트를 포함한 전체 구조의 상면에 제2폴리실리콘층부분의 상면이 외부로 노출될 정도의 두께로 유기물질층을 형성하는 단계; 상기 외부로 노출된 제2폴리실리콘층부분을 식각한후 유기물층을 제거하는 단계; 및 상기 전체 구조의 상면에 질화막 및 층간절연막을 차례로 적층하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상 세히 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 3a에 도시된 바와같이, 먼저 EEPROM 셀 영역(A)과 로직영역(B)로 구분된 실리콘기판(41)상에 폴리실리콘층(43)과 제1질화막(45) 및 산화막(47)을 순차적으로 적층한다.
그다음, 상기 산화막(47), 제1질화막(45) 및 폴리실리콘층(43)을 순차적으로 패터닝한후 폴리실리콘층(43)표면에 측벽산화막(49)을 형성한다.
이어서, 전체 구조의 상면에 질화막을 증착한후 이를 전면식각에 의해 선택적으로 식각하여 상기 순차적으로 패터닝된 산화막(47), 제1질화막(45) 및 측벽산화막(49)측면에 질화막스페이서(51)를 형성한다.
이어서, 상기 전체 구조의 상면에 게이트 형성용 폴리실리콘층(53)을 증착한후 상기 로직영역(B)상의 폴리실리콘층(53)부분을 HBr/Cl2/CF4/HeO2 등의 가스를 이용한 선택적 식각공정에 의해 식각하여 로직게이트(53a)를 형성한다.
그다음, 상기 로직게이트(53a)를 포함한 로직영역(B)과 상기 플레시 메모리영역(A)부분의 제어게이트 형성지역의 폴리실리콘층(53)부분상에 제어게이트 마스크(55)를 형성한다.
이어서, 도 3b에 도시된 바와같이, 상기 플레시 메모리영역(A)상의 제어게이트 마스크(55)를 이용한 식각공정에 의해 상기 폴리실리콘층(53)을 선택적으로 식 각하여 제어게이트용 폴리실리콘층패턴(53b)를 형성한후 제어게이트 마스크(55)를 제거한다.
그다음, 전체 구조의 상면에 PR 또는 BARC로 구성된 유기물질층(57)을 약 3500∼6000Å의 두께로 도포한다. 이때, 상기 EEPROM 셀영역(A)은 플로팅게이트 및 절연막 두께로 인해 약 7000Å의 높이를 가지며, 로직영역(B)에서는 폴리실리콘층 두께인 2500Å의 높이를 가진다.
따라서, 이들 영역들간에는 4500Å 정도의 단차가 생기고, 후속 폴리실리콘층 에치백공정시에 로직영역의 폴리실리콘층부분이 데미지를 받지 않을 정도의 약 두께 내지 EEPROM 셀의 폴리실리콘층부분이 확실히 오픈될 수 있을 정도의 두께인 3500∼6000Å의 두께로 코팅한다.
이어서, 도 3c에 도시된 바와같이, 오픈된 EEPROM 셀영역상의 폴리실리콘층패턴(53b)을 HBr/Cl2/CF4/CHF3 등의 가스를 이용한 에치백공정에 의해 약 1000∼1500Å 정도만큼 식각한후 유기물질층(57)을 식각한다.
이렇게 하여, EEPROM 셀 폴리실리콘층의 높이를 낮추고, EEPROM 셀 폴리실리콘층상부에 경사부(C)를 형성하므로써 오픈영역의 면적을 크게 하여 에스펙트비를 낮출 수 있다.
그다음, 도 3d에 도시된 바와 같이, 상기 로직게이트(53a) 및 제어게이트 (53b)를 포함한 전체 구조의 상면에 HLD층을 150Å 두께로 증착하고, 이어 나이트라이드막(59)을 800Å 두께로 증착한후 이들을 선택적으로 식각하고 계속해서 HLD 층을 약 600Å 두께로 증착하고 살리사이드를 보호하기 위한 식각공정을 진행한후 제2질화막(61)을 300Å 두께로 증착한다.
이어서, 도 3e에 도시된 바와같이, 최종적으로 상기 제2질화막(61)상에 층간절연막으로 사용하기 위해 BPSG막(65)을 일정 두께이상으로 증착한다.
이렇게 하여, EEPROM 셀의 높이와 오픈영역간의 에스펙트비가 낮아지고, 오픈영역상부의 프로파일을 경사지게 만듬으로써 BPSG 스텝 커버리지 특성을 향상시키므로써 BPSG 보이드 현상을 방지할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 기존과 같이 보이드가 존재하므로써 발생할 수 있는 후속 홀 형성을 위한 식각공정시에서의 과다한 식각으로 인해 실리콘기판의 데미지 및 웨이퍼 크랙 발생을 방지하므로써 소자 신뢰성 및 수율을 높일 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. EEPROM 셀영역과 로직영역으로 구분된 실리콘기판에 제1폴리실리콘층 및 하드마스크층을 차례로 적층하는 단계;
    상기 제1폴리실리콘층 및 하드마스크층을 패터닝하여 EEPROM 셀영역에 플로팅게이트 및 하드마스크층을 형성하는 단계;
    상기 하드마스크층과 플로팅게이트의 표면에 절연막스페이서를 형성하는 단계;
    상기 절연막스페이서를 포함한 실리콘기판상에 제2폴리실리콘층을 형성하는 단계;
    상기 로직영역상의 제2폴리실리콘층을 패터닝하여 로직게이트를 형성하는 단계;
    상기 EEPROM 셀영역상의 제2폴리실리콘층부분을 패터닝하는 단계;
    상기 패터닝된 제2폴리실리콘층부분 및 로직게이트를 포함한 전체 구조의 상면에 제2폴리실리콘층부분의 상면이 외부로 노출될 정도의 두께로 유기물질층을 형성하는 단계;
    상기 외부로 노출된 제2폴리실리콘층부분을 식각한후 유기물층을 제거하는 단계; 및
    상기 전체 구조의 상면에 질화막 및 층간절연막을 차례로 적층하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 유기물질층은 3500∼6000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제2폴리실리콘층을 식각하는 단계는, HBr/Cl2/CF4/ CHF3 가스를 이용한 에치백공정에 의해 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서, 상기 제2폴리실리콘층은 1000∼1500Å 두께만큼 식각하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제2폴리실리콘층 식각시에 식각되는 제2폴리실리콘층의 상면모서리부분이 경사지게 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서, 상기 유기물층은 PR 또는 BARC를 이용하는 것을 특징으로하는 반도체소자의 제조방법.
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KR20000044864A (ko) * 1998-12-30 2000-07-15 김영환 플래쉬 메모리 소자의 제조 방법
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