KR100743651B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 랜딩 플러그 콘택 및 스토리지 노드 콘택을 형성하기 위한 반도체 소자의 콘택 형성방법을 개시한다. 개시된 본 발명에 따른 콘택 형성방법은, 제1하드마스크막을 갖는 다수의 도전라인이 형성된 실리콘기판을 마련하는 단계; 상기 도전라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계; 상기 도전라인의 제1하드마스크막이 노출되도록 층간절연막을 CMP하는 단계; 상기 층간절연막의 일부 두께를 제거하는 단계; 상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계; 상기 도전라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계; 상기 CMP된 제2하드마스크막의 콘택 형성 영역에 형성된 부분을 식각하여 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 기판의 콘택 형성 영역을 오픈시키는 단계; 상기 오픈된 콘택 형성 영역을 매립하도록 도전막을 증착하는 단계; 및 상기 도전라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 하드마스크 패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택 형성방법{Method for forming contact of semiconductor device}
도 1a 내지 도 1f는 종래의 랜딩 플러그 콘택 형성방법을 도시한 공정별 단면도.
도 2는 도 1c에 대응하는 평면도.
도 3a 내지 도 3e는 종래의 스토리지 노드 콘택 형성방법을 도시한 공정별 단면도.
도 4는 도 3b에 대응하는 평면도.
도 5는 종래 랜딩 플러그 콘택 형성방법에서의 층간절연막 식각후 오픈 지역과 비오픈 지역간 게이트 하드마스크용 질화막의 두께 차이를 보여주는 사진.
도 6은 종래 랜딩 플러그 콘택 분리를 위한 CMP 후에 발생되는 웨이퍼 내의 콘택 손실 차이를 보여주는 사진.
도 7은 종래 스토리지 노드 콘택 형성방법에서의 오픈 지역과 비오픈 지역간 비트라인 하드마스크용 질화막의 두께 차이를 보여주는 사진.
도 8은 종래 스토리지 노드 콘택 분리를 위한 CMP 후에 발생되는 웨이퍼 내의 콘택 손실 차이를 보여주는 사진.
도 9a 내지 도 9g는 본 발명의 일실시예에 따른 랜딩 플러그 콘택 형성방법 을 도시한 공정별 단면도.
도 10은 도 9e에 대응하는 평면도.
도 11a 내지 도 11f는 본 발명의 다른 실시예에 따른 스토리지 노드 콘택 형성방법을 도시한 공정별 단면도.
도 12는 도 11e에 대응하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 게이트 절연막
3 : 게이트 도전막 4 : 게이트 하드마스크 질화막
5 : 게이트라인 6 : 접합영역
7 : 스페이서 질화막 8 : 제1층간절연막
9 : 하드마스크용 제1폴리실리콘막 9a : 제1폴리실리콘 하드마스크 패턴
11 : 콘택홀 12 : 플러그용 폴리실리콘막
12a : 랜딩 플러그 콘택 13 : 절연막
14 : 베리어막 15 : 도전막
16 : 비트라인 하드마스크 질화막 17 : 비트라인
18 : 스페이서 질화막 19 : 제2층간절연막
20 : 하드마스크용 제2폴리실리콘막 20a : 제2폴리실리콘 하드마스크 패턴
21a : 스토리지 노드 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 형성을 위한 SAC(Self Aligned Contact) 공정에서의 결함(fail)을 개선시킬 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.
반도체 메모리 소자, 즉, 디램 소자는 랜딩 플러그 콘택과 비트라인 콘택 및 스토리지 노드 콘택을 통해 캐패시터 및 비트라인과의 전기적 동작이 이루어진다. 이러한 콘택들, 즉, 콘택플러그들은 통상 기판 상에 게이트라인 또는 비트라인을 형성한 후에 층간절연막을 형성하고, 그런다음, 콘택 형성 영역의 층간절연막 부분을 선택적으로 식각하며, 이어서, 도전막을 증착한 후에 이를 CMP(Chemical Mechanical Polishing)하는 SAC(Self Aligned Contact) 공정을 통해 형성하고 있다.
여기서, 상기 도전막에 대한 CMP는 층간절연막 상에 증착된 도전막을 제거함과 아울러 게이트라인 또는 비트라인의 하드마스크 질화막을 일정량 함께 연마하여 이웃하는 콘택들간 완전한 분리가 이루어지도록 하고 있다.
구체적으로, 도 1a 내지 도 1f는 종래의 랜딩 플러그 콘택 형성방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(도시안됨)에 의해 활성영역이 한정된 실리콘기판(1)을 마련한다. 그런다음, 상기 실리콘기판(1) 상에 게이트 절연막(2), 게이트 도전막(3) 및 게이트 하드마스크 질화막(4)이 적층된 구조의 게이트라인들(5)을 형성한다. 이어서, 이온주입 공정을 통해 게이트라인(5) 양측의 기판(1) 표면 내에 접합영역(6)을 형성한 후, 접합영역(6)이 형성된 기판 결과물의 전면 상에 스페이서 질화막(7)과 제1층간절연막(8)을 차례로 형성한다.
도 1b를 참조하면, 게이트 하드마스크 질화막(4)이 노출되도록 제1층간절연막(8)과 제1스페이서 질화막(7)을 CMP한다.
도 1c를 참조하면, CMP된 제1층간절연막(8) 및 제1스페이서 질화막(7)과 노출된 게이트 하드마스크 질화막(4) 상에 하드마스크용 폴리실리콘막을 형성한 후, 이를 패터닝해서 활성영역 상에 배치된 게이트라인 부분 및 접합영역(6)을 노출시키는 제1폴리실리콘 하드마스크(9)를 형성한다.
도 2는 도 1c에 대응하는 평면도로서, 도시된 바와 같이, 제1폴리실리콘 하드마스크(9)가 활성영역 상에 배치된 게이트라인 부분 및 접합영역을 노출시키도록 형성된다.
도 1d를 참조하면, 제1폴리실리콘 하드마스크(9)로부터 노출된 제1층간절연막 부분을 식각한다. 그런다음, 결과물에 대해 버퍼용 USG 산화막(10) 증착 및 에치백 공정을 진행해서 콘택 형성 영역, 즉, 게이트라인들(5) 및 접합영역(6)을 동시에 노출시키는 콘택홀(11)을 형성한다.
도 1e를 참조하면, 콘택홀(11)을 매립하도록 기판 결과물 상에 플러그용 도전막으로서 제1폴리실리콘막(12)을 증착한다.
도 1f를 참조하면, 게이트 하드마스크 질화막(4)이 노출될 때까지 제1폴리실리콘막과 버퍼용 USG 산화막 및 제1폴리실리콘 하드마스크를 CMP하고, 이 결과로서, 게이트라인들(5) 사이의 접합 영역 상에 랜딩 플러그 콘택(12a)을 형성한다.
도 3a 내지 도 3e는 종래의 스토리지 노드 콘택 형성방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 랜딩 플러그 콘택(12a)이 마련되고, 이를 덮도록 제1층간절연막(8) 상에 절연막(13)이 형성되며, 상기 절연막(13) 상에 다수의 비트라인(17)이 형성된 구조의 실리콘기판(1)을 마련한다. 상기 비트라인(17)은, 도시된 바와 같이, 베리어막(14)과 도전막(15) 및 하드마스크 질화막(16)의 적층막으로 이루어진다. 상기 비트라인(17)을 포함한 절연막(13) 상에 제2스페이서 질화막(18)과 제2층간절연막(19)을 차례로 형성한다.
도 3b를 참조하면, 비트라인(17)의 상부에 일정 두께의 제2층간절연막(19)을 남기는 타겟(target)으로 상기 제2층간절연막(19)을 CMP한다. 그런다음, 상기 CMP된 제2층간절연막(19) 상에 하드마스크용 폴리실리콘막을 증착한 후, 이를 패터닝하여 스토리지 노드 콘택이 형성될 영역을 한정하는 제2폴리실리콘 하드마스크(20)을 형성한다.
도 4는 도 3b에 대응하는 평면도로서, 도시된 바와 같이, 제2폴리실리콘 하드마스크(20)는 스토리지 노드 콘택이 형성될 제2층간절연막 부분을 노출시키도록 형성된다.
도 3c를 참조하면, 상기 제2폴리실리콘 하드마스크(20)를 식각장벽으로 이용해서 노출된 제2층간절연막(19) 부분과 그 아래의 제2스페이서 질화막(18) 부분 및 절연막(13) 부분을 식각하여 스토리지 노드 콘택이 형성될 활성영역 부분을 오픈시킨다.
도 3d를 참조하면, 오픈된 영역을 매립하도록 결과물 상에 플러그용 도전막으로서 제2폴리실리콘막(21)을 증착한다.
도 3e를 참조하면, 비트라인 하드마스크 질화막(16)이 노출될 때까지 제2폴리실리콘막과 제2폴리실리콘 하드마스크를 CMP하고, 이를 통해, 비트라인들(17) 사이에 랜딩 플러그 콘택(12a)과 연결되는 스토리지 노드 콘택(21a)을 형성한다.
그러나, 전술한 종래의 랜딩 플러그 콘택 및 스토리지 노드 콘택 형성방법은 제1 및 제2 층간절연막들의 식각시 불가피하게 오픈 지역(open area)의 게이트 하드마스크 질화막의 손실이 발생되며, 이로 인해, 도 5 및 도 7에서와 같이 오픈 지역과 비오픈 지역(close area)간 게이트라인 및 비트라인 하드마스크 질화막의 두께 차이가 발생하게 되고, 이는 랜딩 플러그 콘택들 및 스토리지 노드 콘택들의 분리를 위한 후속하는 플러그용 폴리실리콘막의 CMP 공정시 연마량을 크게 해야 하는 원인이 된다.
더욱이, 이러한 오픈 지역과 비오픈 지역간 게이트라인 및 비트라인 하드마스크 질화막의 두께 편차는 웨이퍼 내에서 변동(variation)을 가지고 있으므로, 웨이퍼 전체에 대해 콘택들의 분리를 완전히 확보하기 위해서는 연마량이 더욱 커져야 하고, 이렇게 CMP 공정의 연마량이 커질 경우, 웨이퍼 내의 비균일성이 발생될 가능성이 높아지므로, 후속 공정시 정렬 마진을 감소시키게 되는 등의 문제를 야기하게 된다.
도 6은 종래 랜딩 플러그 콘택 분리를 위한 CMP 후에 발생되는 웨이퍼 내의 콘택 손실 차이를 보여주는 사진이고, 도 8은 종래 스토리지 노드 콘택 분리를 위 한 CMP 후에 발생되는 웨이퍼 내의 콘택 손실 차이를 보여주는 사진으로서, 보여지는 바와 같이, 웨이퍼의 중앙 및 가장자리간 손실 정도가 차이가 남을, 즉, 중앙에 비해 가장자리에서의 콘택 손실이 크게 발생됨을 알 수 있다.
따라서, 본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택 형성시 하드마스크 질화막의 두께 편차를 줄일 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 하드마스크 질화막의 두께 편차를 줄임으로써 플러그용 도전막의 연마량을 줄일 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 플러그용 도전막의 연마량을 줄임으로써 웨이퍼내 균일도를 향상시킬 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1하드마스크막을 갖는 다수의 도전라인이 형성된 실리콘기판을 마련하는 단계; 상기 도전라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계; 상기 도전라인의 제1하드마스크막이 노출되도록 층간절연막을 CMP하는 단계; 상기 층간절연막의 일부 두께를 제거하는 단계; 상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계; 상기 도전라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계; 상기 CMP된 제2하드마스크막의 콘택 형성 영역에 형성된 부분을 식각하여 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 기판의 콘택 형성 영역을 오픈시키는 단계; 상기 오픈된 콘택 형성 영역을 매립하도록 도전막을 증착하는 단계; 및 상기 도전라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 하드마스크 패턴을 제거하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.
여기서, 상기 도전라인은 게이트라인 또는 비트라인인 것을 특징으로 한다.
상기 오픈된 콘택 형성 영역은 게이트라인들 사이의 접합영역인 것을 특징으로 한다.
상기 오픈된 콘택 형성 영역은 비트라인들 사이의 랜딩 플러그 콘택 영역인 것을 특징으로 한다.
상기 층간절연막은 랜딩 플러그 콘택 형성시 300∼1000Å을 제거하는 것을 특징으로 한다.
상기 층간절연막은 스토리지 노드 콘택 형성시 100∼1000Å을 제거하는 것을 특징으로 한다.
상기 제1하드마스크막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하며, 상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 층간절연막을 CMP하는 단계는 상기 제1하드마스크막과 층간절연막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하며, 상기 제1하드마스크막은 질화막으로 이루어지고, 상기 층간절연막은 산화막으로 이루어진 것을 특징으로 한다.
상기 제2하드마스크막을 CMP하는 단계는 상기 제1하드마스크막과 제2하드마스크막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하며, 상기 제1하드마스크막은 질화막으로 이루어지고, 상기 제2하드마스크막은 폴리실리콘막으로 이루어진 것을 특징으로 한다.
상기 오픈 지역을 매립하는 도전막은 랜딩 플러그 콘택 형성의 경우에 폴리실리콘막인 것을 특징으로 한다.
상기 오픈 지역을 매립하는 도전막은 스토리지 노드 콘택 형성의 경우에 폴리실리콘막 또는 텅스텐막인 것을 특징으로 한다.
상기 도전막과 잔류된 하드마스크 패턴을 제거하는 단계는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1하드마스크막을 갖는 다수의 게이트라인 및 접합영역이 형성된 실리콘기판을 마련하는 단계; 상기 게이트라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계; 상기 게이트라인의 제2하드마스크막이 노출되도록 층간절연막을 CMP하는 단계; 상기 층간절연막의 일부 두께를 제거하는 단계; 상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계; 상기 게이트라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계; 상기 CMP된 하드마스크막의 콘택 형성 영역에 형성된 부분을 식각하여 하드마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 게이트라인들 사이의 접합영역을 오픈시키는 단계; 상기 오픈된 지역을 매립하도록 게이트라인 및 층간절연막 상에 도전막을 증착하는 단계; 및 상기 게이트라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 폴리실리콘 하드마스크를 제거하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.
여기서, 상기 층간절연막은 300∼1000Å을 제거하는 것을 특징으로 한다.
상기 제1하드마스크막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하며, 상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 층간절연막을 CMP하는 단계는 상기 제1하드마스크막과 층간절연막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하며, 상기 제1하드마스크막은 질화막으로 이루어지고, 상기 층간절연막은 산화막으로 이루어진 것을 특징으로 한다.
상기 제2하드마스크막을 CMP하는 단계는 상기 제1하드마스크막과 제2하드마스크막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하며, 상기 제1하드마스크막은 질화막으로 이루어지고, 상기 제2하드마스크막은 폴리실리콘막으로 이루어진 것을 특징으로 한다.
상기 오픈 지역을 매립하는 도전막은 폴리실리콘막인 것을 특징으로 한다.
상기 도전막과 잔류된 하드마스크 패턴을 제거하는 단계는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 한다.
게다가, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1하드마스크막을 갖는 비트라인들이 형성된 실리콘기판을 마련하는 단계; 상기 비트라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계; 상기 비트라인의 제1하드마스크막이 노출되도록 층간절연막을 CMP하는 단계; 상기 층간절연막의 일부 두께를 제거하는 단계; 상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계; 상기 비트라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계; 상기 CMP된 제2하드마스크막의 콘택 형성 영역 상에 형성된 부분을 식각해서 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 비트라인들 사이 영역을 오픈시키는 단계; 상기 오픈 지역을 매립하도록 비트라인 및 층간절연막 상에 도전막을 증착하는 단계; 및 상기 비트라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 하드마스크 패턴을 제거하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.
여기서, 상기 층간절연막은 100∼1000Å을 제거하는 것을 특징으로 한다.
상기 제1하드마스크막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하며, 상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 층간절연막을 CMP하는 단계는 상기 제1하드마스크막과 층간절연막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하며, 상기 제1하드마스크막은 질화막으로 이루어지고, 층간절연막은 산화막으로 이루어진 것을 특징으로 한다.
상기 제2하드마스크막을 CMP하는 단계는 상기 제1하드마스크막과 제2하드마스크막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하며, 상기 제1하드마스크막은 질화막으로 이루어지고, 상기 제2하드마스크막은 폴리실리콘막으로 이루어진 것을 특징으로 한다.
상기 오픈 지역을 매립하는 도전막은 폴리실리콘막 또는 텅스텐막인 것을 특징으로 한다.
상기 도전막과 잔류된 하드마스크 패턴을 제거하는 단계는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 랜딩 플러그 콘택 및 스토리지 노드 콘택의 형성시 폴리실리콘 하드마스크 패턴을 층간절연막 상에만 형성시켜서 게이트라인 및 비트라인의 전체가 오픈되도록 한다.
이 경우, 후속하는 층간절연막의 식각시 하드마스크 질화막의 손실이 발생되더라도 게이트라인 및 비트라인 전체에 걸쳐 손실되는 정도를 동일하게 가져갈 수 있으므로, 활성영역 상에 배치된 게이트라인 부분 및 비트라인 부분만을 선택적으로 노출시키는 것에 의해 손실 정도가 차이가 나게 되는 종래 기술과 비교해서 하드마스크 질화막의 두께 편차를 개선시킬 수 있다.
따라서, 본 발명은 하드마스크 질화막의 두께 편차를 최소화시킬 수 있어서 후속하는 플러그용 도전막의 연마량 또한 최소화시킬 수 있으며, 그래서, 웨이퍼내 균일도를 향상시킬 수 있다.
자세하게, 이하에서는 본 발명에 따른 랜딩 플러그 콘택 및 스토리지 노드 콘택의 형성방법을 설명하도록 한다.
도 9a 내지 도 9g는 본 발명의 일실시예에 따른 랜딩 플러그 콘택 형성방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1a 내지 도 1f와 동일한 부분은 동일한 도면부호 나타낸다.
도 9a를 참조하면, 소자분리막(도시안됨)에 의해 활성영역이 한정된 실리콘기판(1)을 마련한다. 그런다음, 상기 실리콘기판(1) 상에 게이트 절연막(2), 게이트 도전막(3) 및 게이트 하드마스크막 질화막(4)을 차례로 형성한 후, 이들을 패터닝하여 다수의 도전라인, 즉, 게이트라인(5)을 형성한다.
이어서, 이온주입 공정을 통해 게이트라인(5) 양측의 기판(1) 표면 내에 접합영역(6)을 형성한 후, 접합영역(6)이 형성된 기판 결과물의 전면 상에 스페이서 질화막(7)을 형성하고, 그런다음, 상기 스페이서 질화막(7) 상에 산화막 재질의 제1층간절연막(8)을 형성한다.
도 9b를 참조하면, 질화막에 대해 고선택비를 갖는, 즉, 질화막과 산화막의 연마선택비가 1:10∼1:200인 고선택비 슬러리(High Selectivity Slurry)를 사용함과 아울러 게이트 하드마스크 질화막(4)을 연마정지막으로 이용해서 제1층간절연막(8)을 CMP한다.
도 9c를 참조하면, 제1층간절연막(8)의 CMP가 수행된 기판 결과물에 대해 습 식 식각 또는 건식 식각 공정을 진행해서 게이트 하드마스크 질화막(4)의 상단부 전체를 노출시키는 형태로 상기 제1층간절연막(8)의 일정량, 예컨데, 100∼1000Å, 바람직하게는 300∼1000Å 정도를 제거한다. 그런다음, 이와 같은 기판 결과물 상에 후속하는 제1층간절연막(8)의 식각시 식각장벽으로 이용하기 위한 하드마스크용 제1폴리실리콘막(9)을 증착한다.
도 9d를 참조하면, 질화막에 대해 고선택비를 갖는, 즉, 질화막과 폴리실리콘막의 연마선택비가 1:10∼1:200인 고선택비 슬러리를 사용하여 게이트 하드마스크 질화막(4)이 노출될 때까지 상기 하드마스크용 제1폴리실리콘막을 CMP하고, 이를 통해, 게이트라인들(5) 사이의 제1층간절연막(8) 상에 하드마스크용 제1폴리실리콘막(9)을 잔류시킨다.
도 9e를 참조하면, 상기 하드마스크용 제1폴리실리콘막에 대한 CMP가 수행된 기판 결과물 상에 공지의 공정에 따라 랜딩 플러그 콘택 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한다. 이때, 상기 마스크패턴은 바람직하게 라인 타입으로 형성한다. 다음으로, 상기 마스크패턴을 식각마스크로 이용해서 하드마스크용 제1폴리실리콘막을 식각하여 제1폴리실리콘 하드마스크 패턴(9a)을 형성한다. 그런다음, 마스크패턴을 제거한 후, 상기 제1폴리실리콘 하드마스크 패턴(9a)을 식각장벽으로 이용하여 제1층간절연막(8)을 식각하고, 이어서, 버퍼용 USG 산화막(도시안됨)의 증착 및 에치백 공정을 통해 랜딩 플러그 콘택 형성 영역의 게이트라인(5) 및 접합영역(6)을 동시에 노출시키는 콘택홀(11)을 형성한다.
여기서, 도 10에 도시된 바와 같이, 본 발명의 제1폴리실리콘 하드마스크 패 턴(9a)은 게이트 하드마스크 질화막 상에는 형성되지 않고, 오픈되지 않을 제1층간절연막 상에만 형성되므로, 게이트라인(5)은 전체가 노출된다. 또한, 상기 제1폴리실리콘 하드마스크 패턴(9a)은 일정량이 제거된 제1층간절연막 부분에 형성되므로, 그 표면이 게이트 하드마스크 질화막(4)을 포함한 게이트라인(5)의 표면과 동일 높이를 갖게 된다.
따라서, 본 발명은 랜딩 플러그 콘택 형성을 위한 식각시 식각장벽으로 이용되는 제1폴리실리콘 하드마스크 패턴(9a)을 게이트라인(5)의 전체를 노출시키는 형태로 형성하였기 때문에, 상기 식각시 게이트 하드마스크 질화막(4)의 손실이 게이트라인(5) 전체에 대해 동일하게 발생되도록 할 수 있으며, 그래서, 본 발명은 게이트라인(5) 내에서의 하드마스크 질화막(4)의 두께 편차를 최소화시킬 수 있다.
도 9f를 참조하면, 콘택홀을 매립하도록 기판 결과물 상에 플러그용 도전막으로서 제1폴리실리콘막(12)을 증착한다.
도 9g를 참조하면, 게이트 하드마스크 질화막(4)이 노출되도록 상기 제1폴리실리콘막과 잔류된 제1폴리실리콘 하드마스크 패턴을 제거하고, 이 결과로, 게이트라인들(5) 사이의 접합영역(6) 상에 랜딩 플러그 콘택(12a)을 형성한다. 이때, 상기 제1폴리실리콘막과 잔류된 제1폴리실리콘 하드마스크 패턴의 제거는 바람직하게 CMP 공정으로 수행하며, 상기 CMP 대신에 에치백 공정을 진행하는 것도 가능하다.
여기서, 본 발명은 게이트라인(5) 내에서의 하드마스크 질화막(4)의 두께 편차를 최소화시켰기 때문에 상기 폴리실리콘막의 CMP시 연마량을 최소화시킬 수 있다. 따라서, 본 발명은 게이트 하드마스크 질화막(4)의 잔류 두께를 안정적으로 확 보함으로써 플러그용 도전막의 연마량을 최소화시킬 수 있으며, 그래서, 웨이퍼내 균일도를 향상시킬 수 있다.
도 11a 내지 도 11f는 본 발명의 다른 실시예에 따른 스토리지 노드 콘택 형성방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 11a를 참조하면, 랜딩 플러그 콘택(12a)을 포함한 제1층간절연막(8)이 형성된 실리콘기판(1) 상에 절연막(13)을 형성한 후, 상기 절연막(13)을 식각하여 비트라인 콘택 영역의 랜딩 플러그 콘택이 노출되도록 비트라인 콘택홀(도시안됨)을 형성한다. 그런다음, 상기 비트라인 콘택홀을 포함한 절연막(13) 상에 베리어막(14)과 도전막(15) 및 하드마스크 질화막(16)의 적층막으로 이루어진 다수의 도전라인, 즉, 비트라인(17)을 형성한다. 이어서, 상기 비트라인(17)을 포함한 절연막(13) 상에 스페이서 질화막(18)을 형성한 후, 상기 스페이서 질화막(18) 상에 산화막 재질의 제2층간절연막(19)을 형성한다.
도 11b를 참조하면, 비트라인 하드마스크 질화막(16)이 노출되도록 상기 제2층간절연막(19)을 CMP한다. 이때, 상기 제2층간절연막(19)의 CMP는 질화막과 산화막의 연마선택비가 1:10∼1:200인 고선택비 슬러리를 사용함과 아울러 비트라인 하드마스크 질화막(16)을 연마정지막으로 이용해서 수행한다.
도 11c를 참조하면, 제2층간절연막(19)의 CMP가 수행된 기판 결과물에 대해서 습식 식각 또는 건식 식각 공정을 진행하고, 이를 통해, 상기 제2층간절연막(19)의 일정량, 예컨데, 100∼1000Å 정도를 제거한다. 이때, 상기 제2층간절연막(19)은 비트라인 하드마스크 질화막(16)의 상단부 전체를 노출시키는 형태로 일 정량이 제거된다.
도 11d를 참조하면, 비트라인(17)을 포함하여 일정량이 제거된 제2층간절연막(19) 상에 후속하는 제2층간절연막(19)의 식각시 식각장벽으로 이용하기 위한 하드마스크용 제2폴리실리콘막을 증착한다. 그런다음, 질화막과 폴리실리콘막의 연마선택비가 1:10∼1:200인 고선택비 슬러리를 사용하여 비트라인 하드마스크 질화막(16)이 노출되도록 상기 하드마스크용 제2폴리실리콘막을 CMP하고, 이를 통해, 비트라인들(17) 사이의 제2층간절연막(19) 상에 하드마스크용 제2폴리실리콘막(20)을 잔류시킨다.
도 11e를 참조하면, 공지의 공정에 따라 하드마스크용 제2폴리실리콘막을 포함한 결과물 상에 스토리지 노드 콘택 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 후, 이러한 마스크패턴을 이용해서 노출된 하드마스크용 제2폴리실리콘막을 선택적으로 식각하여 제2폴리실리콘 하드마스크 패턴(20a)을 형성한다. 이때, 상기 마스크패턴은 라인 타입으로 형성한다. 그런다음, 상기 마스크패턴을 제거한 상태에서, 상기 제2폴리실리콘 하드마스크 패턴(20a)을 식각장벽으로 이용하여 제2층간절연막(19) 및 절연막(13)을 식각해서 스토리지 노드 콘택 형성 영역의 비트라인들(17) 사이의 랜딩 플러그 콘택(12a)을 오픈시킨다.
여기서, 도 12에 도시된 바와 같이, 본 발명의 제2폴리실리콘 하드마스크 패턴(20a)은 비트라인 하드마스크 질화막(16) 상에는 형성되지 않고 오픈되지 않을 제2층간절연막 부분 상에만 형성되므로, 비트라인(17)의 전체가 노출된다. 따라서, 본 발명은 비트라인(17) 전체를 노출시켰으므로, 스토리지 노드 콘택 형성을 위한 식각시 비트라인 하드마스크 질화막(16)의 손실이 비트라인(17) 전체에 대해 동일하게 발생하게 되며, 그래서, 본 발명은 비트라인(17) 내에서의 하드마스크 질화막(16)의 두께 편차를 최소화시킬 수 있다.
도 11f를 참조하면, 오픈된 영역을 매립하도록 결과물 상에 플러그용 도전막으로서 폴리실리콘막 또는 텅스텐막 등의 전도성 물질막을 증착한다. 그런다음, 비트라인 하드마스크 질화막(16)이 노출되도록 플러그용 도전막과 그 아래의 잔류된 제2폴리실리콘 하드마스크 패턴을 CMP해서 제거하고, 이를 통해, 비트라인들(17) 사이에 랜딩 플러그 콘택(12a)과 연결되는 스토리지 노드 콘택(21a)을 형성한다. 이때, 상기 CMP 대신에 에치백 공정을 진행하는 것도 가능하다.
여기서, 본 발명은 비트라인 내에서의 하드마스크 질화막의 두께 편차를 최소화시켰기 때문에 상기 플러그용 도전막의 연마량을 최소화시킬 수 있다. 따라서, 본 발명은 비트라인 하드마스크 질화막의 잔류 두께를 안정적으로 확보할 수 있으므로 플러그용 도전막의 연마량을 최소화시킬 수 있고, 그래서, 웨이퍼내 균일도를 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 랜딩 플러그 콘택 및 스토리지 노드 콘택의 형 성시 폴리실리콘 하드마스크 패턴을 게이트라인 및 비트라인의 전체가 노출되도록 하는 형태로 변경함으로써 상기 게이트라인 및 비트라인 내에서의 하드마스크 질화막의 손실 두께 편차를 최소화시킬 수 있다.
따라서, 본 발명은 하드마스크 질화막의 두께 편차를 최소화시키는 것에 의해 후속하는 플러그용 도전막의 연마량을 최소화시킬 수 있으며, 그래서, 웨이퍼내 균일도를 향상시킬 수 있으므로, 소자 특성 및 신뢰성을 향상시킬 수 있다.

Claims (34)

  1. 제1하드마스크막을 갖는 다수의 도전라인이 형성된 실리콘기판을 마련하는 단계;
    상기 도전라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계;
    상기 도전라인의 제1하드마스크막이 노출되도록 층간절연막을 CMP하는 단계;
    상기 층간절연막의 일부 두께를 제거하는 단계;
    상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계;
    상기 도전라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계;
    상기 CMP된 제2하드마스크막의 콘택 형성 영역 부분을 식각하여 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 기판의 콘택 형성 영역을 오픈시키는 단계;
    상기 오픈된 콘택 형성 영역을 매립하도록 도전막을 증착하는 단계; 및
    상기 도전라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 하드마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 도전라인은 게이트라인 또는 비트라인인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 오픈된 콘택 형성 영역은 게이트라인들 사이의 접합영역인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 1 항에 있어서,
    상기 오픈된 콘택 형성 영역은 비트라인들 사이의 랜딩 플러그 콘택 영역인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 층간절연막의 일부 두께를 제거하는 단계는 상기 제1하드마스크막의 상단부 측면만 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은 100∼1000Å을 제거하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제 1 항에 있어서,
    상기 제1하드마스크막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하며, 상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 제 1 항에 있어서,
    상기 층간절연막을 CMP하는 단계는 상기 제1하드마스크막과 층간절연막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 제 8 항에 있어서,
    상기 제1하드마스크막은 질화막으로 이루어지고, 상기 층간절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  10. 제 1 항에 있어서,
    상기 제2하드마스크막을 CMP하는 단계는 상기 제1하드마스크막과 제2하드마스크막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  11. 제 10 항에 있어서,
    상기 제1하드마스크막은 질화막으로 이루어지고, 상기 제2하드마스크막은 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  12. 제 1 항에 있어서,
    상기 오픈 지역을 매립하는 도전막은 랜딩 플러그 콘택 형성의 경우에 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  13. 제 1 항에 있어서,
    상기 오픈 지역을 매립하는 도전막은 스토리지 노드 콘택 형성의 경우에 폴리실리콘막 또는 텅스텐막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  14. 제 1 항에 있어서,
    상기 도전막과 잔류된 하드마스크 패턴을 제거하는 단계는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  15. 제1하드마스크막을 갖는 다수의 게이트라인 및 접합영역이 형성된 실리콘기판을 마련하는 단계;
    상기 게이트라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계;
    상기 게이트라인의 제2하드마스크막이 노출되도록 층간절연막을 CMP하는 단 계;
    상기 층간절연막의 일부 두께를 제거하는 단계;
    상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계;
    상기 게이트라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계;
    상기 CMP된 하드마스크막의 콘택 형성 영역 부분을 식각하여 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 게이트라인들 사이의 접합영역을 오픈시키는 단계;
    상기 오픈된 지역을 매립하도록 게이트라인 및 층간절연막 상에 도전막을 증착하는 단계; 및
    상기 게이트라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 폴리실리콘 하드마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  16. 제 15 항에 있어서,
    상기 층간절연막의 일부 두께를 제거하는 단계는 상기 제1하드마스크막의 상단부 측면만 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  17. 제 15 항에 있어서,
    상기 층간절연막은 300∼1000Å을 제거하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  18. 제 15 항에 있어서,
    상기 제1하드마스크막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하며, 상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  19. 제 15 항에 있어서,
    상기 층간절연막을 CMP하는 단계는 상기 제1하드마스크막과 층간절연막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  20. 제 19 항에 있어서,
    상기 제1하드마스크막은 질화막으로 이루어지고, 상기 층간절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  21. 제 15 항에 있어서,
    상기 제2하드마스크막을 CMP하는 단계는 상기 제1하드마스크막과 제2하드마스크막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  22. 제 21 항에 있어서,
    상기 제1하드마스크막은 질화막으로 이루어지고, 상기 제2하드마스크막은 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  23. 제 15 항에 있어서,
    상기 오픈 지역을 매립하는 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  24. 제 15 항에 있어서,
    상기 도전막과 잔류된 하드마스크 패턴을 제거하는 단계는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  25. 제1하드마스크막을 갖는 비트라인들이 형성된 실리콘기판을 마련하는 단계;
    상기 비트라인들을 덮도록 실리콘기판 상에 층간절연막을 형성하는 단계;
    상기 비트라인의 제1하드마스크막이 노출되도록 층간절연막을 CMP하는 단계;
    상기 층간절연막의 일부 두께를 제거하는 단계;
    상기 층간절연막의 일부 두께가 제거된 기판 결과물 상에 제2하드마스크막을 형성하는 단계;
    상기 비트라인의 제1하드마스크막이 노출되도록 제2하드마스크막을 CMP하는 단계;
    상기 CMP된 제2하드마스크막의 콘택 형성 영역 부분을 식각해서 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각장벽으로 이용해서 층간절연막을 식각하여 비트라인들 사이 영역을 오픈시키는 단계;
    상기 오픈 지역을 매립하도록 비트라인 및 층간절연막 상에 도전막을 증착하는 단계; 및
    상기 비트라인의 제1하드마스크막이 노출되도록 도전막과 잔류된 하드마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  26. 제 25 항에 있어서,
    상기 층간절연막의 일부 두께를 제거하는 단계는 상기 제1하드마스크막의 상단부 측면만 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  27. 제 25 항에 있어서,
    상기 층간절연막은 100∼1000Å을 제거하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  28. 제 25 항에 있어서,
    상기 제1하드마스크막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하며, 상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  29. 제 25 항에 있어서,
    상기 층간절연막을 CMP하는 단계는 상기 제1하드마스크막과 층간절연막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  30. 제 29 항에 있어서,
    상기 제1하드마스크막은 질화막으로 이루어지고, 상기 층간절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  31. 제 25 항에 있어서,
    상기 제2하드마스크막을 CMP하는 단계는 상기 제1하드마스크막과 제2하드마스크막의 연마선택비가 1:10∼1:200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  32. 제 31 항에 있어서,
    상기 제1하드마스크막은 질화막으로 이루어지고, 상기 제2하드마스크막은 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  33. 제 25 항에 있어서,
    상기 오픈 지역을 매립하는 도전막은 폴리실리콘막 또는 텅스텐막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  34. 제 25 항에 있어서,
    상기 도전막과 잔류된 하드마스크 패턴을 제거하는 단계는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897499B2 (en) * 2006-02-24 2011-03-01 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with self-aligned contact
KR100781874B1 (ko) * 2006-12-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20090011228A (ko) * 2007-07-25 2009-02-02 주식회사 하이닉스반도체 반도체 소자의 결함 검사 방법
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
KR101078732B1 (ko) * 2009-06-24 2011-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101185988B1 (ko) * 2009-12-30 2012-09-25 에스케이하이닉스 주식회사 반도체 메모리소자의 랜딩플러그컨택 형성방법
US8486834B2 (en) * 2011-05-24 2013-07-16 Nanya Technology Corporation Method for manufacturing memory device
CN106033742B (zh) * 2015-03-20 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9548366B1 (en) * 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US20200083154A1 (en) * 2018-09-10 2020-03-12 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component Carrier With a Photoimageable Dielectric Layer and a Structured Conductive Layer Being Used as a Mask for Selectively Exposing the Photoimageable Dielectric Layer With Electromagnetic Radiation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050116490A (ko) * 2004-06-07 2005-12-13 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR100570060B1 (ko) 2003-12-29 2006-04-10 주식회사 하이닉스반도체 반도체소자의 랜딩플러그콘택 형성 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355236B1 (ko) * 2000-09-21 2002-10-11 삼성전자 주식회사 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법
KR100343148B1 (ko) * 2000-11-10 2002-07-06 윤종용 반도체 소자의 콘택패드 형성방법
KR100471401B1 (ko) * 2002-12-27 2005-03-10 주식회사 하이닉스반도체 반도체소자의 콘택 패드 형성 방법
KR100475123B1 (ko) * 2003-01-07 2005-03-10 삼성전자주식회사 자기 정렬된 컨택 패드 분리를 위한 화학적 기계적 평탄화공정
KR100596834B1 (ko) * 2003-12-24 2006-07-04 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
TWI242797B (en) * 2004-06-01 2005-11-01 Nanya Technology Corp Method for forming self-aligned contact of semiconductor device
US20060105569A1 (en) * 2004-11-15 2006-05-18 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
KR100699865B1 (ko) * 2005-09-28 2007-03-28 삼성전자주식회사 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100570060B1 (ko) 2003-12-29 2006-04-10 주식회사 하이닉스반도체 반도체소자의 랜딩플러그콘택 형성 방법
KR20050116490A (ko) * 2004-06-07 2005-12-13 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법

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Publication number Publication date
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