KR20050067566A - 반도체소자의 셀콘택 분리 방법 - Google Patents
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Abstract
본 발명은 셀콘택분리막이 짧게 패터닝됨에 따라 발생하는 셀콘택간 브릿지를 하는데 적합한 반도체 소자의 셀콘택 분리 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 셀콘택 분리 방법은 반도체 기판 상부에 게이트배선을 형성하는 단계, 상기 게이트배선을 포함한 전면에 게이트완충산화막과 게이트스페이서질화막을 차례로 형성하는 단계, 상기 게이트스페이서질화막 상에 상기 게이트배선 사이를 충분히 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 게이트배선 사이에 콘택홀을 일부 개방시키는 단계, 상기 일부 개방된 콘택홀의 측벽에 증착과 식각을 동시에 진행하여 고밀도플라즈마산화막으로 된 측벽보호막을 형성하는 단계, 상기 게이트스페이서질화막을 전면 건식식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 완전히 개방시키는 단계, 및 상기 콘택홀내에 셀콘택을 매립시키는 단계를 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 셀콘택 분리방법에 관한 것이다.
DRAM 소자의 제조 공정은 기존의 일반적인 기술을 이용하면서 더 작은 디자인룰(Design rule)을 지닌 소자를 제작하는 것이 최근의 핵심과제이다. 그렇게 하므로써 적은 비용으로 더 많은 칩을 만들어 생산성을 향상시키기 때문이다.
그리고, DRAM 제조시 트랜지스터의 소스/드레인에 연결된 셀콘택(Cell contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다. 최근에 DRAM의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 셀콘택 분리 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 형성한다.
다음으로, 게이트라인 외측의 반도체 기판(11)에 이온주입을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.
다음으로, 게이트스페이서(17) 상에 게이트라인 사이를 충분히 채울때까지 층간절연막(18)을 형성한 후 평탄화하고, 콘택홀 형성을 위한 마스크(19)를 감광막을 이용하여 형성한다.
마스크(19)를 식각장벽으로 하여 층간절연막(18)을 선택적으로 건식식각하므로써 콘택홀(20)을 형성한다.
도 1b에 도시된 바와 같이, 마스크(19)를 제거한 후, 콘택홀(20)을 포함한 전면에 폴리실리콘막을 증착하고, 게이트라인의 표면 상부가 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 진행하여 게이트라인 사이에 셀콘택(21)을 형성한다. 이때, 화학적기계적연마후에 셀콘택(21)이 형성되지 않은 게이트라인 사이에는 층간절연막으로 된 셀콘택분리막(18a)이 잔류한다.
도 2a는 도 1b의 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2a에 도시된 바와 같이, 셀콘택(21)은 게이트라인 사이에 형성되며, 게이트라인과 셀콘택분리막(18a)에 의해 이웃한 셀콘택(21)간 분리되어 있다.
도 2b에 도시된 바와 같이, 셀콘택(21)은 필드산화막(12)에 의해 정의된 반도체기판(11)의 소스/드레인(16) 상에 형성되어 있고, 셀콘택(21)은 필드산화막(12) 상에 형성된 셀콘택분리막(18a)에 의해 서로 분리된다.
그러나, 상술한 종래 기술은 콘택홀(20)을 형성하기 위하 마스크(19) 공정시 설정된 폭보다 작게 패터닝되는 경우, 셀콘택(21)간 브릿지가 발생되는 문제가 있다. 즉, 마스크(19) 공정시 게이트라인을 지나서 더 길게(도 1a의 'x') 패터닝되어야 하지만, 매우 작은 디자인룰에서는 노광 공정이 어려워 짧게 패터닝되는 문제가 발생한다.
도 3은 종래기술에 따른 셀콘택간 브릿지를 나타낸 도면이다.
도 3에 도시된 바와 같이, 셀콘택분리막(18a)이 충분히 길게 패터닝되지 않으면 이웃한 셀콘택(18a)간 분리막 역할을 수행하지 못하므로 셀콘택(21)간에 브릿지(bridge)가 발생하고 있다.
위와 같은 셀콘택간 브릿지를 방지하기 위해 콘택홀 형성후에 USG(Undoped Silicate Glass)막을 증착한 후 습식식각을 통해 콘택홀 바닥의 USG막을 제거하고, 콘택홀 측벽부에 잔류시켜 잔류하는 USG막이 셀콘택분리막의 측벽보호막으로 작용하도록 하는 방법이 제안되었다.
그러나, 콘택홀 바닥부의 USG막을 제거하기 위한 습식식각시 USG막은 측면식각(Lateral etch)이 잘될 수 있어 셀콘택분리막의 측벽보호막으로서의 역할을 수행하지 못하는 문제가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 셀콘택분리막이 짧게 패터닝됨에 따라 발생하는 셀콘택간 브릿지를 하는데 적합한 반도체 소자의 셀콘택 분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 셀콘택 분리 방법은 반도체 기판 상부에 게이트배선을 형성하는 단계, 상기 게이트배선을 포함한 전면에 게이트완충산화막과 게이트스페이서질화막을 차례로 형성하는 단계, 상기 게이트스페이서질화막 상에 상기 게이트배선 사이를 충분히 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 게이트배선 사이에 콘택홀을 일부 개방시키는 단계, 상기 일부 개방된 콘택홀의 측벽에 증착과 식각을 동시에 진행하여 고밀도플라즈마산화막으로 된 측벽보호막을 형성하는 단계, 상기 게이트스페이서질화막을 전면 건식식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 완전히 개방시키는 단계, 및 상기 콘택홀내에 셀콘택을 매립시키는 단계를 포함하는 것을 특징으로 하며, 상기 측벽보호막을 형성하는 단계는 상기 콘택홀을 포함한 전면에 고밀도플라즈마산화막을 증착하는 단계, 및 상기 콘택홀 바닥에 형성된 상기 고밀도플라즈마산화막을 일부 식각하여 상기 측벽보호막을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 셀콘택 분리방법을 도시한 공정 단면도로서, 좌측은 게이트라인과 수직인 단면도이고, 우측은 게이트라인과 평행한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다. 여기서, 게이트전극(34)은 폴리실리콘막, 텅스텐실리사이드 또는 텅스텐막을 이용한다.
다음으로, 게이트라인 외측의 반도체 기판(31)내에 이온주입을 통해 소스/드레인(36)을 형성한 후, 게이트라인을 포함한 전면에 게이트완충산화막(37)과 게이트스페이서질화막(38)을 증착한다. 여기서, 게이트완충산화막(gate buffer oxide, 37)은 반도체 기판(31)과 게이트스페이서질화막(gate spacer nitride, 38)간의 기계적 스트레스를 방지하고자 도입한 것이며, 게이트스페이서질화막(38)은 후속 자기정렬콘택 식각공정시 식각중지막으로 사용하기 위해 도입된 것이다.
다음으로, 게이트스페이서질화막(38) 상에 게이트라인 사이를 충분히 채울때까지 층간절연막(39)을 형성한 후 평탄화하고, 콘택홀 형성을 위한 마스크(40)를 감광막을 이용하여 형성한다. 여기서, 마스크(40)는 감광막만을 이용한 것이거나 또는 노광공정을 용이하게 진행하여 셀콘택 분리막을 원하는 대로 확보하기 위해 실리콘질화막(Si3N4)이나 폴리실리콘막을 이용한 하드마스크(Hardmask)도 적용 가능하다. 예컨대, 층간절연막(39) 상에 하드마스크를 형성한 후, 하드마스크 상에 감광막을 이용한 마스크를 형성하고, 마스크를 식각장벽으로 하여 하드마스크를 식각한다. 그리고나서, 마스크를 제거한 후에 식각된 하드마스크를 식각장벽으로 하여 층간절연막(39)을 식각할 수 있다.
다음으로, 마스크(40)를 식각장벽으로 하여 층간절연막(39)을 자기정렬콘택(SAC) 식각 공정을 통해 게이트스페이서질화막(38)의 표면이 노출될때까지 선택적으로 건식식각하므로써 콘택홀(41)을 형성한다. 이때, 콘택홀(41) 형성을 위한 자기정렬콘택 식각 공정시 게이트라인 상부의 게이트스페이서질화막(38)과 게이트하드마스크질화막(35)이 일부분 소모되어 콘택홀(41) 형성후의 게이트라인의 프로파일이 둥글게 된다.
도 4b에 도시된 바와 같이, 마스크(40)를 제거한 후, 콘택홀(41)을 포함한 전면에 고밀도플라즈마증착장치(High Density Plasma)를 이용한 산화막(42)을 증착한다. 이하, 'HDP 산화막(42)'이라고 약칭하기로 한다.
이때, HDP 산화막(42)은 후속 게이트스페이서질화막(38) 식각시 발생되는 게이트하드마스크질화막(35)의 소모를 방지하기 위하여 스텝커버리지(step coverage)가 나쁘게 증착된다. 잘 알려진 바와 같이, 고밀도플라즈마증착장치는 식각(etch)과 증착(deposition)을 반복하여 증착하는 방식으로서, 평탄한 면에서는 식각보다는 증착이 많고 측벽 부분에서 증착보다는 식각이 많기 때문에 전체적으로 스텝커버리지가 나빠진다.
도 4c에 도시된 바와 같이, HDP 산화막(42) 증착과 동시에 스퍼터링(sputtering) 방식을 이용하여 HDP 산화막(42)의 일부를 식각하는데, 특히 콘택홀(41) 바닥의 HPD 산화막(42)을 식각한다. 이때, 스퍼터링 방식이 직진성을 갖기 때문에 게이트라인 사이의 콘택홀(41) 바닥에 형성된 HDP 산화막(42)을 선택적으로 식각할 수 있다. 여기서, 게이트라인의 상부 및 측벽, 그리고 층간절연막(39) 상부 및 콘택홀(41)의 측벽에 형성된 HDP 산화막(42)도 일부가 식각될 수 있으나, 콘택홀(41) 바닥에 형성된 HDP 산화막(42)에 비해 식각량이 작다.
위와 같은 HDP 산화막(42)의 스퍼터링 식각후에 게이트라인 상부에는 얇은 두께의 HDP 산화막(42a)이 잔류하며, 특히 콘택홀(41)의 측벽은 물론 층간절연막(38)의 상부를 덮는 측벽보호막(42b)으로 잔류한다. 잔류하는 HDP 산화막(42a)은 후속 게이트스페이서질화막(38)의 전면 식각시 게이트하드마스크질화막(35)이 손상되는 것을 방지하기 위한 것이고, 측벽보호막(42b)은 셀콘택간 브릿지를 방지하기 위한 것이다.
상술한 바에 따르면, HDP 산화막(42)의 증착과 식각을 동시에 진행하므로 별도의 습식식각 공정이 필요없다.
한편, HDP 산화막 증착시, 산소, SiH4 및 헬륨을 혼합하여 증착하며, 이때 낮은 파워(Low power)와 높은 파워(High power)를 모두 사용하여 정전척단(ESC chuck)에 높은 파워를 500W∼2000W로 인가하여 증착한다.
그리고, 콘택홀(41) 바닥의 HDP 산화막을 식각할때는 산소, 아르곤, 헬륨 및 수소 가스를 혼합하여 식각하고, 이때 낮은 파워와 높은 파워를 모두 사용하여 정전척단에 높은 파워를 1200W∼3500W로 인가하여 식각한다.
도 4d에 도시된 바와 같이, 게이트스페이서질화막(38)을 전면 건식식각하여 소스/드레인(36)의 표면을 노출시키면서 콘택홀(41)을 완전히 개방시킨다.
도 4e에 도시된 바와 같이, 콘택홀(41)을 포함한 전면에 폴리실리콘막을 증착하고, 게이트라인의 표면 상부가 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 진행하여 게이트라인 사이에 셀콘택(43)을 형성한다. 이때, 화학적기계적연마시에 HDP 산화막(42a) 및 게이트하드마스크질화막(35)이 일부 연마되고, 연마후에 셀콘택(43)이 형성되지 않은 게이트라인 사이에는 층간절연막으로 된 셀콘택분리막(39a)이 잔류한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고밀도플라즈마증착장치를 이용하여 콘택홀의 측벽에 HDP 산화막으로 된 측벽보호막을 형성하므로써 셀콘택간 분리 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 USG막으로 된 측벽보호막 형성시 필요했던 추가 습식식각 공정을 진행하지 않아도 되므로 공정을 단순화시킬 수 있는 효과가 있다.
또한, HDP 산화막의 증착과 식각을 동시에 진행하여 측벽보호막을 형성하므로써 공정 시간을 단축시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 셀콘택 분리 방법을 도시한 공정 단면도,
도 2a는 도 1b의 평면도,
도 2b는 도 2a의 Ⅰ-Ⅰ'선에 따른 단면도,
도 3은 종래기술에 따른 셀콘택간 브릿지를 나타낸 도면,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 셀콘택 분리방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크질화막 36 : 소스/드레인
37 : 게이트완충산화막 38 : 게이트스페이서질화막
39 : 층간절연막 41 : 콘택홀
42 : HDP 산화막 42b : 측벽보호막
Claims (8)
- 반도체 기판 상부에 게이트배선을 형성하는 단계;상기 게이트배선을 포함한 전면에 게이트완충산화막과 게이트스페이서질화막을 차례로 형성하는 단계;상기 게이트스페이서질화막 상에 상기 게이트배선 사이를 충분히 채울때까지 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 식각하여 상기 게이트배선 사이에 콘택홀을 일부 개방시키는 단계;상기 일부 개방된 콘택홀의 측벽에 증착과 식각을 동시에 진행하여 고밀도플라즈마산화막으로 된 측벽보호막을 형성하는 단계;상기 게이트스페이서질화막을 전면 건식식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 완전히 개방시키는 단계; 및상기 콘택홀내에 셀콘택을 매립시키는 단계를 포함하는 반도체 소자의 셀콘택 분리 방법.
- 제1항에 있어서,상기 측벽보호막을 형성하는 단계는,상기 콘택홀을 포함한 전면에 고밀도플라즈마산화막을 증착하는 단계; 및상기 콘택홀 바닥에 형성된 상기 고밀도플라즈마산화막을 일부 식각하여 상기 측벽보호막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 셀콘택 분리 방법.
- 제2항에 있어서,상기 고밀도플라즈마산화막을 증착하는 단계는,산소, SiH4 및 헬륨을 혼합하여 증착하는 것을 특징으로 하는 반도체소자의 셀콘택 분리 방법.
- 제3항에 있어서,상기 고밀도플라즈마산화막의 증착은,낮은 파워와 높은 파워를 모두 사용하여 정전척단에 높은 파워를 500W∼2000W로 인가하는 것을 특징으로 하는 반도체소자의 셀콘택 분리 방법.
- 제2항에 있어서,상기 고밀도플라즈마산화막의 식각은,산소, 아르곤, 헬륨 및 수소가스를 혼합하여 식각하는 것을 특징으로 하는 반도체소자의 셀콘택 분리 방법.
- 제5항에 있어서,상기 고밀도플라즈마산화막의 식각은,낮은 파워와 높은 파워를 모두 사용하여 정전척단에 높은 파워를 1200W∼3500W로 인가하는 것을 특징으로 하는 반도체소자의 셀콘택 분리 방법.
- 제1항에 있어서,상기 콘택홀을 일부 개방시키는 단계는,상기 층간절연막 상에 감광막을 이용한 마스크를 형성하는 단계; 및상기 마스크를 식각장벽으로 하여 상기 층간절연막을 상기 게이트스페이서질화막 표면이 드러날때까지 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 셀콘택 분리 방법.
- 제1항에 있어서,상기 콘택홀을 일부 개방시키는 단계는,상기 층간절연막 상에 하드마스크를 형성하는 단계;상기 하드마스크 상에 감광막을 이용한 마스크를 형성하는 단계;상기 마스크를 식각장벽으로 하여 상기 하드마스크를 식각하는 단계;상기 마스크를 제거하는 단계; 및상기 식각된 하드마스크를 식각장벽으로 하여 상기 층간절연막을 상기 게이트스페이서질화막 표면이 드러날때까지 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 셀콘택 분리 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849818B1 (ko) * | 2007-07-03 | 2008-07-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US11848364B2 (en) | 2020-10-05 | 2023-12-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2003
- 2003-12-29 KR KR1020030098553A patent/KR20050067566A/ko not_active Application Discontinuation
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