KR20060038242A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 소스/드레인 형성시 소스/드레인의 각 콘택홀을 별도로 형성하여 마스크 및 식각 공정을 단순화하면서, 아울러 별도의 단계를 진행할 때 발생될 수 있는 두 콘택간의 브릿지를 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 다수의 게이트 패턴과 소스 및 드레인을 형성하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 제 1스페이서막을 형성하는 단계; 전체 구조 상에 절연막을 형성하는 단계; 상기 게이트 패턴 사이에 상기 절연막이 형성되도록 상기 절연막을 평탄화 식각하는 단계; 상기 소스가 드러나도록 상기 절연막을 선택적으로 식각하는 단계; 상기 전체 구조 상에 제 1전도막, 하드마스크를 적층하고, 마스크 및 식각 공정으로 패터닝하여 소스콘택을 형성하는 단계; 상기 패터닝된 제 1전도막과 하드마스크의 측벽에 제 2스페이서막을 형성하는 단계; 상기 드레인이 드러나도록 상기 절연막을 식각하는 단계; 및 제 2전도막을 형성하여 드레인콘택을 형성하는 단계를 포함한다.
소스/드레인콘택, 쇼트, 콘택

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 콘택플러그 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 소스/드레인 콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 소스/드레인 21 : 반도체 기판
22 : 소자분리막 23 : 게이트절연막
24 : 게이트전도막 25 : 하드마스크질화막
26 : 스페이서막 27 : 절연막
28 : 포토레지스트 패턴 29 : 플러그 형성용 전도막
30 : 하드마스크 31 : 절연막 스페이서
32 : 전도막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소스/드레인 콘택 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다.
특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design Rule)이 감소하면서 셀의 트랜지스터들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1μm 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구 조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택플러그를 형성함에 있어서, 하부에서의 최소한의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 확보하기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 형태를 갖도록 하는 기술이 도입되어 통상적으로 사용되고 있다.
이러한 콘택 공정 마진을 확보하기 위해 DRAM 제조 공정에서는 랜딩 플러그 콘택(Landing Plug Contact; 'LPC') 구조를 널리 사용하고 있다. 랜딩 플러그 콘택 공정은 비트라인 콘택 및 스토리지 노드 콘택이 이루어질 부분의 게이트 전극 사이의 간극에 미리 폴리실리콘을 매립시킴으로써 후속 콘택 공정시 오버레이 마진을 확보하는 기술이다.
도 1은 종래 기술에 따라 랜딩 플러그 콘택이 형성된 DRAM 셀영역의 단면도로서, 이하 이를 참조하여 종래의 DRAM 제조 공정을 살펴본다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리막(12)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 절연막(13)을 성장시킨다.
다음으로, 반도체 기판(11) 전면에 게이트 전도막(14)을 증착하고, 게이트 전도막(14) 상부에 하드마스크질화막(15)을 증착한다.
이어서, 게이트 전극용 포토마스크를 사용한 사진 및 식각 공정을 실시하여 하드마스크질화막(15)을 패터닝하고, 패터닝된 하드마스크질화막(15)을 식각마스크로 사용하여 게이트 전도막(14)을 패터닝하여 게이트 패턴을 형성한다.
계속해서, 게이트 패턴을 이온주입 마스크로 사용하여 노출된 활성영역에 저농도 소스/드레인 이온주입을 실시하고, 게이트 패턴 측벽에 버퍼산화막 스페이서 (16) 및 질화막 스페이서(17)를 차례로 형성한 후, 소스/드레인 이온주입을 실시하여 소스/드레인(18a, 18b)을 형성한다.
다음으로, 기판 전체 구조 상부에 층간절연막(19)을 증착하고, T형 LPC 마스크 또는 I형 LPC 마스크를 사용한 사진 및 식각 공정을 실시하여 층간절연막(19)을 식각하므로써, 소스/드레인(18a, 18b)을 동시에 오픈시키고, 전체 구조 상에 LPC용 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크질화막(15)이 노출될 정도로 평탄화를 수행하여 LPC(20)를 형성한다.
이후, 층간절연막(도시하지 않음)을 증착하고 통상의 비트라인 및 캐패시터 형성 공정을 수행한다.
상술한 것처럼, 종래 기술에서는 소스/드레인의 콘택 플러그를 동시에 형성한 후, 플러그 상에 도선을 형성함으로써, 소스/드레인 콘택이 이루어진다.
그러나, 이러한 종래 기술은 소자가 미세해질수록 소스/드레인 콘택홀들간의 거리가 가까워짐에 따라 콘택플러그를 형성하기 위한 마스크 및 식각 공정에서의 공정마진이 급격하게 줄어든다.
또한, 소스/드레인 콘택플러그를 두 단계로 형성하는 경우, 하부 플러그와 상부 플러그 간의 겹치는 면적의 제어가 어렵고 공정 단계가 증가하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소스 /드레인 형성시 소스/드레인의 각 콘택홀을 별도로 형성하여 마스크 및 식각 공정을 단순화하면서, 아울러 별도의 단계를 진행할 때 발생될 수 있는 두 콘택간의 브릿지를 방지하는데 적합한 반도체 소자의 콘택플러그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 다수의 게이트 패턴과 소스 및 드레인을 형성하는 단계, 상기 게이트 패턴을 포함하는 결과물의 전면에 제 1스페이서막을 형성하는 단계, 전체 구조 상에 절연막을 형성하는 단계, 상기 게이트 패턴 사이에 상기 절연막이 형성되도록 상기 절연막을 평탄화 식각하는 단계, 상기 소스가 드러나도록 상기 절연막을 선택적으로 식각하는 단계, 상기 전체 구조 상에 제 1전도막, 하드마스크를 적층하고, 마스크 및 식각 공정으로 패터닝하여 소스콘택을 형성하는 단계, 상기 패터닝된 제 1전도막과 하드마스크의 측벽에 제 2스페이서막을 형성하는 단계, 상기 드레인이 드러나도록 상기 절연막을 식각하는 단계, 및 제 2전도막을 형성하여 드레인콘택을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 콘택플러그 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 소자분리막(도시하지 않음)을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트절연막(22)을 성장시킨다. 다음으로, 게이트절연막(22)이 형성된 구조 전면에 게이트 전극용 전도막(23) 및 하드마스크질화막(24)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 진행하여 다수의 게이트 패턴을 형성한다.
이어서, 노출된 활성 영역에 저농도 소스/드레인 이온주입을 실시하고, 게이트 패턴을 포함하는 반도체 기판 전면에 도선 보호를 위한 스페이서막(26)을 증착한다. 이 때, 스페이서막은 주로 질화막 계열을 사용한다. 스페이서막(26)의 증착 전후에 소스(20a) 및 드레인(20b)이 형성된다.
계속해서, 도 2b에 도시된 바와 같이, 스페이서막(26)이 형성된 반도체 기판을 덮는 절연막(27)을 형성한다.
절연막(27)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 스페이서막이 드러나도록 전면 식각 또는 CMP 공정을 통해 절연막(27)을 평탄화한다. 이 때, 하드마스크(26)가 드러날 때까지 식각을 할 수 있다.
계속해서, 절연막(27) 상부에 소스콘택 형성을 위한 포토레지스트 패턴(28)을 형성한다, 포토레지스트 패턴(28)과 그 하부의 층 사이에서의 접착 특성을 높이고, 난반사를 방지하기 위해 반사방지막(도시하지 않음)을 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(28)을 식각마스크로 절연막(27)을 식각하여 이웃하는 소스(20a) 노출시키는 콘택홀을 형성한다. 이후, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(28)을 제거한다.
콘택홀 형성 공정은 대체적으로, 절연막(27)과 게이트 하드마스크(25)의 식각선택비를 이용한 자기정렬콘택(Self Align Contact, SAC) 식각 공정으로, 포토레지스트 패턴(28)을 식각마스크로 절연막(27)을 식각하여 식각정지막에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막과 스페이서 등을 제거하여 기판을 노출시키는 콘택홀 오픈 공정 및 콘택홀의 개구부를 확장하며 시각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1∼10) 가스와 CH2 F2 등의 CaHbFc(a,b,c는 1∼10) 가스를 혼합하여 사용한다.
도 2d에 도시된 바와 같이, 콘택홀이 매립되도록 결과물의 전면에 소스콘택 형성용 전도막(29)을 증착하며 이 때, 플러그 형성용 전도막(29)으로는 폴리실리콘막을 주로 이용하고, 이외에도 선택적 에피텍셜 성장(Selective Epitaxial Growth) 방식을 이용한 실리콘막 등을 사용할 수 있다. 이어서, 하드마스크(30)를 증착한다.
이어서, 도 2e에 도시된 바와 같이, 플러그 형성용 전도막(29)과 하드마스크(30)을 패터닝하고, 그 측벽에 절연막 스페이서(31)를 형성한다. 계속해서 하드마스크(30)를 식각마스크로 하여 노출된 절연막(27)과 그 하부의 스페이서막(26)을 식각한다. 이에 의해 드레인(26b)이 노출되는 콘택홀이 형성된다.
이어서, 도 2f에 도시된 바와 같이, 전도막(32)를 형성하면 드레인 콘택이 완성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소스콘택과 드레인콘택을 별도로 형성하므로써 마스크 공정 및 식각 공정을 단순화할 수 있고, 소스콘택과 드레인콘택을 자기정렬콘택하므로써 두 콘택간의 겹치는 면적을 제어할 필요가 없다.

Claims (4)

  1. 반도체 기판 상에 다수의 게이트 패턴과 소스 및 드레인을 형성하는 단계;
    상기 게이트 패턴을 포함하는 결과물의 전면에 제 1스페이서막을 형성하는 단계;
    전체 구조 상에 절연막을 형성하는 단계;
    상기 게이트 패턴 사이에 상기 절연막이 형성되도록 상기 절연막을 평탄화 식각하는 단계;
    상기 소스가 드러나도록 상기 절연막을 선택적으로 식각하는 단계;
    상기 전체 구조 상에 제 1전도막, 하드마스크를 적층하고, 마스크 및 식각 공정으로 패터닝하여 소스콘택을 형성하는 단계;
    상기 패터닝된 제 1전도막과 하드마스크의 측벽에 제 2스페이서막을 형성하는 단계;
    상기 드레인이 드러나도록 상기 절연막을 식각하는 단계; 및
    제 2전도막을 형성하여 드레인콘택을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1스페이서막이 노출되도록 평탄화하는 단계는,
    화학·기계연마법, 건식 식각, 습식 식각에서 선택된 방법을 이용하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1스페이서막과 상기 제 2스페이서막은 질화막을 사용하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 소스콘택 및 드레인콘택은 각각 플러그인 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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US11955531B2 (en) 2018-11-23 2024-04-09 Samsung Electronics Co., Ltd. Method of forming an integrated circuit device having a contact capping layer

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