KR20100111468A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20100111468A
KR20100111468A KR1020090029916A KR20090029916A KR20100111468A KR 20100111468 A KR20100111468 A KR 20100111468A KR 1020090029916 A KR1020090029916 A KR 1020090029916A KR 20090029916 A KR20090029916 A KR 20090029916A KR 20100111468 A KR20100111468 A KR 20100111468A
Authority
KR
South Korea
Prior art keywords
plug
forming
region
interlayer insulating
cell
Prior art date
Application number
KR1020090029916A
Other languages
English (en)
Inventor
황응림
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090029916A priority Critical patent/KR20100111468A/ko
Publication of KR20100111468A publication Critical patent/KR20100111468A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 6F2 구조에서 플러그를 형성하기 위한 식각 공정을 용이하게 하여 공정 마진을 확보할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 셀 지역 및 주변 지역을 포함하며, 상기 셀 지역에 매몰 게이트가 형성되고, 상기 주변 지역에 게이트가 형성된 반도체 기판의 전 지역 상에 제1층간 절연막을 형성하는 단계와, 상기 셀 지역의 제1층간 절연막 부분에 제1플러그를 형성하는 단계와, 상기 셀 지역 및 주변 지역의 제1층간 절연막 부분에 각각 비트라인용 제2 및 제3플러그를 형성하는 단계와, 상기 셀 지역 및 주변 지역의 제1층간 절연막 상에 각각 상기 제2플러그 및 제3플러그와 연결되는 비트라인을 형성하는 단계와, 상기 비트라인을 포함한 제1층간 절연막 상에 제2층간 절연막을 형성하는 단계와, 상기 제2층간 절연막을 식각하여 상기 제1플러그를 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀 내에 스토리지 노드 콘택용 제4플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 6F2 구조에서 플러그를 형성하기 위한 식각 공정을 용이하게 하여 공정 마진을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 대용량화 요구가 점점 증가하고 있으나 칩의 크기를 증가시키는 데에 한계가 있으며, 그래서, 반도체 소자의 용량을 증가시키는 것이 어려운 실정이다. 왜냐하면, 칩의 크기가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 반도체 소자의 생산 수율이 감소되기 때문이다. 그래서, 최근에는 많은 수의 메모리 셀을 하나의 웨이퍼에 형성시키기 위해, 셀 레이아웃을 변화시켜 셀 면적을 감소시키는 노력이 지속되고 있다.
이러한 노력의 일환으로서, 활성 영역을 틸트시킴으로써 기존의 8F2 레이아웃에서 6F2 레이아웃으로 변화시키는 방법이 제안된 바 있다. 이와 같은 6F2 레이아웃에서는, 반도체 기판 내에 틸트된 활성 영역이 정의되며, 상기 활성 영역이 정의된 반도체 기판 상에 서로 수직하는 방향으로 연장되도록 워드라인 및 비트라인이 형성된다. 이때, 상기 워드라인은 하나의 활성 영역 상에 두개의 워드라인이 지나가도록 배치되고, 상기 비트라인은 하나의 활성 영역 상에 하나의 비트라인이 지나가도록, 구체적으로, 상기 비트라인은 상기 두개의 워드라인 사이의 활성 영역 부분을 지나가도록 배치된다. 그래서, 워드라인 외측의 활성 영역 부분에는 스토리지 노드 콘택 플러그가 각각 형성되고, 워드라인 사이의 활성 영역 부분에는 비트라인 콘택 플러그가 형성된다. 즉, 6F2 레이아웃을 갖는 반도체 소자의 경우에는 활성 영역 내에 스토리지 노드 콘택 플러그와 비트라인 콘택 플러그가 모두 배치될 수 있으므로, 기존의 8F2 레이아웃을 갖는 반도체 소자에 비하여 보다 더 집적도가 높다.
한편, 소자의 고집적화 추세에 부합하여 디자인 룰이 감소함에 따라 셀 지역에 매립 게이트를 적용하게 되었다. 그러나, 상기 매립 게이트는 주변 지역에는 적용되지 않기 때문에, 후속의 비트라인을 형성하기 위한 식각 공정시 상기 셀 지역과 주변 지역간의 패턴 밀도 차이로 인하여 단차가 발생된다.
게다가, 상기 식각 공정 후에 수행되는 스토리지 노드용 콘택홀을 형성하기 위한 식각 공정시 식각해야 할 깊이가 매우 깊기 때문에, 공정 마진을 확보하는데 어려움이 있다.
본 발명은 6F2 구조에서 플러그를 형성하기 위한 식각 공정을 용이하게 하여 공정 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 셀 지역과 주변 지역에 스토리지 노드 콘택용 플러그 및 비트라인 콘택용 플러그를 동시에 형성하여 상기 셀 지역과 주변 지역간의 패턴 밀도 차이를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 셀 지역 및 주변 지역을 포함하며, 상기 셀 지역에 매몰 게이트가 형성되고, 상기 주변 지역에 게이트가 형성된 반도체 기판의 전 지역 상에 제1층간 절연막을 형성하는 단계와, 상기 셀 지역의 제1층간 절연막 부분에 제1플러그를 형성하는 단계와, 상기 셀 지역 및 주변 지역의 제1층간 절연막 부분에 각각 비트라인용 제2 및 제3플러그를 형성하는 단계와, 상기 셀 지역 및 주변 지역의 제1층간 절연막 상에 각각 상기 제2플러그 및 제3플러그와 연결되는 비트라인을 형성하는 단계와, 상기 비트라인을 포함한 제1층간 절연막 상에 제2층간 절연막을 형성하는 단계와, 상기 제2층간 절연막을 식각하여 상기 제1플러그를 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀 내에 스토리지 노드 콘택용 제4플러그를 형성하는 단계를 포함한다.
여기서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 제4플러그를 형성하는 단계 전, 상기 콘택홀에 의해 노출된 제1플러그를 제거하는 단계를 더 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법에서, 상기 제4플러그는 상기 제1플러그를 제거하는 경우에 반도체 기판과 콘택하도록 형성한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법에서, 상기 노출된 제1플러 그는 SC-1 세정 용액을 이용한 세정 공정으로 제거한다.
본 발명은 6F2 구조에서 셀 가장자리부에 비트라인 콘택용 플러그를 형성하기 위한 식각 공정과 셀 중앙부에 스토리지 노드 콘택용 플러그를 형성하기 위한 식각 공정을 동시에 수행한 다음, 상기 셀 중앙부 및 주변 지역에 각각 비트라인 콘택용 플러그를 형성하기 위한 식각 공정을 함께 수행한다.
이렇게 하면, 상기 셀 가장자리부 및 셀 중앙부를 포함하는 셀 지역과 상기 주변 지역간의 패턴 밀도 차이가 발생되지 않기 때문에, 상기 셀 지역과 주변 지역간의 단차를 방지할 수 있다.
또한, 본 발명은 상기 스토리지 노드 콘택용 플러그를 형성하기 위한 식각 공정시 상기 셀 중앙부에 스토리지 노드 콘택용 플러그를 예비로 미리 형성해줌으로써, 식각해야할 깊이를 감소시킬 수 있으므로, 상기 식각 공정을 용이하게 하여 공정 마진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도시된 바와 같이, 게이트 형성 영역(도시안됨)을 포함하는 활성 영역(100a) 및 상기 활성 영역(100a)을 정의하는 소자분리막(102)을 구비하며, 상기 게이트 형성 영역에 홈(도시안됨)이 형성된 반도체 기판(100)이 형성되어 있다. 상기 반도체 기판(100)의 활성 영역(100a)은 6F2 구조를 통해, 예를 들어, 20∼35˚, 바람직하게, 26.5˚정도 틸트된 사선 방향으로 배열되어 있다.
여기서, 미설명된 도면부호 BG는 매몰 게이트를, 그리고, BG은 비트라인을 나타낸다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 가장자리부(C1) 및 셀 중앙부(C2)를 갖는 셀 지역(C)과 상기 셀 지역(C)의 주변에 주변 지역(P)을 포함하는 반도체 기판(100)을 형성한다. 상기 반도체 기판(100)은 게이트 형성 영역, 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성 영역(도시안됨)과 상기 활성 영역을 정의하는 소자분리막(102)을 포함한다.
상기 셀 지역(C)에 매몰 게이트(BG)를 형성한다. 상기 매몰 게이트(BG)는 상기 활성 영역의 표면보다 낮은 높이에 위치하는 상부면을 갖도록 형성한다. 그런 다음, 상기 매몰 게이트(BG) 상면에 산화막으로 이루어진 제1절연막(104)을 형성한 후, 상기 제1절연막(104)을 포함한 반도체 기판(100)의 전 지역 상에 질화막으로 이루어진 제2절연막(106)을 형성한다. 여기서, 상기 제1 및 제2절연막(104, 106)은 상기 매몰 게이트(BG)를 보호하기 위하여 형성하는 것이다.
도 2b를 참조하면, 상기 주변 영역(P)에 형성된 제2절연막(106)을 선택적으로 제거한 후, 상기 주변 지역(P)의 활성 영역 부분 상에 산화막으로 이루어진 게이트 절연막(108)을 형성한다. 상기 게이트 절연막(108)은, 예를 들어, 열산화 공정 또는 증착 공정을 통하여 형성한다. 그런 다음, 상기 게이트 절연막(108) 상에 게이트(G)를 형성하고, 상기 게이트(G)의 측면에 스페이서(S)를 형성한다. 상기 게이트 절연막(108)은 산화막으로 형성하고, 상기 스페이서(S)는 질화막으로 형성한다.
이어서, 상기 주변 지역(P)에 형성된 상기 게이트(G)를 보호하기 위하여 상기 게이트(G)가 형성된 반도체 기판(100)의 프로파일을 따라 제3절연막(110)을 형성한 후, 상기 셀 지역(C)에 매몰 게이트(BG)가 형성되고, 상기 주변 지역(P)에 게이트(G)가 형성된 반도체 기판(100)의 전 지역 상에 제1층간 절연막(112)을 형성한다. 상기 제3절연막(110)은 질화막으로 형성하고, 상기 제1층간 절연막(112)은 산화막으로 형성한다.
도 2c를 참조하면, 상기 제1층간 절연막(112) 상에 상기 셀 가장자리부(C1)의 비트라인 콘택 형성 영역 및 상기 셀 중앙부(C2)의 스토리지 노드 콘택 형성 영역을 동시에 각각 노출시키는 제1마스크 패턴(도시안됨)을 형성한 후, 상기 제1마스크 패턴을 식각마스크로 이용해서 상기 반도체 기판(100)이 노출될 때까지 상기 제1층간 절연막(112) 및 제2질화막(106)을 식각한다. 이로써, 상기 셀 가장자리부(C1)의 비트라인 콘택 형성 영역 및 상기 셀 중앙부(C2)의 스토리지 노드 콘택 형성 영역을 동시에 각각 노출시키는 제1홀(H1)을 형성한다.
한편, 상기 제1홀(H1)을 형성하기 위한 상기 식각 공정시, 상기 셀 가장자리부(C1)의 제1절연막(104)이 식각되어 상기 셀 가장자리부(C1)에 형성된 상기 매몰 게이트(BG)의 상부면이 노출될 수도 있다.
도 2d를 참조하면, 상기 제1마스크 패턴을 제거한 후, 상기 제1층간 절연막(112) 상에 상기 제1홀(H1)을 매립하도록 플러그용 제1도전막(도시안됨)을 형성한다. 그런 다음, 상기 제1층간 절연막(112)이 노출되도록 상기 플러그용 제1도전막을 제거하여 상기 제1홀(H1) 내에 제1플러그(P1)를 형성한다.
여기서, 상기 제1플러그(P1)는 상기 셀 지역(C)의 제1층간 절연막(112) 부분에 형성하며, 상기 플러그용 제1도전막은, 예를 들어, 폴리실리콘막 또는 금속막으로 형성할 수 있다.
도 2e를 참조하면, 상기 제1플러그(P1)를 포함한 제1층간 절연막(112) 상에 상기 셀 중앙부(C2)의 비트라인 콘택 형성 영역 및 상기 주변 지역의 비트라인 콘택 형성 영역을 동시에 각각 노출시키는 제2마스크 패턴(도시안됨)을 형성한 후, 상기 제2마스크 패턴을 식각마스크로 이용해서 상기 반도체 기판(100)이 노출될 때까지 상기 제1층간 절연막(112) 및 제2질화막(106)을 식각한다. 이로써, 상기 셀 중앙부(C2)의 비트라인 콘택 형성 영역 및 상기 주변 지역(P)의 비트라인 콘택 형성 영역을 동시에 각각 노출시키는 제2홀(H2)을 형성한다.
한편, 상기 제2홀(H2)을 형성하기 위한 상기 식각 공정시, 상기 주변 지역(P)의 제3절연막(110)이 식각되어 상기 주변 지역(P)에 형성된 상기 게이트(G)의 상부면이 노출될 수도 있다.
도 2f를 참조하면, 상기 제2마스크 패턴을 제거한 후, 상기 제1층간 절연막(112) 상에 상기 제2홀(H2)을 매립하도록 플러그용 제2도전막(도시안됨)을 형성한다. 그런 다음, 상기 제1층간 절연막(112)이 노출되도록 상기 플러그용 제2도전막을 제거하여 상기 제2홀(H2) 내에 제2플러그(P2) 및 제3플러그(P3)를 형성한다.
여기서, 상기 제2플러그(P2) 및 제3플러그(P3)는 상기 셀 지역(C)의 셀 중앙부(C2) 및 상기 주변 지역의 제1층간 절연막(112) 상에 각각 형성되며, 비트라인용 플러그이다.
도 2g를 참조하면, 상기 제1, 제2 및 제3플러그(P1, P2, P3)를 포함하며, 상기 셀 지역(C) 및 주변 지역(P)의 제1층간 절연막(112) 상에 비트라인용 제3도전막(도시안됨)을 형성한다. 상기 비트라인용 제3도전막은 폴리실리콘막(114)과 질화막(116)의 적층막으로 형성한다.
도 2h를 참조하면, 상기 질화막(116) 및 폴리실리콘막(114)을 식각하여 상기 셀 지역(C) 및 주변 지역(P)의 제1층간 절연막(112) 상에 각각 상기 제1, 제2 및 제3플러그(P1, P2, P3)와 연결되는 비트라인(BL)을 형성한다. 그런 다음, 상기 셀 지역(C)에 형성된 비트라인(BL) 상에 상기 주변 지역(P)을 노출시키는 제3마스크 패턴(도시안됨)을 형성한 후, 상기 제3마스크 패턴을 식각마스크로 이용해서 상기 노출된 제1층간 절연막(112) 부분을 제거한다.
이어서, 상기 제3마스크 패턴을 제거한 후, 상기 비트라인(BL)을 포함한 기판 결과물 상에 제2층간 절연막(118)을 형성한다. 상기 제2층간 절연막(118)은 산화막으로 형성한다.
도 2i를 참조하면, 상기 제2층간 절연막(118)을 일부 식각하여 상기 비트라인(BL)을 노출시킨 후, 상기 비트라인(BL)을 포함한 제2층간 절연막(118) 상에 상기 셀 중앙부(C2)의 제1플러그(P1) 부분을 노출시키는 하드마스크(HM)를 형성한다. 상기 하드마스크(HM)를 식각마스크로 이용해서 상기 질화막(116) 및 폴리실리콘막(114)을 식각하여 상기 셀 중앙부(C2)의 제1플러그(P1)를 노출시키는 콘택홀(H3)을 형성한다.
도 2j를 참조하면, 상기 콘택홀(H3)에 의해 노출된 상기 제1플러그(P1)를 제거한다. 상기 노출된 제1플러그(P1)는 습식 세정 공정을 수행하여 제거하며, 예를 들어, SC-1(Standard clean-1) 세정 용액을 이용한 세정 공정으로 수행하여 제거한다. 상기 SC-1 세정 용액은 NH4OH, H2O2 및 H2O을 포함하며, 예를 들어, 상기 NH4OH:H2O2:H2O은 1:1:4∼1:1:6의 비율로, 바람직하게는, 1:1:5의 비율로 혼합된다.
여기서, 상기 NH4OH은 여러 가지 분자나 이온, 콜로이드 입자 따위가 용매 가운데 녹을 때, 주로 물리적인 힘이 작용하여 용매가 이들 입자를 둘러싸고 분자 집단을 만드는 일, 즉, 용매화 작용의 역할을 하며, 또한, 상기 NH4OH은 화합물을 생성시키는 역할을 한다. 그리고, 상기 H2O2는 강력한 산화력을 가져 세정을 용이하게 하는 역할을 한다.
도 2k를 참조하면, 상기 콘택홀(H3)을 매립하도록 플러그용 제4도전막(도시안됨)을 형성한 후, 상기 플러그용 제4도전막을 CMP하여 상기 콘택홀(H3) 내에 스 토리지 노드 콘택용 제4플러그(P4)를 형성한다.
한편, 도 3에 도시된 바와 같이, 상기 제4플러그(P4)를 상기 셀 중앙부(C2)에 형성된 제1플러그(P1) 상에 형성할 수도 있다. 상기 제4플러그(P4)는, 예를 들어, 폴리실리콘막 및 금속막 중 어느 하나의 막으로 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 6F2 구조에서 셀 가장자리부에 비트라인 콘택 플러그를 형성하기 위한 식각 공정시 셀 중앙부에 스토리지 노드 콘택 플러그를 형성하기 위한 식각 공정을 함께 수행한다. 그런 다음, 상기 셀 중앙부 및 주변 지역에 비트라인 콘택 플러그를 형성하기 위한 식각 공정을 수행한다.
이렇게 하면, 상기 셀 가장자리부 및 셀 중앙부를 갖는 셀 지역과 상기 주변 지역간의 패턴 밀도 차이가 발생되지 않기 때문에, 상기 셀 지역과 주변 지역간의 단차를 방지할 수 있다.
또한, 본 발명은 스토리지 노드 콘택 플러그를 형성하기 전에, 미리 예비로 스토리지 노드 콘택 플러그를 형성해줌으로써, 상기 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그를 형성하기 위한 식각 공정시 식각해야할 깊이를 감소시킬 수 있다. 그래서, 본 발명은 상기 식각 공정을 용이하게 하여 공정 마진을 확보할 수 있고, 공정을 단순화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

Claims (4)

  1. 셀 지역 및 주변 지역을 포함하며, 상기 셀 지역에 매몰 게이트가 형성되고, 상기 주변 지역에 게이트가 형성된 반도체 기판의 전 지역 상에 제1층간 절연막을 형성하는 단계;
    상기 셀 지역의 제1층간 절연막 부분에 제1플러그를 형성하는 단계;
    상기 셀 지역 및 주변 지역의 제1층간 절연막 부분에 각각 비트라인용 제2 및 제3플러그를 형성하는 단계;
    상기 셀 지역 및 주변 지역의 제1층간 절연막 상에 각각 상기 제2플러그 및 제3플러그와 연결되는 비트라인을 형성하는 단계;
    상기 비트라인을 포함한 제1층간 절연막 상에 제2층간 절연막을 형성하는 단계;
    상기 제2층간 절연막을 식각하여 상기 제1플러그를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 스토리지 노드 콘택용 제4플러그를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 그리고, 상기 제4플러그를 형성하는 단계 전,
    상기 콘택홀에 의해 노출된 제1플러그를 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제4플러그는 상기 제1플러그를 제거하는 경우에 반도체 기판과 콘택하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 노출된 제1플러그는 SC-1 세정 용액을 이용한 세정 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020090029916A 2009-04-07 2009-04-07 반도체 소자의 제조방법 KR20100111468A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090029916A KR20100111468A (ko) 2009-04-07 2009-04-07 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090029916A KR20100111468A (ko) 2009-04-07 2009-04-07 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20100111468A true KR20100111468A (ko) 2010-10-15

Family

ID=43131713

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090029916A KR20100111468A (ko) 2009-04-07 2009-04-07 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20100111468A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8298893B2 (en) 2010-11-26 2012-10-30 Hynix Semiconductor Inc. Method for manufacturing semiconductor device having multi-layered contact
US9318570B2 (en) 2013-12-13 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device
US11785763B2 (en) 2021-06-14 2023-10-10 Samsung Electronics Co., Ltd. Semiconductor devices having contact plugs

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8298893B2 (en) 2010-11-26 2012-10-30 Hynix Semiconductor Inc. Method for manufacturing semiconductor device having multi-layered contact
US8614509B2 (en) 2010-11-26 2013-12-24 SK Hynix Inc. Semiconductor device having a multi-layered line and manufacturing method of the same
US9318570B2 (en) 2013-12-13 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device
US11785763B2 (en) 2021-06-14 2023-10-10 Samsung Electronics Co., Ltd. Semiconductor devices having contact plugs

Similar Documents

Publication Publication Date Title
KR101116359B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
US8298893B2 (en) Method for manufacturing semiconductor device having multi-layered contact
US8975173B2 (en) Semiconductor device with buried gate and method for fabricating the same
KR100939775B1 (ko) 반도체 소자 및 그 제조방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20110028971A (ko) 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
JP2005079576A (ja) 半導体装置及びこれの製造方法
KR100434511B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
US8148250B2 (en) Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug
US9029957B2 (en) Semiconductor device and method for fabricating the same
US7709367B2 (en) Method for fabricating storage node contact in semiconductor device
KR20100111468A (ko) 반도체 소자의 제조방법
KR100791343B1 (ko) 반도체 소자 및 그 제조 방법
CN109755180B (zh) 半导体结构的制造方法
JP2005236135A (ja) 半導体装置の製造方法
KR100973266B1 (ko) 반도체 소자의 제조방법
KR101052877B1 (ko) 반도체 소자의 제조방법
US8030203B2 (en) Method of forming metal line of semiconductor device
KR100713926B1 (ko) 반도체 소자의 제조방법
KR20110008477A (ko) 반도체 소자의 제조방법
KR20060038242A (ko) 반도체 소자 제조 방법
KR20080088100A (ko) 반도체 소자의 제조방법
KR20100011317A (ko) 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법
KR20090105702A (ko) 반도체 소자의 형성 방법
KR20060039754A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid