KR20100011317A - 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법 - Google Patents

랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법 Download PDF

Info

Publication number
KR20100011317A
KR20100011317A KR1020080072474A KR20080072474A KR20100011317A KR 20100011317 A KR20100011317 A KR 20100011317A KR 1020080072474 A KR1020080072474 A KR 1020080072474A KR 20080072474 A KR20080072474 A KR 20080072474A KR 20100011317 A KR20100011317 A KR 20100011317A
Authority
KR
South Korea
Prior art keywords
plug contact
landing plug
mask
forming
gate line
Prior art date
Application number
KR1020080072474A
Other languages
English (en)
Inventor
김두강
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080072474A priority Critical patent/KR20100011317A/ko
Publication of KR20100011317A publication Critical patent/KR20100011317A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그 콘택 형성 방법에 관한 것으로서, 본 발명의 랜딩 플러그 콘택 형성 방법은, 기판상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키는 개구부를 갖고 그외의 부분은 덮는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 베리어로 상기 기판이 드러날 때까지 상기 절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그 콘택 형성 방법은, 새로운 랜딩 플러그 콘택 마스크를 제안하여 랜딩 플러그 콘택 공정을 용이하게 하고 후속 공정의 마진을 확보할 수 있다.
랜딩 플러그 콘택, 랜딩 플러그 콘택 마스크

Description

랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그 콘택 형성 방법{LANDING PLUG CONTACT MASK AND METHOD FOR FORMING LANDING PLUG CONTACT USING IT}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그 콘택 형성 방법에 관한 것이다.
반도체 소자 예를 들어, DRAM 소자에 있어서, 셀 영역에는 반복적인 형태로 활성 영역 및 게이트 라인이 형성되어 다수의 셀 트랜지스터가 행렬을 이루며 존재하게 된다. 랜딩 플러그 콘택이란, 게이트 라인 사이의 활성 영역을 비트라인 또는 스토리지 노드 콘택(storage node contact)과 수직으로 연결시키기 위한 구성이다.
도1은 종래 기술에 따른 랜딩 플러그 콘택 형성을 위한 마스크 영역을 나타내는 평면도이다.
도1에 도시된 바와 같이, 활성영역(10)은 상호간에 대각선으로 반복하여 정렬되며, I자형으로 형성되어 있다. 이와 같은 활성영역(10)은 셀 마다 구분되기 위 하여 비활성영역(11)에 의하여 둘러싸여 고립된다.
게이트 라인(12)은 활성영역(10)의 단축 방향으로 서로 평행하게 연장된다. 특히, 하나의 활성영역(10)을 두개의 게이트 라인(12)이 가로지르기 때문에, 하나의 활성영역(10)은 3개의 부분으로 나누어질 수 있다. 그 중 가장자리의 2개 부분이 후속 스토리지 노드와 접속되는 소스 영역일 수 있고, 가운데의 1개 부분이 후속 비트라인과 접속되는 드레인 영역일 수 있다.
이와 같은 구조에서, 랜딩 플러그 콘택 마스크(13)는 활성영역(10)의 장축 방향에서 활성영역(10)의 사이에 위치하면서, 활성영역(10)과 동일한 I자형 형상을 갖고 그에 따라 상호간에 대각선으로 반복하여 정렬된다.
이러한 랜딩 플러그 콘택 마스크(13)를 이용하는 랜딩 플러그 콘택 공정 과정을 간략히 설명하면 다음과 같다.
활성영역(10) 및 비활성영역(11)을 갖는 기판상에 게이트 라인(12)을 형성한 후, 게이트 라인(12)을 덮는 절연막을 형성한다.
이어서, 절연막 상에 랜딩 플러그 콘택 마스크(13)를 형성한 후, 랜딩 플러그 콘택 마스크(13)를 식각 베리어로 활성영역(10)이 드러날 때까지 절연막을 SAC(Self Aligned Contact) 식각하여 랜딩 플러그 콘택홀을 형성한다.
이어서, 랜딩 플러그 콘택홀을 포함하는 결과물의 전체 구조 상에 폴리실리콘막을 형성하고 게이트 라인(12) 최상부의 하드마스크가 드러날 때까지 평탄화 공정을 수행하여 랜딩 플러그 콘택을 형성한다. 이때, 전술한 바와 같이, 랜딩 플러그 콘택은 후속 스토리지 노드와 접속되는 SNC 노드와 후속 비트라인과 접속되는 BLC 노드로 구분될 수 있다.
그러나, 이와 같은 랜딩 플러그 콘택 마스크(13)를 이용하여 랜딩 플러그 콘택을 형성하는 과정은 다음과 같은 문제점을 초래한다.
랜딩 플러그 콘택 마스크(13)의 형성시 오정렬(misalign)이 발생하거나 노광 공정 마진의 부족으로 랜딩 플러그 콘택 마스크(13)의 장축이 원하는 것보다 짧아지거나 길어질 수 있다. 랜딩 플러그 콘택 마스크(13)의 장축이 짧아지는 경우 랜딩 플러그 콘택의 SNC 노드가 서로 연결되는 브릿지(bridge)가 발생할 수 있다(도2의 점선 부분 참조). 반면, 랜딩 플러그 콘택 마스크(13)이 장축이 길어지는 경우 랜딩 플러그 콘택의 BLC 노드 면적이 감소하기 때문에 후속 비트라인 콘택 공정의 마진이 감소하게 된다.
따라서, 이러한 문제점을 방지할 수 있는 새로운 랜딩 플러그 콘택 마스크의 개발이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 새로운 랜딩 플러그 콘택 마스크를 제안하여 랜딩 플러그 콘택 공정을 용이하게 하고 후속 공정의 마진을 확보할 수 있는 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그 콘택 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 랜딩 플러그 콘택 형성 방법은, 기판상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키는 개구부를 갖고 그외의 부분은 덮는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 베리어로 상기 기판이 드러날 때까지 상기 절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 랜딩 플러그 콘택 마스크는, 랜딩 플러그 콘택 형성을 위한 마스크에 있어서, 상기 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키는 개구부를 갖고 그외의 부분은 덮는다.
상술한 본 발명에 의한 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플 러그 콘택 형성 방법은, 새로운 랜딩 플러그 콘택 마스크를 제안하여 랜딩 플러그 콘택 공정을 용이하게 하고 후속 공정의 마진을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 일실시예에 따른 랜딩 플러그 콘택 형성을 위한 마스크 영역을 나타내는 평면도이다.
도3에 도시된 바와 같이, 활성영역(30)은 상호간에 대각선으로 반복하여 정렬되며, I자형으로 형성되어 있다. 이와 같은 활성영역(30)은 셀 마다 구분되기 위하여 비활성영역(31)에 의하여 둘러싸여 고립된다.
게이트 라인(32)은 활성영역(30)의 단축 방향으로 서로 평행하게 연장된다. 특히, 하나의 활성영역(30)을 두개의 게이트 라인(32)이 가로지르기 때문에, 하나의 활성영역(30)은 3개의 부분으로 나누어질 수 있다. 그 중 가장자리의 2개 부분이 후속 스토리지 노드와 접속되는 소스 영역일 수 있고, 가운데의 1개 부분이 후속 비트라인과 접속되는 드레인 영역일 수 있다.
이와 같은 구조에서, 랜딩 플러그 콘택 마스크(33)는 종래의 I자형 랜딩 플러그 콘택 마스크(도1 참조)가 게이트 라인(32)을 따라 상호 연결되도록 형성된다. 그에 따라, 랜딩 플러그 콘택 마스크(33)는 랜딩 플러그 콘택이 형성될 영역에 해 당하는 부분("A" 참조)만을 오픈시키고 그외의 부분은 덮는다.
이와 같이 랜딩 플러그 콘택 마스크(33) 자체에서 랜딩 플러그 콘택이 형성될 영역을 상호 분리시키면, 랜딩 플러그 콘택 간의 브릿지 발생을 방지할 수 있다. 나아가, 랜딩 플러그 콘택 마스크(33)가 게이트 라인(32) 상부에 위치하기 때문에, 랜딩 플러그 콘택홀 형성을 위한 식각시 게이트 라인(32) 최상부의 하드마스크 손실을 방지할 수 있어 후속 공정(예를 들어, 스토리지 노드 콘택 공정)의 마진을 확보할 수 있다. 이하, 도4a 내지 도4c를 참조하여 본 도면에서 설명한 랜딩 플러그 콘택 마스크(33)를 이용하는 랜딩 플러그 콘택 공정 좀더 상세히 설명하기로 한다.
도4a 내지 도4c는 본 발명의 일실시예에 따른 랜딩 플러그 콘택 마스크를 이용하는 랜딩 플러그 콘택 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도3의 A-A´ 단면도로서, 도3과 동일한 구성에 대하여는 동일한 도면부호로 표시하기로 한다.
도4a에 도시된 바와 같이, 활성영역(30) 및 비활성영역(31)을 갖는 기판상에 게이트 라인(32)을 형성한다. 이때, 게이트 라인(32)은 게이트 전극(32a) 및 게이트 하드마스크(32b)가 적층되고 이 적층 구조의 측벽에 게이트 스페이서(32c)가 구비된 구조를 갖는다. 게이트 하드마스크(32b) 및 게이트 스페이서(32c)는 질화막으로 이루어지는 것이 바람직하다.
이어서, 결과물의 전체 구조 상에 게이트 라인(32)을 덮는 절연막(41)을 형 성한다. 절연막(41)은 산화막으로 이루어지는 것이 바람직하다.
이어서, 절연막(41) 상에 랜딩 플러그 콘택 마스크(33)를 형성한다. 이때, 랜딩 플러그 콘택 마스크(33)는 전술한 바와 같이 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키고 그외의 부분은 덮도록 형성된다. 따라서, 본 단면도에서 랜딩 플러그 콘택 마스크(33)는 각각의 게이트 라인(32) 상부를 모두 덮도록 형성된다.
도4b에 도시된 바와 같이, 랜딩 플러그 콘택 마스크(33)를 식각 베리어로 활성영역(30)이 드러날 때까지 절연막(41)을 SAC(Self Aligned Contact) 식각하여 랜딩 플러그 콘택홀을 형성한 후, 랜딩 플러그 콘택홀을 매립하는 도전막(42)을 형성한다. 여기서, 도전막(42)은 폴리실리콘막뿐만 아니라 텅스텐과 같은 금속막일 수도 있다. 도전막(42)이 금속막인 경우 랜딩 플러그 콘택의 저항을 감소시킬 수 있다.
이와 같은 랜딩 플러그 콘택홀 형성 공정에 있어서, 종래 기술과 달리 랜딩 플러그 콘택 마스크(33)가 게이트 라인(32) 상부를 덮고 있기 때문에, 절연막(41)의 SAC 식각시 게이트 하드마스크(32b)의 손실을 최소화할 수 있다. 게이트 하드마스크(32b)의 손실이 최소화되면 후속 공정(예를 들어, 스토리지 노드 콘택 공정)의 마진을 확보할 수 있다.
도4c에 도시된 바와 같이, 게이트 하드마스크(32b)가 드러날 때까지 평탄화 공정(CMP(Chemical Mechanical Polishing) 또는 에치백(etchback))을 수행함으로써 랜딩 플러그 콘택(42a)을 형성한다. 이와 같은 랜딩 플러그 콘택(42a)은 도3의 평 면도의 "A"로 표시된 부분에 형성되는 것으로서, 전술한 바와 같이, 후속 스토리지 노드와 접속되는 SNC 노드와 후속 비트라인과 접속되는 BLC 노드로 구분될 수 있다.
이때, 랜딩 플러그 콘택 마스크(33)는 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키는 개구부를 갖기 때문에, 종래 기술과 달리 랜딩 플러그 콘택(42a)의 SNC 노드가 서로 연결되거나 BLC 노드의 면적이 감소할 여지가 없다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 랜딩 플러그 콘택 형성을 위한 마스크 영역을 나타내는 평면도.
도2는 종래 기술에 따른 랜딩 플러그 콘택 공정의 문제점을 나타내는 사진.
도3은 본 발명의 일실시예에 따른 랜딩 플러그 콘택 형성을 위한 마스크 영역을 나타내는 평면도.
도4a 내지 도4c는 본 발명의 일실시예에 따른 랜딩 플러그 콘택 마스크를 이용하는 랜딩 플러그 콘택 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 활성영역 31 : 비활성영역
32 : 게이트 라인 33 : 랜딩 플러그 콘택 마스크
34 : 랜딩 플러그 콘택

Claims (7)

  1. 기판상에 게이트 라인을 형성하는 단계;
    상기 게이트 라인을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키는 개구부를 갖고 그외의 부분은 덮는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 상기 기판이 드러날 때까지 상기 절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계
    를 포함하는 랜딩 플러그 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 기판은, 비활성영역에 의하여 고립되면서 대각선으로 반복하여 정렬되는 I자형의 활성영역을 갖고,
    상기 게이트 라인은, 상기 활성영역을 가로지르면서 상기 활성영역의 단축 방향으로 연장되고,
    상기 마스크 패턴은, 상기 활성영역의 장축 방향으로 상기 활성영역 사이에 위치하면서 상기 활성영역과 동일한 I자 형상을 갖는 제1 마스크부 및 상기 게이트 라인 상에 형성되며 상기 제1 마스크부를 상호 연결시키는 제2 마스크부로 이루어지는
    랜딩 플러그 콘택 형성 방법.
  3. 제1항에 있어서,
    상기 랜딩 플러그 콘택홀 형성 단계 후에,
    상기 랜딩 플러그 콘택홀에 도전막을 매립하는 단계; 및
    상기 게이트 라인의 최상부에 위치하는 하드마스크가 드러날 때까지 평탄화 공정을 수행하는 단계
    를 더 포함하는 랜딩 플러그 콘택 형성 방법.
  4. 제3항에 있어서,
    상기 도전막은, 금속막인
    랜딩 플러그 콘택 형성 방법.
  5. 제3항에 있어서,
    상기 평탄화 공정은, CMP 또는 에치백인
    랜딩 플러그 콘택 형성 방법.
  6. 랜딩 플러그 콘택 형성을 위한 마스크에 있어서,
    상기 랜딩 플러그 콘택이 형성될 영역에 해당하는 부분만을 오픈시키는 개구부를 갖고 그외의 부분은 덮는
    랜딩 플러그 콘택 마스크.
  7. 제6항에 있어서,
    비활성영역에 의하여 고립되면서 대각선으로 반복하여 정렬되는 I자형의 활성영역 및 상기 활성영역을 가로지르면서 상기 활성영역의 단축 방향으로 연장되는 게이트 라인이 구비되는 기판상에 정렬되되,
    상기 활성영역의 장축 방향으로 상기 활성영역 사이에 위치하면서 상기 활성영역과 동일한 I자 형상을 갖는 제1 마스크부 및 상기 게이트 라인 상에 형성되며 상기 제1 마스크부를 상호 연결시키는 제2 마스크부로 이루어지는
    랜딩 플러그 콘택 마스크.
KR1020080072474A 2008-07-24 2008-07-24 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법 KR20100011317A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080072474A KR20100011317A (ko) 2008-07-24 2008-07-24 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080072474A KR20100011317A (ko) 2008-07-24 2008-07-24 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20100011317A true KR20100011317A (ko) 2010-02-03

Family

ID=42085798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080072474A KR20100011317A (ko) 2008-07-24 2008-07-24 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20100011317A (ko)

Similar Documents

Publication Publication Date Title
US8975173B2 (en) Semiconductor device with buried gate and method for fabricating the same
KR101150552B1 (ko) 반도체 소자 및 그의 형성 방법
JP5073157B2 (ja) 半導体装置
US10784265B2 (en) Semiconductor device
KR20110011426A (ko) 반도체 소자의 형성 방법
US7411240B2 (en) Integrated circuits including spacers that extend beneath a conductive line
KR20200074659A (ko) 집적회로 소자
US6953959B2 (en) Integrated circuit devices including self-aligned contacts with increased alignment margin
KR101095739B1 (ko) 반도체 소자 및 그 형성 방법
KR20040033773A (ko) 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
CN101930967A (zh) 半导体器件及其制造方法
KR100827509B1 (ko) 반도체 소자의 형성 방법
US7678689B2 (en) Method of fabricating memory device
KR20100111468A (ko) 반도체 소자의 제조방법
KR100955923B1 (ko) 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법
KR20060108432A (ko) 디램 장치 및 그 형성방법
KR20100011317A (ko) 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법
US9349813B2 (en) Method for fabricating semiconductor device
KR101733771B1 (ko) 반도체 장치 및 그 제조방법
US8685852B2 (en) Method of forming metal line of semiconductor device
KR20110011833A (ko) 반도체 소자 및 그의 형성 방법
KR100546145B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100929643B1 (ko) 반도체 소자 및 그의 제조 방법
KR100924014B1 (ko) 반도체 소자의 제조방법
KR20120004223A (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination