KR20080088100A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 액티브영역을 한정하는 소자분리막이 형성된 반도체기판 상에 수 개의 게이트를 형성하는 단계, 상기 게이트 양측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계, 상기 스페이서가 형성된 게이트틀 덮도록 기판 전면 상에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 랜딩플러그콘택홀 형성 영역을 노출시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 이용해서 층간절연막을 식각하여 접합영역을 노출시키는 랜딩플러그콘택홀을 형성하는 단계, 상기 감광막패턴을 제거하는 단계 및 상기 랜딩플러그콘택홀 내에 랜딩플러그콘택을 형성하는 단계를 포함하며, 상기 감광막패턴은 비트라인이 형성될 액티브영역의 일측면 부분을 가리도록 형성되고, 액티브영역의 일측면 부분을 가리는 양단으로부터 상기 액티브영역과 수직을 이루는 방향으로 연장하되, 상부를 향할수록 그 폭이 좁아지고, 액티브영역의 중심으로부터 좌우 대칭을 이루는 계단 형상을 갖는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래의 랜딩플러그콘택 형성방법을 설명하기 위한 공정 평면도 및 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체기판 210: 액티브영역
220: 소자분리막 230: 게이트
240: 스페이서 250: 층간절연막
260: 랜딩플러그콘택 PR: 감광막패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 기생 용량(parasitic capacitance)를 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면 적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다.
한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시켜 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다.
한편, 고집적 반도체 소자를 구현함에 있어서 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
이에 따라, 최근의 반도체 제조 공정에서는 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; 이하, SAC) 공정을 통해 랜딩플러그콘택(landing plug contact: LPC)를 형성함으로써, 이러한 랜딩플러그콘택에 의해 상,하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
이하에서는 현재 수행하고 있는 SAC 공정을 따른 랜딩플러그콘택 형성방법을 도 1을 참조하여 간략하게 설명하도록 한다.
도 1을 참조하면, 액티브영역(110)을 한정하는 소자분리막(120)이 형성된 반도체 기판(100) 상에 수 개의 게이트를 형성한 후, 상기 게이트 양측에 스페이서(140)를 형성한다.
그런다음, 상기 스페이서(140)가 형성된 게이트 양측의 기판 표면 내에 접합영역(미도시)을 형성한 후, 상기 기판 결과물 상에 층간절연막(150)을 형성한다.
다음으로, 상기 층간절연막(150) 상에 랜딩플러그콘택홀 형성 영역을 노출시키는 I-형의 감광막패턴을 형성한 후, 상기 층간절연막(150)을 식각하여 셀(Cell)과 셀(Cell)을 분리함과 동시에 게이트들 사이의 접합영역을 노출시키는 랜딩플러그콘택홀을 형성한다.
계속해서, 상기 감광막패턴을 제거하고 나서, 상기 랜딩플러그콘택홀이 매립하도록 층간절연막 상에 도전막을 증착한 후, 이를 화학기계적연마(Chemical Mechanical Polishing: 이하, CMP)하여 랜딩플러그콘택홀 내에 랜딩플러그콘택(LPC, 160)을 형성한다.
그러나, 소자의 크기가 점점 작아짐에 따라 게이트 측벽에 형성되는 스페이서도 점점 얇아지게 되면서, 이로 인해, 워드라인(word line)과 비트라인(bite line) 사이의 기생 용량(parasitic Capacitance, 이하, Cb)이 증가하는 현상이 발생되고 있다.
이처럼, 상기 Cb가 증가하게 되면, 그에 비례하여 셀 용량(Cell capacitance, 이하, Cs)도 증가해야만 일정 수준의 센싱 마진(sensing margin)을 확보할 수 있게 되는데, 만약, Cs를 증가시키지 못하는 상태에서 Cb가 증가하게 되면, 센싱 마진의 미확보로 인하여 소자 성능의 저하 및 수율 저하를 안게 된다.
본 발명은 기생 용량을 감소시켜 센싱 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 형성된 반도체기판 상에 수 개의 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계; 상기 스페이서가 형성된 게이트틀 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 랜딩플러그콘택홀 형성 영역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용해서 층간절연막을 식각하여 접합영역을 노출시키는 랜딩플러그콘택홀을 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 및 상기 랜딩플러그콘택홀 내에 랜딩플러그콘택을 형성하는 단계;를 포함하며,
상기 감광막패턴은 비트라인이 형성될 액티브영역의 일측면 부분을 가리도록 형성되고, 액티브영역의 일측면 부분을 가리는 양단으로부터 상기 액티브영역과 수직을 이루는 방향으로 연장하되, 상부를 향할수록 그 폭이 좁아지고, 액티브영역의 중심으로부터 좌우 대칭을 이루는 계단 형상을 갖는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 감광막패턴은 액티브영역의 일측면 부분을 가리는 1구간을 중심으로 상부로 향할수록 좌,우 대칭의 2구간 및 3구간을 포함하며, 상기 2구간은 액티브영역의 3/5 폭을 가지며, 상기 3구간은 액티브영역의 1/5에 대응하는 폭을 갖는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비트라인 콘택 및 스토리지 콘택과 연결되는 랜딩플러그콘택을 형성하기 위한 것으로써, 랜딩플러그콘택홀을 형성하기 위한 감광막패턴을 콘택 지역 이외의 지역을 가리는 부분이 계단 현상을 갖도록 수행하는 것을 특징으로 한다.
이렇게 하면, 상기 비트라인 콘택과 연결되는 랜딩플러그콘택은 종래의 랜딩플러그콘택의 폭 보다 좁은 폭을 갖게 되면서, 워드라인과 비트라인간의 기생 용량(Cb)을 감소시킬 수 있다.
또한, 상기 스토리지노드 콘택과 연결되는 랜딩플러그콘택의 폭은 종래의 랜딩플러그콘택 폭 보다 넓은 폭을 갖게 되면서 셀 트랜지스터의 콘택 저항을 감소시킬 수 있다.
자세하게, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 2a를 참조하면, 반도체기판(200) 상에 액티브영역(210)을 한정하는 소자분리막(220)을 STI(Shallow Trench Isolation) 공정에 따라 형성한 후, 상기 반도체기판(200) 상에 산화막 계의 게이트절연막과 폴리실리콘막과 금속막의 적층막으로 이루어진 게이트 도전막 및 질화막 계의 게이트 하드마스크막으로 이루어진 수 개의 게이트(230)를 형성한다.
그런다음, 상기 게이트(230) 양측벽에 스페이서(240)를 형성한다.
도 2b를 참조하면, 상기 스페이서(240)가 형성된 게이트(230)를 덮도록 기판 전면 상에 층간절연막(250)을 형성한 후, 상기 층간절연막의 평탄화를 위해서 CMP한다.
그런다음, 상기 평탄화된 층간절연막(250) 상에 랜딩플러그콘택홀 형성 영역을 노출시키는 감광막패턴(PR)을 형성한다.
이때, 상기 감광막패턴(PR)은 비트라인이 형성될 액티브영역(210)의 일측면 부분을 가리도록 형성되고, 액티브영역의 일측면 부분을 가리는 양단으로부터 상기 액티브영역과 수직을 이루는 방향으로 연장하되, 상부를 향할수록 그 폭이 좁아지고, 액티브영역의 중심으로부터 좌우 대칭을 이루는 계단 형상을 갖도록 형성한다.
더 바람직하게는, 상기 액티브영역의 일측면 부분을 가리는 1구간을 중심으로 상부로 향할수록 좌,우 대칭의 2구간 및 3구간을 포함하며, 상기 2구간은 액티브영역의 3/5 폭을 가지며, 상기 3구간은 액티브영역의 1/5에 대응하는 폭을 갖도록 형성한다.
다음으로, 상기 감광막패턴(PR)을 식각마스크로 이용해서 상기 층간절연막(250)을 식각하여 셀(Cell)과 셀(Cell)을 분리함과 아울러 상기 접합영역을 노출시키는 랜딩플러그콘택홀(H)을 형성한다.
여기서, 본 발명은 상기의 계단 형상을 갖는 감광막패턴(PR)해서 층간절연막(250)을 식각함으로써, 후속 바트라인 콘택과 연결되는 랜딩플러그콘택의 폭(B영역)을 종래의 랜딩플러그콘택의 폭(도 1에서 A영역) 보다 좁게 형성할 수 있다.
따라서, 비트라인 콘택과 연결되는 랜딩플러그콘택의 폭(B영역)을 종래 보다 작게 형성함에 따라, 이로 인해, 기생 용량을 감소시킬 수 있게 된다.
또한, 상기 계단 형상의 감광막 패턴을 이용해서 층간절연막을 식각함으로써, 스토리지노드 콘택(storage lode contact, SNC)과 연결되는 랜딩플러그콘택의 폭(C영역)도 종래의 랜딩플러그콘택의 폭 보다 넓게 형성할 수 있으므로, 셀 트랜지스터의 콘택 저항을 감소시킬 수 있다.
도 2c를 참조하면, 상기 계단 형상의 감광막패턴이 제거된 상태에서 상기 플러그콘택홀이 매립되도록 층간절연막(250) 상에 도전막을 형성한다.
그런다음, 상기 게이트의 상부막이 노출될 때까지 상기 도전막을 식각하여 상기 반도체기판의 접합영역 상에 랜딩플러그콘택(260)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 상기 랜딩플러그콘택홀을 형성하기 위한 감광막패턴을 콘택 지역 이외의 지역을 가리는 부분이 계단 현상을 갖도록 수행함으로써, 비트라인 콘택과 연결되는 랜딩플러그콘택은 종래의 랜딩플러그콘택의 폭 보다 좁은 폭을 갖게 되면서, 워드라인과 비트라인간의 기생 용량(Cb)을 감소시킬 수 있다.
또한, 상기 스토리지노드 콘택과 연결되는 랜딩플러그콘택의 폭은 종래의 랜딩플러그콘택 폭 보다 넓은 폭을 갖게 되면서 셀 트랜지스터의 콘택저항을 감소시킬 수 있다.

Claims (2)

  1. 액티브영역을 한정하는 소자분리막이 형성된 반도체기판 상에 수 개의 게이트를 형성하는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;
    상기 스페이서가 형성된 게이트틀 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 랜딩플러그콘택홀 형성 영역을 노출시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 이용해서 층간절연막을 식각하여 접합영역을 노출시키는 랜딩플러그콘택홀을 형성하는 단계;
    상기 감광막패턴을 제거하는 단계; 및
    상기 랜딩플러그콘택홀 내에 랜딩플러그콘택을 형성하는 단계;
    를 포함하며,
    상기 감광막패턴은 비트라인이 형성될 액티브영역의 일측면 부분을 가리도록 형성되고, 액티브영역의 일측면 부분을 가리는 양단으로부터 상기 액티브영역과 수직을 이루는 방향으로 연장하되, 상부를 향할수록 그 폭이 좁아지고, 액티브영역의 중심으로부터 좌우 대칭을 이루는 계단 형상을 갖는 것을 특징으로 하는 반도체 소 자의 제조방법.
  2. 제 1 항에 있어서,
    상기 감광막패턴은 액티브영역의 일측면 부분을 가리는 1구간을 중심으로 상부로 향할수록 좌,우 대칭의 2구간 및 3구간을 포함하며, 상기 2구간은 액티브영역의 3/5 폭을 가지며, 상기 3구간은 액티브영역의 1/5에 대응하는 폭을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
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