KR101185988B1 - 반도체 메모리소자의 랜딩플러그컨택 형성방법 - Google Patents

반도체 메모리소자의 랜딩플러그컨택 형성방법 Download PDF

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Abstract

본 발명의 반도체 메모리소자의 랜딩플러그컨택 형성방법은, 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 기판 위에 게이트스택을 형성하는 단계와, 게이트스택 측면에 게이트스페이서막을 형성하여, 게이트스페이서막 사이에서 랜딩플러그컨택이 형성될 제1 컨택홀과, 랜딩플러그컨택이 형성되지 않을 제2 컨택홀이 한정되도록 하는 단계와, 제1 컨택홀 및 제2 컨택홀이 채워지도록 전면에 도전막을 형성하는 단계와, 도전막 위에 제2 컨택홀을 채운 도전막을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각장벽층으로 한 식각으로 제2 컨택홀을 채운 도전막을 제거하는 단계와, 도전막이 제거된 제2 컨택홀이 채워지도록 전면에 절연막을 형성하는 단계와, 그리고 절연막 및 도전막에 대한 평탄화를 수행하여, 인접된 랜딩플러그컨택과 상호 절연되는 랜딩플러그컨택을 제1 컨택홀 내에 형성하는 단계를 포함한다.
랜딩플러그컨택, 낫 오픈(not open), 브리지(bridge), 식각선택비

Description

반도체 메모리소자의 랜딩플러그컨택 형성방법{Method of fabricating a landing plug contact in semiconductor memory device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체 메모리소자의 랜딩플러그컨택(LPC; Landing Plug Contact) 형성방법에 관한 것이다.
반도체 메모리소자의 집적도가 증가함에 따라, 트랜지스터와 커패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자의 경우, 반도체기판의 불순물영역과 비트라인 사이의 전기적 연결 및 불순물영역과 스토리지노드 사이의 전기적 연결을 위해 랜딩플러그컨택(landing plug contact)을 이용하고 있다. 즉 게이트스택으로 이루어지는 워드라인 사이의 공간 중에서 반도체기판의 불순물영역과 접하는 공간에 도전막을 채워 랜딩플러그컨택을 형성하고, 비트라인컨택 및 스토리지노드컨택을 이 랜딩플러그컨택에 연결되도록 형성한다.
랜딩플러그컨택을 형성하기 위해서, 게이트스택과 랜딩플러그컨택 사이를 절연하기 위한 게이트스페이서막을 반도체기판 위의 게이트스택 측면에 형성한다. 그리고 전면에 절연막을 증착한 후에 평탄화를 수행한다. 이어서 자기정렬컨택(SAC; Self Align Contact) 식각을 수행하여 랜딩플러그컨택이 형성될 게이트스택 사이로 반도체기판이 노출시키는 랜딩플러그 컨택홀을 형성한다. 다음에 랜딩플러그 컨택홀이 채워지도록 랜딩플러그컨택용 도전막, 예컨대 폴리실리콘막을 증착한 후에 평탄화시켜 랜딩플러그컨택을 형성한다.
그런데 이와 같은 랜딩플러그컨택 형성과정에서, 랜딩플러그 컨택홀 형성을 위한 자기정렬컨택(SAC) 식각시 과도한 식각으로 인하여 게이트스페이서막도 함께 식각되거나, 게이트스택 상부에 위치하여 하부의 게이트도전막을 보호하기 위한 하드마스크질화막의 손실(loss)이 과도하게 발생되거나, 또는 리세스게이트 구조의 경우 리세스게이트를 둘러싸는 소자분리막에 대한 손실(loss)이 발생될 수 있다. 이 경우, 랜딩플러그컨택과 게이트스택 사이가 브리지(bridge)되어 전기적인 절연이 이루어지지 않게 되며, 이로 인해 소자의 오동작을 유발할 수 있다. 더욱이 소자의 피치가 50nm 이하로 줄어들게 되면서 랜딩플러그 컨택홀 형성을 위한 자기정렬컨택(SAC) 식각시 일부 절연막에 대한 식각이 이루어지지 않아 랜딩플러그 컨택홀이 형성되지 않는 랜딩플러그 낫 오픈(not open) 현상이 심각한 문제로 대두되고 있다.
본 발명이 해결하고자 하는 과제는, 랜딩플러그 낫 오프 현상과 브리지 현상의 발생을 방지하여 이로 인한 소자의 오동작이 억제되도록 하는 반도체 메모리소자의 랜딩플러그컨택 형성방법을 제공하는 것이다.
본 발명의 일 예에 따른 반도체 메모리소자의 랜딩플러그컨택 형성방법은, 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 기판 위에 게이트스택을 형성하는 단계와, 게이트스택 측면에 게이트스페이서막을 형성하여, 게이트스택 측면에 게이트스페이서막을 형성하여, 게이트스페이서막 사이의 컨택홀이 한정되도록 하되, 컨택홀은 랜딩플러그컨택이 형성될 제1 컨택홀이거나 또는, 랜딩플러그컨택이 형성되지 않을 제2 컨택홀로 구별되도록 하는 단계와, 제1 컨택홀 및 제2 컨택홀이 채워지도록 전면에 도전막을 형성하는 단계와, 도전막 위에 제2 컨택홀을 채운 도전막을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각장벽층으로 한 식각으로 제2 컨택홀을 채운 도전막을 제거하는 단계와, 도전막이 제거된 제2 컨택홀이 채워지도록 전면에 절연막을 형성하는 단계와, 그리고 절연막 및 도전막에 대한 평탄화를 수행하여, 상기 제1 컨택홀 내에 배치되는 랜딩플러그컨택을 형성하는 단계를 포함한다.
상기 하드마스크막패턴은 비정질 카본막으로 형성할 수 있다.
상기 하드마스크막패턴을 식각장벽층으로 한 식각은, 도전막과, 게이트스페이서막 및 소자분리막 사이의 식각선택비가 높은 식각가스를 사용하여 수행하는 것 이 바람직하다. 이 경우 상기 도전막, 게이트스페이서막 및 소자분리막은 각각 폴리실리콘막, 질화막 및 산화막으로 형성하고, 식각가스로는 Cl 가스와 HBr 가스를 사용할 수 있다.
상기 절연막은 BPSG 산화막으로 형성할 수 있다. 이 경우 상기 BPSG 산화막을 형성하기 전에 불순물 침투 억제를 위한 버퍼막을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 버퍼막은 질화막으로 형성할 수 있다.
본 발명의 다른 예에 따른 반도체 메모리소자의 랜딩플러그컨택 형성방법은, 셀영역 및 주변회로영역을 갖는 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 기판 위에 게이트스택을 형성하는 단계와, 게이트스페이서막 사이의 컨택홀이 한정되도록 하되, 컨택홀은 랜딩플러그컨택이 형성될 제1 컨택홀이거나 또는, 랜딩플러그컨택이 형성되지 않을 제2 컨택홀로 구별되도록 하는 단계와, 제1 컨택홀 및 제2 컨택홀이 채워지도록 전면에 도전막을 형성하는 단계와, 도전막 위에 제2 컨택홀을 채운 도전막 및 주변회로영역 내의 도전막을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각장벽층으로 한 식각으로 셀영역 내에서 제2 컨택홀을 채운 도전막과 주변회로영역 내의 도전막을 제거하는 단계와, 도전막이 제거된 제2 컨택홀이 채워지도록 전면에 절연막을 형성하는 단계와, 그리고 절연막 및 도전막에 대한 평탄화를 수행하여, 상기 제1 컨택홀 내에 배치되는 랜딩플러그컨택을 형성하는 단계를 포함한다.
상기 하드마스크막패턴은 비정질 카본막으로 형성할 수 있다.
상기 하드마스크막패턴을 식각장벽층으로 한 식각은, 도전막과, 게이트스페이서막 및 소자분리막 사이의 식각선택비가 높은 식각가스를 사용하여 수행하는 것이 바람직하다. 이 경우 상기 도전막, 게이트스페이서막 및 소자분리막은 각각 폴리실리콘막, 질화막 및 산화막으로 형성하고, 식각가스로는 Cl 가스와 HBr 가스를 사용할 수 있다.
본 발명에 따르면, 도전막을 게이트스페이서막 사이의 공간에 채운 후에 도전막과 게이트스페이서막 및 소자분리막 사이의 식각선택비가 높은 식각가스를 사용하여 랜딩플러그컨택이 형성될 영역 외에 있는 도전막을 제거함으로써 기존의 랜딩플러그컨택 형성시의 낫 오픈 현상과 브리지 현상의 발생을 방지할 수 있으며, 또한 기존의 랜딩플러그컨택 형성을 위해 절연막이 형성된 상태에서 랜딩플러그 컨택홀을 형성하는 과정을 생략할 수 있으므로 전체 공정이 간단해지는 이점도 제공된다.
도 1 내지 도 15는 본 발명에 따른 반도체 메모리소자의 랜딩플러그컨택 형성방법을 설명하기 위해 나타내 보인 도면들이다. 도 2, 도 4, 도 6, 도 9, 및 도 14는 각각 도 1, 도 3, 도 5, 도 8 및 도 13의 선 A-A'를 따라 나타내 보인 단면도이다. 도 7, 도 10, 및 도 15는 각각 도 5, 도 8 및 도 13의 선 B-B'를 따라 나타내 보인 단면도이다. 그리고 도 11 및 도 12의 경우 평면도는 나타내지 않았지만, 각각 후속 공정을 진행한 후의 도 8의 선 A-A' 및 B-B'를 따라 나타내 조인 단면도 이다. 또한 도면의 간단과 이해를 위해, 일부 평면도에서 게이트스페이서막의 표시는 생략하였으며, 활성영역을 점선으로 함께 표시하였다.
도 1 및 도 2를 참조하면, 셀영역(100) 및 주변회로영역(200)을 갖는 기판(101)에 소자분리막(102, 202)을 형성하여 활성영역(104, 204)을 한정한다. 통상의 웰영역 형성 및 채널영역 형성을 위한 이온주입을 수행한 후에 셀영역(100)에 리세스게이트 형성을 위한 트랜치(106)를 형성한다. 셀영역(100)의 트랜치(106) 위와 주변회로영역(200)의 활성영역(204) 위에 게이트절연막(108, 208)을, 예컨대 대략 30Å 내지 60Å 두께의 산화막으로 형성한다. 셀영역(100) 내에서는 트랜치(106) 내부를 채우도록 게이트절연막(108) 위에 게이트도전막, 게이트금속막 및 게이트하드마스크막을 순차적으로 적층한다. 주변회로영역(200)에는 게이트절연막(208) 위에 게이트도전막, 게이트금속막 및 게이트하드마스크막이 적층된다. 통상의 게이트 패터닝을 수행하여 셀영역(100)에는 게이트도전막패턴(111), 게이트금속막패턴(112) 및 게이트하드마스크막패턴(113)이 순차적으로 적층되는 리세스 게이트스택(110)을 형성한다. 주변회로영역(200)에는 게이트도전막패턴(211), 게이트금속막패턴(212) 및 게이트하드마스크막패턴(213)이 순차적으로 적층되는 플래너 게이트스택(210)이 형성된다. 게이트도전막은 대략 400Å 내지 1500Å 두께의 폴리실리콘막으로 형성할 수 있다. 게이트금속막은 대략 400Å 내지 600Å 두께의 텅스텐(W)막으로 형성할 수 있다. 게이트하드마스크막은 대략 2000Å 내지 2500Å 두께의 질화막으로 형성할 수 있다.
셀영역(100)의 리세스 게이트스택(110) 측면과 주변회로영역(200)의 플래너 게이트스택(210) 측면에 각각 게이트스페이서막(120, 220)을 형성한다. 이를 위해, 전면에 대략 60Å 내지 80Å 두께의 질화막과 대략 100Å 내지 120Å 두께의 산화막(222)을 형성한다. 주변회로영역(200)은 덮고 셀영역(100)은 노출시키는 마스크막패턴을 이용하여 셀영역(100) 내의 산화막(222)을 제거한다. 따라서 산화막(222)은 주변회로영역(200)의 기판(101) 표면 위에만 남게 된다. 이 상태에서 전면에 게이트스페이서막 형성을 위한 절연막을 형성한다. 이 절연막은 대략 90Å 내지 110Å 두께의 질화막으로 형성할 수 있다. 다음에 절연막에 대한 통상의 이방성식각을 수행하면 게이트스페이서막(120, 220)이 형성된다. 게이트스페이서막(120, 220)을 형성함으로써, 셀영역(100)에는 게이트스페이서막(120) 사이의 공간, 즉 컨택홀(130)이 한정된다. 이 컨택홀(130)은 랜딩플러그컨택이 형성될 제1 컨택홀과, 랜딩플러그컨택이 형성되지 않을 제2 컨택홀을 모두 포함한다. 게이트스페이서막(120, 220)을 형성한 후에는 세정공정을 수행한다.
도 3 및 도 4를 참조하면, 전면에 랜딩플러그컨택 형성을 위한 도전막(140)을 증착한다. 이 도전막(140)은 폴리실리콘막으로 대략 500Å 내지 800Å의 두께로 형성한다. 폴리실리콘막은 화학기상증착(CVD; Chemical Vapor Deposition)법을 사용하여 형성할 수 있는데, 특히 대략 300℃의 온도에서 기판(101)을 화학기상증착 챔버 내로 로딩한 후 실란(SiH4) 가스를 공급하여 고체 상태 에피택시(SPE; Solid Phase Epitaxy)로 폴리실리콘막이 형성되도록 한다. 도전막(140) 증착에 의해 셀영역(100) 내의 컨택홀(130)에는 도전막(140)으로 모두 채워지며, 종래의 랜딩플러그 낫 오픈(not open)에 의해 도전막이 채워지지 못하는 현상은 발생하지 않는다.
도 5 내지 도 7을 참조하면, 셀영역(100)에 있는 도전막(140) 위에 하드마스크막(150)을 증착한다. 하드마스크막(150)은 비정질 카본(amorphous Carbon)막으로 형성할 수 있다. 하드마스크막(150) 위에 마스크막패턴(160)을 형성한다. 마스크막패턴(160)은 포토레지스트막으로 형성할 수 있다. 마스크막패턴(160)은, 상호 절연을 위해 제거되어야 할 도전막(140) 위에 있는 하드마스크막(150)을 노출시키는 개구부(opening)(162)를 갖는다. 이때 충분한 마진(margin)을 확보하기 위해, 하드마스크막(150)이 갖는 개구부(162)는 리세스 게이트스택(110)의 중간 부분에까지 정렬되도록 할 수 있다.
도 8 내지 도 10을 참조하면, 마스크막패턴(160)을 식각마스크로 하드마스크막(150)의 노출부분을 제거하여, 하부의 도전막(140)의 일부를 노출시키는 하드마스크막패턴을 형성한다. 하드마스크막패턴을 형성한 후에는 마스크막패턴(160)을 제거한다. 하드마스크막패턴을 식각장벽층으로 한 식각으로 도전막(140)의 노출부분을 제거한다. 이때 식각은 건식식각방법을 사용하여 수행하는데, 식각가스로는 도전막(140)과 게이트스페이서막(120) 및 소자분리막(102)과의 식각선택비가 높은 가스를 사용하여 식각을 수행한다. 일 예로 도전막(140)을 폴리실리콘막으로 형성하고, 게이트스페이서막(120)을 질화막으로 형성하며, 그리고 소자분리막(102)을 산화막으로 형성하는 경우, 폴리실리콘막과 질화막 및 산화막 사이의 식각선택비가 높은 Cl 가스와 HBr 가스를 식각가스로 사용한다. 이와 같은 식각가스를 사용하는 경우, 높은 선택비로 인해 폴리실리콘막의 노출부분이 제거되는 과정에서 질화막이나 산화막이 과도하게 식각되는 현상을 발생하지 않는다. 이 식각에 의해 셀영 역(100)에서 랜딩플러그컨택이 형성되지 않아야 할 영역의 도전막(140), 즉 제2 컨택홀을 채우는 도전막(140)은 모두 제거된다. 한편 도전막(140)에 대한 식각은 주변회로영역(200)에 대해서도 수행되며, 따라서 주변회로영역(200) 내의 도전막(140)은 모두 제거된다. 식각을 수행한 후에는 하드마스크막패턴을 제거한다.
도 11 및 도 12를 참조하면, 전면에 버퍼막(170)을 형성한다. 버퍼막(170)은 후속의 절연막 내의 불순물이 아래로 투과하는 현상을 방지하기 위한 것으로서, 대략 30Å 내지 80Å 두께의 질화막으로 형성할 수 있다. 버퍼막(170) 위에 절연막(180)을 형성한다. 절연막(180)은 대략 4000Å 내지 6000Å 두께의 BPSG(Boron Phosphorus Silicate Glass) 산화막으로 형성할 수 있다. BPSG 산화막은 대략 775℃ 내지 800℃ 온도의 습식 분위기에서 플로우 공정을 통해 형성할 수 있다. BPSG 산화막 증착시 불순물, 예컨대 보론(B)의 침투 현상은 버퍼막(170)에 의해 방지될 수 있다.
도 13 내지 도 15를 참조하면, 평탄화 공정을 수행하여 상호 분리된 랜딩플러그컨택(190)을 완성시킨다. 평탄화 공정은 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 이와 같은 공정 단계에 의해, 도 13 및 도 14에 나타낸 바와 같이, 셀영역(100)에서 활성영역(104) 위에는 랜딩플러그컨택(190)이 배치되고, 또한 도 13 및 도 15에 나타낸 바와 같이, 셀영역(100)에서 소자분리영역(102) 위에는 절연막(180)이 배치되며, 일부 영역에서는 랜딩플러그컨택(190)이 연장되어 배치된다. 비록 도면에 나타내지는 않았지만, 전면에 층간절연막을 형성하고, 이후 비트라인과 랜딩플러그컨택(190)을 연결할 비트 라인컨택과, 스토리지노드와 랜딩플러그컨택(190)을 연결한 스토리지노드컨택을 형성한다.
도 1 내지 도 15는 본 발명에 따른 반도체 메모리소자의 랜딩플러그컨택 형성방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (11)

  1. 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 기판 위에 게이트스택을 형성하는 단계;
    상기 게이트스택 측면에 게이트스페이서막을 형성하여, 상기 게이트스페이서막 사이의 컨택홀이 한정되도록 하되, 상기 컨택홀은 랜딩플러그컨택이 형성될 제1 컨택홀이거나 또는, 랜딩플러그컨택이 형성되지 않을 제2 컨택홀로 구별되도록 하는 단계;
    상기 제1 컨택홀 및 제2 컨택홀이 채워지도록 전면에 도전막을 형성하는 단계;
    상기 도전막 위에 상기 제2 컨택홀을 채운 도전막을 노출시키는 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각장벽층으로 한 식각으로 상기 제2 컨택홀을 채운 도전막을 제거하는 단계;
    상기 도전막이 제거된 제2 컨택홀이 채워지도록 전면에 절연막을 형성하는 단계; 및
    상기 절연막 및 도전막에 대한 평탄화를 수행하여, 상기 제1 컨택홀 내에 배치되는 랜딩플러그컨택을 형성하는 단계를 포함하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  2. 제1항에 있어서,
    상기 하드마스크막패턴은 비정질 카본막으로 형성하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  3. 제1항에 있어서,
    상기 하드마스크막패턴을 식각장벽층으로 한 식각은, 상기 제2 컨택홀을 채운 도전막을 제거하는 과정에서 상기 게이트스페이서막 및 소자분리막이 식각되지 않을 정도의 식각선택비를 갖는 식각가스를 사용하여 수행하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  4. 제3항에 있어서,
    상기 도전막, 게이트스페이서막 및 소자분리막은 각각 폴리실리콘막, 질화막 및 산화막으로 형성하고, 상기 식각가스로는 Cl 가스와 HBr 가스를 사용하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  5. 제1항에 있어서,
    상기 절연막은 BPSG 산화막으로 형성하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  6. 제5항에 있어서,
    상기 BPSG 산화막을 형성하기 전에 불순물 침투 억제를 위한 버퍼막을 형성하는 단계를 더 포함하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  7. 제6항에 있어서,
    상기 버퍼막은 질화막으로 형성하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  8. 셀영역 및 주변회로영역을 갖는 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 기판 위에 게이트스택을 형성하는 단계;
    상기 게이트스택 측면에 게이트스페이서막을 형성하여, 상기 게이트스페이서막 사이의 컨택홀이 한정되도록 하되, 상기 컨택홀은 랜딩플러그컨택이 형성될 제1 컨택홀이거나 또는, 랜딩플러그컨택이 형성되지 않을 제2 컨택홀로 구별되도록 하는 단계;
    상기 제1 컨택홀 및 제2 컨택홀이 채워지도록 전면에 도전막을 형성하는 단계;
    상기 도전막 위에 상기 제2 컨택홀을 채운 도전막 및 주변회로영역 내의 도전을 노출시키는 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각장벽층으로 한 식각으로 상기 셀영역 내에서 상기 제2 컨택홀을 채운 도전막과 상기 주변회로영역 내의 도전막을 제거하는 단계;
    상기 도전막이 제거된 제2 컨택홀이 채워지도록 전면에 절연막을 형성하는 단계; 및
    상기 절연막 및 도전막에 대한 평탄화를 수행하여, 상기 제1 컨택홀 내에 배치되는 랜딩플러그컨택을 형성하는 단계를 포함하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  9. 제8항에 있어서,
    상기 하드마스크막패턴은 비정질 카본막으로 형성하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  10. 제8항에 있어서,
    상기 하드마스크막패턴을 식각장벽층으로 한 식각은, 상기 제2 컨택홀을 채운 도전막을 제거하는 과정에서 상기 게이트스페이서막 및 소자분리막이 식각되지 않을 정도의 식각선택비를 갖는 식각가스를 사용하여 수행하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
  11. 제10항에 있어서,
    상기 도전막, 게이트스페이서막 및 소자분리막은 각각 폴리실리콘막, 질화막 및 산화막으로 형성하고, 상기 식각가스로는 Cl 가스와 HBr 가스를 사용하는 반도체 메모리소자의 랜딩플러그컨택 형성방법.
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