KR100905999B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 층간절연막 형성시 갭필특성을 확보할 수 있고, 콘택홀 형성시 오픈불량을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 셀영역과 주변영역을 갖는 기판 상부에 복수의 게이트패턴을 형성하는 단계; 상기 게이트패턴을 포함하는 기판 상에 제1절연막을 형성하는 단계; 상기 주변영역의 상기 제1절연막을 식각하여 게이트 측벽 스페이서를 형성하는 단계; 상기 주변영역의 기판 상에 상기 셀영역을 오픈시키는 마스크패턴을 형성하는 단계; 상기 셀영역의 제1절연막을 제거하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 게이트 측벽 스페이서를 포함하는 전체구조 상부에 제2절연막을 형성하는 단계; 상기 제2절연막을 포함하는 전체구조 상에 층간절연막을 형성하는 단계; 선택적으로 상기 셀영역의 상기 층간절연막 및 제2절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여, 게이트패턴 사이의 공간을 확보하여 층간절연막 형성시 갭필마진 확보 및 콘택홀의 오픈불량을 방지하면서 동시에 층간절연막의 불순물이 기판으로 침투되는 것을 방지하여 신뢰성 있는 소자를 형성할 수 있는 효과가 있다.
셀 스페이서, 게이트 스페이서, 오픈불량, BPSG, 불순물
Description
도 1은 종래 기술의 문제점을 나타내는 TEM사진,
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 공정 단면도,
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 공정 단면도,
도 4는 본 발명을 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기판 201 : 게이트패턴
202 : 제1산화막 203 : 질화막
204 : 제2산화막 205 : 제1마스크패턴
206 : 셀스페이서 207 : 제2마스크패턴
208 : 층간절연막 209 : 제3마스크패턴
210 : 콘택홀
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체 소자의 절연막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트패턴의 선폭 및 게이트패턴 간의 공간이 좁아지면서 랜딩플러그콘택홀(Landing Plug Contact Hole) 공정시 콘택 오픈(Contact Open)을 위한 공간의 확보가 어려워지고 있다. 게이트 공정에서 라인폭 변동(Line Width Variation)을 감안한 콘택 오픈을 보장하는 게이트패턴 간의 공간은 30nm정도 확보해야한다.
한편, 게이트패턴 간의 공간이 좁기 때문에 일반적인 증착방법으로는 게이트패턴 사이에 층간절연막의 형성이 불가능하다. 따라서, 갭필특성이 좋은 BPSG를 층간절연막으로 사용하고 있다. 층간절연막으로 BPSG(Boron Phosphorus Siliate Glass)을 적용하는 경우에 반도체 기판으로 불순물이 침투되는 것을 방지하기 위하여 일정두께 이상의 질화막을 필요로 한다.
따라서, 게이트패턴 형성 후 게이트패턴의 측벽에 스페이서를 형성하기 위한 게이트 스페이서와 BPSG막 내의 불순물이 반도체 기판으로 침투되는 것을 방지하기 위한 셀 스페이서가 형성된다.
그러나, 게이트 스페이서와 셀 스페이서를 모두 적용하면 게이트패턴 사이 반도체 기판 상부에 질화막의 두께가 너무 두꺼워서 후속 자기정렬콘택식각(Self Aligned Contact Etch)시 콘택의 오픈불량(100, Not Open)이 발생하는 문제점이 있다. 즉, 산화막과 질화막의 식각선택비를 이용하여 진행하는 자기정렬콘택식각의 특성상 반도체 기판 상부에 질화막의 두께가 너무 두꺼우면 식각하는데 한계가 있기 때문에 오픈불량이 발생할 수 있다(도 1 참조).
또한, 게이트패턴의 측벽에도 게이트 스페이서와 셀 스페이서가 모두 적용됨으로써 게이트패턴 간의 공간이 더욱 좁아지게 되고 이로 인해 층간절연막 형성시 갭필특성이 악화되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 층간절연막 형성시 불순물의 침투를 방지하고, 갭필특성을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또 다른 목적으로 콘택홀 형성시 오픈불량을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 셀영역과 주변영역을 갖는 기판 상부에 복수의 게이트패턴을 형성하는 단계; 상기 게이트패턴을 포함하는 기판 상에 제1절연막을 형성하는 단계; 상기 주변영역의 상기 제1절연막을 식각하여 게이트 측벽 스페이서를 형성하는 단계; 상기 주변영역의 기판 상에 상기 셀영역을 오픈시키는 마스크패턴을 형성하는 단계; 상기 셀영역의 제1절연막을 제거하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 게이트 측벽 스페이서를 포함하는 전체구조 상부에 제2절연막을 형성하는 단계; 상기 제2절연막을 포함하는 전체구조 상에 층간절연막을 형성하는 단계; 선택적으로 상기 셀영역의 상기 층간절연막 및 제2절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(200) 상에 게이트패턴(201)을 형성한다. 여기서, 기판(200)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 게이트패턴(201)은 폴리실리콘전극(201A), 금속계 전극(201B) 및 게이트하드마스크(201C)의 적층구조로 형성될 수 있고, 금속계 전극(201B)은 금속 또는 금속실리사이드일 수 있으며, 금속은 텅스텐일 수 있고, 금속실리사이드는 텅스텐실리사이드일 수 있다. 그리고, 게이트하드마스크(201B)는 질화막일 수 있다.
이어서, 게이트 재산화(Gate Reoxidation)를 실시한다. 여기서, 게이트 재산화는 게이트패턴(201)의 에지(Edge)를 완만화하여 GIDL(Gate Induced Drain Leakage)의 방지, 전자(Hot Electoron)에 의한 열화 방지 및 게이트패턴 형성시 식각에 의한 손상층을 보완하기 위한 것이다. 게이트 재산화를 실시하기 전에 금속계 전극(201B)의 이상산화 및 금속계 전극(201B)과 폴리실리콘전극(201A)의 계면 산화를 방지하기 위해 게이트패턴의 측벽에 캡핑보호막을 형성할 수 있다.
게이트 재산화를 실시하여 폴리실리콘전극(201A)의 측벽 및 기판(200) 상에 제1산화막(202)이 형성된다.
이어서, 제1산화막(202)을 포함하는 결과물의 전면에 게이트 스페이서를 형성한다. 게이트 스페이서는 습식세정과 같은 후속 공정에서 제1산화막(202)의 보호 및 주변영역의 게이트패턴(201)에 측벽보호막을 만들기 위한 것으로, 질화막(203)과 제2산화막(204)의 적층구조로 형성될 수 있다. 또한, 게이트 스페이서의 총 두께는 50Å∼150Å일 수 있다.
도 2b에 도시된 바와 같이, 주변영역의 게이트 스페이서(203,204)를 식각하여 측벽보호막을 형성한다. 게이트 스페이서의 식각은 에치백(Etch Back)으로 실시할 수 있다. 게이트 스페이서(203,204)를 식각하기 전에 셀영역의 게이트 스페이서(203,204) 상에 주변영역을 오픈시키는 감광막패턴을 형성할 수 있다.
주변영역의 게이트 스페이서의 식각이 완료되는 시점에서 감광막패턴에 의해 보호된 셀영역은 게이트패턴(201) 및 기판(200) 상부에 게이트 스페이서(203,204)가 그대로 잔류하고, 주변영역은 게이트패턴(201)의 측벽에만 잔류하여 측벽보호막(203A, 204A)을 형성한다. 따라서, 주변영역의 기판(200)은 오픈된다.
도 2c에 도시된 바와 같이, 주변영역에 제1마스크패턴(205)을 형성한다. 여기서, 제1마스크패턴(205)은 셀영역 및 주변영역을 포함하는 기판 상에 감광막을 코팅(Coating)한 후 노광 및 현상으로 셀영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 셀영역의 게이트 스페이서의 제2산화막(204)을 제거한다. 여기서, 제2산화막(204)은 습식식각으로 제거할 수 있는데 이때, 습식식각은 HF 또는 BOE(Buffered Oxide Etchant)를 이용하여 진행할 수 있다. 따라서, 셀영역에는 게이트 스페이서의 질화막(203)만 잔류한다. 잔류하는 질화막(203)은 50Å∼70Å일 수 있다.
도 2d에 도시된 바와 같이, 제1마스크패턴(205)을 제거한다. 여기서, 제1마스크패턴(205)이 감광막인 경우 산소스트립으로 제거할 수 있다.
이어서, 셀영역 및 주변영역을 포함하는 기판 상에 셀 스페이서(206)를 형성한다. 여기서, 셀 스페이서(206)는 후속 층간절연막 형성시 기판(200)으로 불순물이 침투되는 것을 방지하기 위한 것으로, 70Å∼200Å의 두께로 형성할 수 있다. 또한, 셀 스페이서(206)는 질화막(SiN), SiCN, SiC 및 SiBN으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
셀 스페이서(206)의 형성이 완료되는 시점에서 주변영역의 기판(200) 상에는 셀 스페이서(206)가 존재하고, 셀영역의 기판(200) 상에는 게이트 스페이서의 질화막(203)과 셀 스페이서(206)가 존재한다. 즉, 셀영역의 기판(200) 상에는 셀 스페이서(206)와 게이트 스페이서의 질화막(203)이 존재하여 총 질화막의 두께가 증가하게 된다. 또한, 셀영역의 게이트 스페이서의 질화막(203) 하부에 제1산화막(202)이 있으나, 제1산화막(202)의 경우 기판(200) 상에만 존재하므로 후속 층간절연막 형성시 갭필 마진에 영향을 미치지 않는다. 더욱이, 제1산화막(202)은 후속 자기정렬콘택 식각시 산화막 식각가스에 의해 쉽게 식각되기 때문에 콘택홀의 오픈불량에 영향을 미치지 않는다.
도 2e에 도시된 바와 같이, 주변영역의 셀 스페이서(206) 상에 제2마스크패턴(207)을 형성한다. 여기서, 제2마스크패턴(207)은 셀영역 및 주변영역의 셀 스페이서(206) 상에 감광막을 코팅하고 노광 및 현상으로 셀영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 셀영역의 셀 스페이서(206)를 일부두께 식각한다. 여기서, 식각은 등방성식각으로 실시할 수 있는데 이는 게이트패턴(201) 사이의 공간을 확보하기 위함이다. 또한, 등방성식각은 건식 또는 습식식각으로 실시할 수 있다.
건식식각은 RIE(Reactive Ion Beam Etching), MERIE(Magnetically Enhanced RIE), ICP(Inductively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 바텀파워는 인가하지 않고, 탑파워를 100Ｗ∼4000Ｗ, 압력을 2mT∼500mT로 인가하여 실시할 수 있다. 이는, 바텀파워를 인가할 경우 기판(200)으로 당기는 힘이 생겨서 직진성을 갖게 되므로 등 방성 식각이 어렵기 때문이다.
또한, 건식식각은 물리적 식각보다는 화학적 식각이 잘되도록 질화막을 식각하기 위한 가스 즉, CHF계, CF계, SF계, NF계 및 CH계 가스으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 메인가스로 사용하여 실시할 수 있다. 이때, CHF계 가스는 CHF3 또는 CH3F, CF계 가스는 CF4, C2F6 및 C2F4으로 이루어진 그룹 중에서 어느 하나, SF계 가스는 SF4, NF계 가스는 NF3, CH계 가스는 CH3일 수 있고, 메인가스에 Ar, O2, He 및 N으로 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 첨가하여 건식식각을 실시할 수 있다.
그리고, 습식식각은 BOE(Buffered Oxide Etchant)를 이용하여 실시할 수 있다. 통상 BOE는 산화막을 식각하기 위해 사용되지만 본 발명에서는 BOE를 사용하여 질화막질의 셀 스페이서(206)을 식각한다. 이는, BOE를 사용하여 습식식각을 실시하면 잔류하는 셀 스페이서(206)의 두께 균일도(Uniformity)가 높아 지기 때문이다.
도 4는 습식식각에 의한 질화막의 식각정도를 나타내는 TEM사진이다.
도 4를 참조하면, BOE를 사용하여 각각 200초와 250초 동안 습식식각을 실시한 결과를 알 수 있다. 습식식각을 실시하기 전 셀 스페이서의 측벽두께가 126Å, 바텀두께가 123Å일 때, 200초 동안 습식식각을 실시한 후 셀 스페이서의 측벽두께는 89Å, 바텀두께는 83Å으로 측벽은 37Å, 바텀은 40Å만큼 식각된 것을 알 수 있다. 또한, 250초 동안 습식식각을 실시한 후 셀 스페이서의 측벽두께는 84Å, 바 텀두께는 78Å으로 측벽은 42Å, 바텀은 45Å만큼 식각된 것을 알 수 있다.
위와 같이, BOE를 이용하여 습식식각을 실시하면 시간이 지나도 셀 스페이서의 두께가 균일하게 잔류하기 때문에 게이트패턴 사이의 공간확보 및 기판 상부에 필요한 두께를 균일하게 남길 수 있다.
건식 또는 습식식각을 실시함으로써 후속 층간절연막의 불순물이 기판(200)으로 침투되는 것을 방지하기 위한 최소한의 두께를 잔류시킬 수 있다. 예컨대, 질화막(203)의 두께가 50Å, 셀 스페이서(206)의 두께가 140Å이면, 총 질화막의 두께는 190Å이고, 불순물이 기판(200)으로 침투되는 것을 방지하기 위한 최소한의 두께인 140Å에 맞추어 50Å을 식각할 수 있다.
이하, 식각이 완료된 셀 스페이서(206)을 '셀 스페이서패턴(206A)'이라고 한다.
식각이 완료된 셀 스페이서패턴(206A)과 게이트 스페이서의 질화막(203)을 합한 총 두께는 후속 층간절연막 형성시 불순물 침투를 방지할 수 있는 최소두께 및 상기 콘택홀 마진을 확보할 수 있는 최대두께 사이가 될 수 있는데, 예컨대 70Å∼200Å이 될 수 있다.
특히, 셀 스페이서패턴(206A) 형성시 주변영역의 셀 스페이서(206)는 손실되지 않고 그대로 잔류한다. 이는, 주변영역에 제2마스크패턴(207)으로 사용된 감광막이 건식 및 습식식각에 사용된 산화막을 식각하기 위한 가스 및 용액에 큰 식각선택비를 갖기 때문이다.
도 2f에 도시된 바와 같이, 제2마스크패턴(207)을 제거한다. 여기서, 제2마 스크패턴(207)이 감광막인 경우 산소스트립으로 제거할 수 있다.
도 2g에 도시된 바와 같이, 셀 스페이서패턴(206A) 상에 층간절연막(208)을 형성한다. 여기서, 층간절연막(208)은 게이트패턴(201) 사이를 모두 채우도록 형성하고, 게이트패턴(201) 사이의 좁은 공간을 채우기 위하여 갭필(Gap Fill)특성이 좋은 BPSG(Boron Phosphorus Silicate Glass)로 형성할 수 있다. 특히, 도 2d에서 셀 영역의 셀 스페이서(206)를 일부두께 식각함으로써 게이트패턴(201) 사이의 공간을 확보하여 갭필 마진이 더욱 확보된다.
이어서, 습식열처리를 실시할 수 있다. 습식열처리는 BPSG막 내의 불순물을 외확산(Out Diffusion)시켜 층간절연 역할을 하기 위한 산화막으로 바꾸기 위한 것이다. 습식열처리를 하는 과정에서 층간절연막(205) 하부에 셀 스페이서패턴(206A) 및 게이트 스페이서의 질화막(203)이 불순물을 방지할 수 있는 최소두께 이상으로 존재하기 때문에 BPSG막 내의 불순물(보론)이 기판(200)으로 침투되는 것을 방지할 수 있다.
이어서, 층간절연막(208) 상에 제3마스크패턴(209)을 형성한다. 여기서, 제3마스크패턴(209)은 감광막으로 형성할 수 있다. 또한, 식각마진을 확보하기 위해 하드마스크층을 추가로 형성할 수 있다. 감광막일 경우 층간절연막(205) 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 형성할 수 있고, 하드마스크층을 추가로 형성하는 경우 층간절연막(205) 상에 하드마스크층을 형성하고 하드마스크층 상에 감광막을 코팅한 후 노광 및 현상으로 패터닝하고, 감광막을 식각마스크로 하드마스크를 식각하여 형성할 수 있다.
이어서, 셀영역의 층간절연막(208), 셀 스페이서패턴(206A) 및 게이트 스페이서의 질화막(203)을 식각하여 게이트패턴(201) 사이에 기판(200)을 오픈시키는 콘택홀(210)을 형성한다. 이때, 식각은 자기정렬콘택식각(Self Aligned Contact Etch)을 실시할 수 있다. 자기정렬콘택식각은 게이트패턴(201) 사이의 좁은 공간을 식각하기 위한 패터닝의 어려움을 감소시키기 위한 것으로, 질화막과 산화막 간의 식각선택비를 이용하여 식각하는 공정이다. 이때, 셀영역의 기판(200) 상부에는 질화막(203) 및 셀 스페이서패턴(206A)의 총 두께가 불순물의 침투방지를 위한 최소두께와 콘택홀 마진을 확보할 수 있는 최대두께 사이에 존재하기 때문에 식각마진이 확보되어 콘택 오픈불량(Not Open)을 방지할 수 있다.
후속 공정으로 콘택홀(210)에 도전물질을 매립하고 평탄화를 실시하여 랜딩 플러그 콘택(Landing Plug Contact)을 형성할 수 있다.
((실시예 2))
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(300) 상에 게이트패턴(301)을 형성한다. 여기서, 기판(300)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 게이트패턴(301)은 폴리실리콘전극(301A), 금속계 전극(301B) 및 게이트하드마스크(301C)의 적층구조로 형성될 수 있고, 금속계 전극(301B)은 금속 또는 금속실리사이드일 수 있으며, 금속은 텅스텐일 수 있고, 금속실리사이드는 텅스텐실리사이드일 수 있다. 그리고, 게이트하드마스크(301B)는 질화막일 수 있다.
이어서, 게이트 재산화(Gate Reoxidation)를 실시한다. 여기서, 게이트 재산 화는 게이트패턴(301)의 에지(Edge)를 완만화하여 GIDL의 방지, 전자(Hot Electoron)에 의한 열화 방지 및 게이트패턴 형성시 식각에 의한 손상층을 보완하기 위한 것이다. 게이트 재산화를 실시하기 전에 금속계 전극(301B)의 이상산화 및 금속계 전극(301B)과 폴리실리콘전극(301A)의 계면 산화를 방지하기 위해 게이트패턴이 측벽에 캡핑보호막을 형성할 수 있다.
게이트 재산화를 실시하여 폴리실리콘전극(301A)의 측벽 및 기판(300) 상에 제1산화막(302)이 형성된다.
이어서, 제1산화막(302)을 포함하는 결과물의 전면에 게이트 스페이서를 형성한다. 게이트 스페이서는 습식세정과 같은 후속 공정에서 제1산화막(302)의 보호 및 주변영역의 게이트패턴(301)에 측벽보호막을 만들기 위한 것으로, 질화막(303)과 제2산화막(304)의 적층구조로 형성될 수 있다. 또한, 게이트 스페이서의 총 두께는 50Å∼150Å일 수 있다.
도 3b에 도시된 바와 같이, 주변영역의 게이트 스페이서(303, 304)를 식각하여 측벽보호막을 형성한다. 게이트 스페이서의 식각은 에치백(Etch Back)으로 실시할 수 있다. 게이트 스페이서(303, 304)를 식각하기 전에 셀영역의 게이트 스페이서(303, 304) 상에 주변영역을 오픈시키는 감광막패턴을 형성할 수 있다.
주변영역의 게이트 스페이서의 식각이 완료되는 시점에서 감광막패턴에 의해 보호된 셀영역은 게이트패턴(301) 및 기판(300) 상부에 게이트 스페이서(303, 304)가 그대로 잔류하고, 주변영역은 게이트패턴(301)의 측벽에만 잔류하여 측벽보호막을 형성한다. 따라서, 주변영역의 기판(300)은 오픈된다.
도 3c에 도시된 바와 같이, 주변영역에 제1마스크패턴(305)을 형성한다. 여기서, 제1마스크패턴(305)은 셀영역 및 주변영역을 포함하는 기판 상에 감광막을 코팅(Coating)한 후 노광 및 현상으로 셀영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 셀영역 게이트 스페이서의 제2산화막(304)을 제거한다. 여기서, 제2산화막(304)은 습식식각으로 제거할 수 있는데 이때, 습식식각은 HF 또는 BOE(Buffered Oxide Etchant)를 이용하여 진행할 수 있다. 따라서, 셀영역에는 게이트 스페이서의 질화막(303)만 잔류한다. 잔류하는 질화막(303)은 50Å∼70Å일 수 있다.
도 3d에 도시된 바와 같이, 셀영역의 게이트 스페이서의 질화막(303)을 제거한다. 여기서, 셀영역의 게이트 스페이서의 질화막(303)을 제거하는 이유는 게이트 스페이서(303, 304)를 이용하여 주변영역의 측벽보호막을 형성하고, 후속 층간절연막 형성시 불순물의 침투는 셀 스페이서를 이용하여 방지가 가능하기 때문에 셀영역에 불필요한 게이트 스페이서를 미리 제거하는 것이다.
게이트 스페이서의 질화막(303)의 제거는 등방성식각을 실시할 수 있는데 이때, 등방성식각은 건식식각으로 실시할 수 있다.
건식식각은 RIE(Reactive Ion Beam Etching), MERIE(Magnetically Enhanced RIE), ICP(Inductively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 바텀파워는 인가하지 않고, 탑파워를 100Ｗ∼4000Ｗ, 압력을 2mT∼500mT로 인가하여 실시할 수 있다. 이는, 바 텀파워를 인가할 경우 기판(300)으로 당기는 힘이 생겨서 직진성을 갖게 되므로 등방성 식각이 어렵기 때문이다.
또한, 건식식각은 물리적 식각보다는 화학적 식각이 되도록 질화막을 식각하기 위한 가스 즉, CHF계, CF계, SF계, NF계 및 CH계 가스로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 메인가스로 사용하여 실시할 수 있다. 이때, CHF계 가스는 CHF3 또는 CH3F, CF계 가스는 CF4, C2F6 및 C2F4으로 이루어진 그룹 중에서 선택된 어느 하나, SF계 가스는 SF4, NF계 가스는 NF3, CH계 가스는 CH3일 수 있고, 메인가스에 Ar, O2, He 및 N의 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 첨가하여 실시할 수 있다.
게이트 스페이서의 질화막(303) 제거를 위해 등방성 건식식각을 실시하는 이유는 BOE를 통한 습식식각으로 질화막을 식각하면 균일한 식각이 가능하지만, 게이트 재산화에 의해 형성된 제1산화막(302)이 함께 제거될 수 있기 때문에 이를 방지하기 위함이다.
셀영역의 질화막(303)를 제거함으로써 셀영역의 기판(300) 상부에는 제1산화막(302)만 존재하게 된다. 셀영역의 게이트 스페이서(303, 304)를 제거하는 공정에서 주변영역은 제1마스크패턴(305)으로 보호되어 측벽보호막이 손실되지 않는다.
도 3e에 도시된 바와 같이, 제1마스크패턴(305)을 제거한다. 여기서, 제1마스크패턴(305)이 감광막인 경우 산소스트립으로 제거할 수 있다.
이어서, 제1산화막(302)을 포함하는 결과물의 전면에 셀 스페이서(306)를 형 성한다. 여기서, 셀 스페이서(306)는 후속 층간절연막 형성시 기판(300)으로 불순물이 침투하는 것을 방지하기 위한 것으로, 후속 층간절연막 형성시 불순물 침투를 방지할 수 있는 최소두께 및 상기 콘택홀 마진을 확보할 수 있는 최대두께 사이가 되는 두께로 형성하되 바람직하게는 70Å∼200Å로 형성할 수 있다. 또한, 셀 스페이서(306)는 질화막(SiN), SiCN, SiC 및 SiBN으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
앞서 도시된 도 3c 및 도 3d에서 셀영역의 게이트 스페이서(303, 304)가 제거됨으로써 셀영역 및 주변영역 모두 기판(300) 상부에 셀 스페이서(306)만 존재한다. 셀영역의 셀 스페이서(306) 하부에 제1산화막(302)이 있으나, 제1산화막(302)의 경우 기판(300) 상에만 존재하므로 후속 층간절연막 형성시 갭필 마진에 영향을 미치지 않는다. 더욱이, 제1산화막(302)은 후속 자기정렬콘택 식각시 산화막 식각가스에 의해 쉽게 식각되기 때문에 콘택홀의 오픈불량에 영향을 미치지 않는다.
위와 같이, 셀영역의 제2산화막(304)을 제거하기 위한 제1마스크패턴(305)을 그대로 사용하여 게이트 스페이서의 질화막(303)을 제거하면 추가 마스크패턴 형성 및 제거공정을 생략할 수 있기 때문에 공정마진을 확보할 수 있다.
또한, 셀영역의 게이트 스페이서(303, 304)를 셀 스페이서(306) 형성 전에 모두 제거함으로써 후속 층간절연막의 불순물 침투를 방지할 수 있는 최소두께를 확보하면서도, 게이트패턴(301) 사이의 공간을 확보할 수 있다.
도 3f에 도시된 바와 같이, 셀 스페이서(306) 상에 층간절연막(307)을 형성한다. 여기서, 층간절연막(307)은 게이트패턴(301) 사이를 모두 채우도록 형성하 고, 게이트패턴(301) 사이의 좁은 공간을 채우기 위하여 갭필(Gap Fill)특성이 좋은 BPSG(Boron Phosphorus Silicate Glass)로 형성할 수 있다. 특히, 도 3d에서 게이트 스페이서의 질화막(303)을 제거하고 셀 스페이서(306)를 형성함으로써 게이트패턴(301) 사이의 공간을 확보하여 갭필 마진이 더욱 확보된다.
이어서, 습식열처리를 실시할 수 있다. 습식열처리는 BPSG막 내의 불순물을 외확산(Out Diffusion)시켜 층간절연 역할을 하기 위한 산화막으로 바꿀 수 있다. 습식열처리를 하는 과정에서 층간절연막(307) 하부 셀 스페이서(306)가 불순물이 기판(300)으로 침투되는 것을 방지하기 위한 최소한의 두께만큼 존재하기 때문에 BPSG막 내의 불순물(보론)이 기판(300)으로 침투되지 않고 외확산이 가능하다.
이어서, 층간절연막(307) 상에 제2마스크패턴(308)을 형성한다. 여기서, 제2마스크패턴(308)은 감광막으로 형성할 수 있다. 또한, 식각마진을 확보하기 위해 하드마스크층을 추가로 형성할 수 있다. 감광막일 경우 층간절연막(307) 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 형성할 수 있고, 하드마스크층을 추가로 형성하는 경우 층간절연막(307) 상에 하드마스크층을 형성하고 하드마스크층 상에 감광막을 코팅한 후 노광 및 현상으로 패터닝하고, 감광막을 식각마스크로 하드마스크를 식각하여 형성할 수 있다.
이어서, 셀영역의 층간절연막(307) 및 셀 스페이서(306)을 식각하여 게이트패턴(301) 사이에 기판(300)을 오픈시키는 콘택홀(309)을 형성한다. 이때, 식각은 자기정렬콘택식각(Self Aligned Contact Etch)을 실시할 수 있다. 자기정렬콘택식각은 게이트패턴(301) 사이의 좁은 공간을 식각하기 위한 패터닝의 어려움을 감소 시키기 위한 것으로, 질화막과 산화막 간의 식각선택비를 이용하여 식각하는 공정이다. 이때, 셀영역의 기판(300) 상부에는 불순물의 침투방지를 위한 최소두께와 콘택홀 마진을 확보할 수 있는 최대두께 사이로 셀 스페이서(306)가 존재하기 때문에 식각마진이 확보되어 콘택 오픈불량(Not Open)을 방지할 수 있다.
후속 공정으로 콘택홀(309)에 도전물질을 매립하고 평탄화를 실시하여 랜딩 플러그 콘택(Landing Plug Contact)을 형성할 수 있다.
후속 공정으로 콘택홀(309)에 도전물질을 매립하고 평탄화를 실시하여 랜딩 플러그 콘택(Landing Plug Contact)을 형성할 수 있다.
위와 같이, 게이트패턴 상에 형성되는 게이트 스페이서를 셀 스페이서 형성전에 미리 제거하거나, 게이트 스페이서 및 셀 스페이서를 적층한 후 셀영역의 셀 스페이서를 선택적으로 일정두께 등방성 식각함으로써 게이트패턴 사이의 공간을 확보하여 층간절연막 형성시 갭필 마진을 확보할 수 있다.
또한, 게이트패턴 사이의 공간확보와 동시에 층간절연막 형성시 불순물이 기판으로 침투되는 것을 방지하기 위한 최소한의 두께로 게이트 스페이서 및 셀 스페이서의 적층 또는 셀 스페이서가 잔류하여 BPSG막 적용시 불순물의 외확산에 의한 기판으로의 불순물 침투를 충분히 방지하면서도 자기정렬콘택식각시 콘택홀의 오픈불량을 방지할 수 있다.
한편, 본 발명의 실시예는 셀영역과 주변영역을 한정하여 설명하였으나, 본 발명의 실시예는 셀영역과 주변영역 외에 게이트 패턴의 밀도가 서로 다르게 형성 되는 반도체 소자에 적용될 수 있다. 또한, 본 발명의 실시예는 층간절연막으로 BPSG막을 형성하였으나, BPSG막 외에 SOD(Spin On Dielectric)막으로도 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 게이트패턴 사이의 공간을 확보하여 층간절연막 형성시 갭필마진 확보 및 콘택홀의 오픈불량을 방지하면서 동시에 층간절연막의 불순물이 기판으로 침투되는 것을 방지하여 신뢰성 있는 소자를 형성할 수 있는 효과가 있다.
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- 셀영역과 주변영역을 갖는 기판 상부에 복수의 게이트패턴을 형성하는 단계;상기 게이트패턴을 포함하는 기판 상에 제1절연막을 형성하는 단계;상기 주변영역의 상기 제1절연막을 식각하여 게이트 측벽 스페이서를 형성하는 단계;상기 주변영역의 기판 상에 상기 셀영역을 오픈시키는 마스크패턴을 형성하는 단계;상기 셀영역의 제1절연막을 제거하는 단계;상기 마스크패턴을 제거하는 단계;상기 게이트 측벽 스페이서를 포함하는 전체구조 상부에 제2절연막을 형성하는 단계;상기 제2절연막을 포함하는 전체구조 상에 층간절연막을 형성하는 단계; 및선택적으로 상기 셀영역의 상기 층간절연막 및 제2절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서,상기 제1절연막은 질화막 또는 질화막과 산화막의 적층구조인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서,상기 셀영역의 제1절연막을 제거하는 단계는,상기 제1절연막이 질화막과 산화막의 적층구조인 경우 상기 산화막을 제거하는 단계와 상기 질화막을 제거하는 단계로 나누어 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제24항에 있어서,상기 산화막을 제거하는 단계는 습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제25항에 있어서,상기 습식식각은 HF 또는 BOE를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제24항에 있어서,상기 질화막을 제거하는 단계는,등방성 건식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제27항에 있어서,상기 건식식각은,RIE(Reactive Ion Beam Etching), MERIE(Magnetically Enhanced RIE), ICP(Inductively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)의 그룹 중에서 선택된 어느 하나에서 바텀파워는 인가하지 않고, 탑파워를 100Ｗ∼4000Ｗ, 압력을 2mTorr∼500mTorr로 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제28항에 있어서,상기 건식식각은 CHF계, CF계, SF계, NF계 및 CH계 가스의 그룹 중에서 선택된 어느 하나 또는 둘 이상의 가스를 메인가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제29항에 있어서,상기 CHF계 가스는 CHF3, CH3F, 상기 CF계 가스는 CF4, C2F6, C2F4, 상기 SF계 가스는 SF4, 상기 NF계 가스는 NF3, 상기 CH계 가스는 CH3인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제30항에 있어서,상기 건식식각은 상기 메인가스에 Ar, O2, He 및 N의 그룹 중에서 선택된 어느 하나 또는 둘이상의 혼합가스를 첨가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서,상기 제2절연막은 질화막(SiN), SiCN, SiC 및 SiBN으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
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- 제22항에 있어서,상기 제2절연막은 70Å∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서,상기 게이트 측벽 스페이서를 형성하는 단계는,상기 제1절연막 상에 주변영역을 오픈시키는 감광막패턴을 형성하는 단계; 및상기 주변영역의 제1절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제35항에 있어서,상기 주변영역의 제1절연막을 식각하는 단계는,에치백으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서,상기 층간절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제37항에 있어서,상기 BPSG막을 형성한 후 습식열공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서,상기 주변영역은 상기 셀영역보다 게이트패턴의 밀도가 큰 지역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제22항에 있어서,상기 콘택홀을 형성하는 단계는,자기정렬콘택식각(Self Alinged Contact Etch)으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150093897A (ko) * | 2014-02-07 | 2015-08-19 | 매그나칩 반도체 유한회사 | 반도체 소자 및 제조 방법 |
Families Citing this family (7)
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| KR101185988B1 (ko) * | 2009-12-30 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리소자의 랜딩플러그컨택 형성방법 |
| KR20120131879A (ko) * | 2011-05-26 | 2012-12-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP5814663B2 (ja) * | 2011-07-13 | 2015-11-17 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法及びゲートラスト方式のメタルゲートの製造方法 |
| JP6277004B2 (ja) * | 2014-01-31 | 2018-02-07 | 株式会社日立ハイテクノロジーズ | ドライエッチング方法 |
| CN107634061B (zh) * | 2016-07-18 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN107749413B (zh) * | 2017-10-18 | 2019-02-19 | 武汉新芯集成电路制造有限公司 | 一种提高存储单元区与控制电路区侧墙厚度差的方法 |
| CN117174745A (zh) * | 2022-05-23 | 2023-12-05 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990080277A (ko) * | 1998-04-15 | 1999-11-05 | 김영환 | 층간절연막 형성 방법 |
| KR20010004237A (ko) | 1999-06-28 | 2001-01-15 | 김영환 | 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법 |
| KR20010091776A (ko) | 2000-03-18 | 2001-10-23 | 윤종용 | 반도체 소자의 콘택홀 형성 방법 |
| KR20030001913A (ko) | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100186503B1 (ko) * | 1996-06-10 | 1999-04-15 | 문정환 | 반도체 소자의 제조 방법 |
| JPH1117129A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100359780B1 (ko) * | 2000-11-22 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100390917B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 플레시 메모리소자의 제조방법 |
| US6894341B2 (en) * | 2001-12-25 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method |
| US7172969B2 (en) * | 2004-08-26 | 2007-02-06 | Tokyo Electron Limited | Method and system for etching a film stack |
| US20070082446A1 (en) * | 2005-10-07 | 2007-04-12 | Dominik Olligs | Methods for fabricating non-volatile memory cell array |
| KR100875056B1 (ko) * | 2006-09-29 | 2008-12-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
-
2007
- 2007-06-12 KR KR1020070057277A patent/KR100905999B1/ko not_active IP Right Cessation
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- 2007-12-31 US US12/006,142 patent/US7687341B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990080277A (ko) * | 1998-04-15 | 1999-11-05 | 김영환 | 층간절연막 형성 방법 |
| KR20010004237A (ko) | 1999-06-28 | 2001-01-15 | 김영환 | 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법 |
| KR20010091776A (ko) | 2000-03-18 | 2001-10-23 | 윤종용 | 반도체 소자의 콘택홀 형성 방법 |
| KR20030001913A (ko) | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150093897A (ko) * | 2014-02-07 | 2015-08-19 | 매그나칩 반도체 유한회사 | 반도체 소자 및 제조 방법 |
| KR102143249B1 (ko) * | 2014-02-07 | 2020-08-11 | 매그나칩 반도체 유한회사 | 반도체 소자 및 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
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