KR100875056B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
플래쉬 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR100875056B1 KR100875056B1 KR1020060096011A KR20060096011A KR100875056B1 KR 100875056 B1 KR100875056 B1 KR 100875056B1 KR 1020060096011 A KR1020060096011 A KR 1020060096011A KR 20060096011 A KR20060096011 A KR 20060096011A KR 100875056 B1 KR100875056 B1 KR 100875056B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- hard mask
- forming
- layer
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims 4
- 150000004767 nitrides Chemical class 0.000 description 16
- 239000010410 layer Substances 0.000 description 11
- 229910052799 carbon Inorganic materials 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 기판의 페리 영역에 게이트 절연막 및 제1 도전막을 형성하는 단계와, 셀 영역의 반도체 기판 상부와 페리 영역의 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계와, 제2 도전막 상에 하드 마스크를 형성하는 단계와, 셀 영역의 하드 마스크, 제2 도전막 및 유전체막을 패터닝하여 제1 게이트 패턴을 형성하는 단계와, 페리 영역의 하드 마스크를 패터닝하는 단계와, 셀 영역과 페리 영역의 단차가 감소되도록 페리 영역의 하드 마스크를 식각하는 단계, 및 패터닝된 하드 마스크를 이용한 식각 공정으로 페리 영역에 제2 게이트 패턴을 형성하는 단계를 포함한다.
플래쉬 메모리, 페리 영역, 셀 영역, 게이트, 하드 마스크, 단차
Description
도 1 내지 도 7은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 보호의 설명>
101 : 반도체 기판 102 : 게이트 산화막
103 : 제 1 폴리 실리콘막 104 : 유전체막
105 : 캐핑 폴리 실리콘막 106 : 제 2 폴리 실리콘막
107 : 텅스텐 실리사이드막 108 : SiON막
109 : 하드 마스크 110 : 카본 하드 마스크
111 : 버퍼 산화막 112 : 질화막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로 특히, 셀 영역과 페리 영역간의 단차를 줄이는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자(non-volatile memory device)는 전원공급이 끊겨도 저정된 정보를 잃지 않으며 시스템의 운영에 관여하는 데이터나 운영체제를 개발자가 프로그램하여 공급하는 목적으로 개발되어 발전하여 왔다. 이 비휘발성 메모리 소자에는 EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래쉬 EEPROM 등이 상용화되어 사용중이다. 이 중에서 플래시 메모리 소자는 데이터를 저장하기 위하여 전자가 주입되는 플로팅 게이트를 포함하는 구조로 이루어진다. 최근에는 플로팅 게이트를 질화막으로 형성하는 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 구조로 플래시 메모리 소자가 개발되고 있다. 이러한 SONOS 구조를 사용할 경우, 저전압, 저소비전력 및 고속동작을 실현한 비휘발성 메모리 소자의 제조가 가능하며, 동시에, 소자의 집적도 증가에 유리하게 된다. 이와 같은 SONOS 구조를 갖는 비휘발성 메모리 소자의 동작 원리는 다음과 같다.
SONOS 구조의 비휘발성 메모리 소자는 프로그램 동작을 통해 질화막에 전자를 축적하는 방식으로 데이터가 저장되며, 질화막의 상부, 하부 및 측면이 모두 절연막에 의해 둘러싸이기 때문에 전원공급이 중단되어도 질화막에 축적된 전자는 방출되지 않아 저장된 데이터가 유지된다. 리드 동작은 프로그램에 따른 트랜지스터 문턱전압의 차이에 의한 구동전류 차이를 차등증폭기를 이용 구분하는 것에 의해 이루어진다. 한편, 이러한 SONOS 구조를 구현하기 위해, 셀 영역에 3층 구조의 유전체막이 형성되기 전에 페리 영역에 게이트 절연막과 폴리실리콘막이 형성된다. 즉, 셀 영역에는 유전체막과 도전막을 포함하는 셀 게이트가 형성되고, 페리 영역에는 게이트 절연막, 폴리실리콘막, 유전체막 및 도전막을 포함하는 게이트가 형성된다. 페리 영역에 형성된 게이트는 폴리실리콘막을 포함하기 때문에, 셀 영역과 주변 영역 사이에는 폴리실리콘막에 의한 단차가 발생된다. 셀 게이트와 게이트를 포함한 반도체 기판 상에는 SAC 질화막과 층간 절연막이 형성되고, 층간 절연막의 평탄화 공정이 진행된다. 이때, 단차 때문에 페리 영역의 게이트 상에 형성된 SAC 질화막이 셀 영역의 셀 게이트 상에 형성된 SAC 질화막보다 먼저 노출된다. 이 때문에, 평탄화 공정 동안 페리 영역의 게이트 상에 형성된 SAC 질화막이 제거될 수 있다. 이런 까닭으로, 페리 영역의 고전압 트랜지스터의 누설 전류가 증가된다. 또한, 누설전류에 의한 험프(hump) 특성이 발생하고, 그로 인하여 고전압 트랜지스터의 문턱전압 변화에 의한 고전압 트랜지스터의 오동작이 발생할 수 있다.
따라서, 본 발명은 게이트 적층시 하드 마스크의 두께를 높게 형성함으로써 식각시 손실되는 하드 마스크의 량을 보상할 수 있게 되므로 셀 영역과 페리 영역간의 단차를 줄이는 데 있다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판의 페리 영역에 게이트 절연막 및 제1 도전막을 형성하는 단계와, 셀 영역의 반도체 기판 상부와 페리 영역의 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계와, 제2 도전막 상에 하드 마스크를 형성하는 단계와, 셀 영역의 하드 마스크, 제2 도전막 및 유전체막을 패터닝하여 제1 게이트 패턴을 형성하는 단계와, 페리 영역의 하드 마스크를 패터닝하는 단계와, 셀 영역과 페리 영역의 단차가 감소되도록 페리 영역의 하드 마스크를 식각하는 단계, 및 패터닝된 하드 마스크를 이용한 식각 공정으로 페리 영역에 제2 게이트 패턴을 형성하는 단계를 포함한다.
하드 마스크는 1200 내지 1500Å의 두께로 형성하며, 페리 영역의 하드 마스크는 600 내지 800Å의 두께만큼 식각된다.
제1 게이트 패턴을 형성한 후, 상기 제1 게이트 패턴의 측벽에 버퍼 산화막을 형성하는 단계를 더 포함한다.
상기 유전체막 및 상기 제2 도전막 사이에 캡핑 폴리실리콘막이 더 형성된다.
하드 마스크 상에 카본 하드 마스크가 형성된 상태에서 상기 하드 마스크의 터닝이 이루어지는 것이 바람직하다.
제2 도전막 및 상기 하드 마스크 사이에 텅스텐 실리사이드막 및 SiON막이 더 형성된다.
제1 및 제2 도전막은 폴리실리콘막으로 형성되며, 유전체막은 ONO 구조로 형성된다.
제1 게이트 패턴을 형성한 후, 상기 제1 게이트 패턴의 측벽에 버퍼 산화막을 형성하는 단계를 더 포함한다.
상기 유전체막 및 상기 제2 도전막 사이에 캡핑 폴리실리콘막이 더 형성된다.
하드 마스크 상에 카본 하드 마스크가 형성된 상태에서 상기 하드 마스크의 터닝이 이루어지는 것이 바람직하다.
제2 도전막 및 상기 하드 마스크 사이에 텅스텐 실리사이드막 및 SiON막이 더 형성된다.
제1 및 제2 도전막은 폴리실리콘막으로 형성되며, 유전체막은 ONO 구조로 형성된다.
삭제
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 7은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(101)의 페리 영역 상부에 게이트 산화막(102) 및 제 1 폴리 실리콘막(103)을 형성한다. 전체구조 상부에 유전체막(104), 캐핑 폴리 실리콘막(105), 제 2 폴리 실리콘막(106), 텅스텐 실리사이드막(107), SiON막(108), 하드 마스크(109) 및 카본 하드 마스크(110)를 순차적으로 적층한다. 게이트 산화막(102)은 약 70Å으로 형성하고, 제 1 폴리 실리콘막(103)은 약 800Å의 두께로 형성한다. 유전체막(104)은 ONO 구조로 형성한다. ONO 구조는 하부 산화막, 질화막, 상부 산화막이 적층된 구조로 하부 산화막은 약 40Å, 질화막은 약 40Å, 상부 산화막은 약 65Å의 두께로 형성한다. 캐핑 폴리 실리콘막(105)은 약 300Å의 두께로 형성한다. 제 2 폴리 실리콘막(106)은 약 400Å의 두께로 형성한다. 텅스텐 실리사이드막(107)은 약 1100Å의 두께로 형성한다. SiON막(108)은 약 200Å의 두께로 형성한다. 하드 마스크(109)는 약 1200 내지 1500Å의 두께로 형성한다. a(amorphous)-카본 하드 마스크(110)는 약 2000Å의 두께로 형성한다.
도 2를 참조하면, 게이트 마스크(미도시)를 사용한 식각공정을 실시하여 셀 영역에 게이트 패턴을 형성한다.
도 3을 참조하면, 전체구조 표면을 따라 버퍼 산화막(111)을 형성한다.
도 4를 참조하면, 버퍼 산화막(111)을 셀 영역과 페리 영역의 하드 마스크(109)가 노출될 때까지 식각한다. 그러면, 셀 영역과 페리 영역의 게이트 측벽에 버퍼 산화막(111)이 잔류하게 된다.
도 5를 참조하면, 전체구조 상부에 게이트 마스크 패턴(112)을 형성하고 패턴에 따라 카본 하드 마스크막(110)을 패터닝 한다.
도 6을 참조하면, 게이트 마스크 패턴(112)에 따라 페리 영역의 하드 마스크(109)를 패터닝한 후, 게이트 마스크 패턴(112) 및 페리 영역의 카본 하드 마스크막(110)을 제거한다. 이어서 페리 오픈 마스크(미도시)를 사용하여 페리 영역만을 노출시킨 후 페리 영역의 하드 마스크(109)를 습식 또는 건식 식각 공정으로 약 600 내지 800Å 제거한다. 이로써, 페리 영역의 하드 마스크(109)의 두께가 셀 영역의 하드 마스크(109)의 두께보다 얇아진다. 즉, 페리 영역에 형성된 폴리실리콘막(103)의 두께만큼 페리 영역의 하드 마스크(109)의 두께가 감소하게 된다. 이에 따라, 셀 영역과 페리 영역의 단차가 최소화된다.
도 7을 참조하면, 페리 영역의 하드 마스크(109)를 사용하여 게이트 패턴을 형성한다. 페리 영역의 게이트 높이는 셀 영역의 게이트 높이와 같거나 유사해짐으로써 후속 질화막(미도시) 및 층간 절연막(미도시) 형성후 평탄화 공정을 수행하여도 페리 영역의 질화막(미도시)이 셀 영역의 질화막(미도시)이 먼저 노출되어 제거되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면 하드 마스크 형성 두께를 셀 영역과 페리 영역간의 단차를 줄이게 됨으로써 후속 층간 절연막 형성후 CMP공정시 질화막이 노출되는 것을 방지하게 되어 페리 영역 게이트의 누설을 방지할 수 있다.
Claims (13)
- 반도체 기판의 주변 영역에 게이트 절연막 및 제1 도전막을 형성하는 단계;상기 반도체 기판의 셀 영역 및 주변 영역의 상기 제1 도전막 상부에 유전체막, 제2 도전막 및 하드 마스크막을 형성하는 단계;상기 셀 영역의 상기 하드 마스크막 및 상기 제2 도전막을 패터닝하여 제1 게이트 전극을 형성하는 단계;상기 주변 영역을 오픈하는 마스크를 이용하여 상기 주변 영역의 상기 하드 마스크막의 일부를 리세스 하는 단계; 및상기 리세스된 하드 마스크막, 제2 도전막, 유전체막 및 제1 도전막을 패터닝하여 제2 게이트 전극을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크막은 1200Å 내지 1500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 게이트 전극을 형성하는 단계에서, 상기 하드 마스크막은 600Å 내지 800Å의 두께가 식각되도록 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 게이트 전극을 형성한 후,상기 제1 게이트 전극의 측벽에 버퍼 산화막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전체막 및 상기 제2 도전막 사이에 캡핑 폴리실리콘막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크의 상부에 비정질(amorphous) 카본 하드 마스크를 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 도전막 및 상기 하드 마스크막 사이에 텅스텐 실리사이드막 및 SiON막을 더 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 도전막이 폴리실리콘막으로 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전체막이 ONO 구조로 형성되는 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판의 셀 영역 및 주변 영역에 하드 마스크막을 포함한 게이트용 적층막을 형성하는 단계;상기 셀 영역의 상기 적층막을 패터닝하여 제1 게이트 전극들을 형성하는 단계;상기 주변 영역의 상기 하드 마스크막 일부를 리세스하는 단계; 및상기 리세스된 하드 마스크막을 이용하여, 상기 적층막을 패터닝하여 상기 주변 영역에 제2 게이트 전극들을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 하드 마스크막의 상부에 비정질(amorphous) 카본 하드 마스크막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 11 항에 있어서, 상기 제2 게이트 전극들을 형성하는 단계는,상기 비정질 카본 하드 마스크막을 패터닝 하는 단계; 및상기 패터닝된 비정질 카본 마스크막에 따라 상기 하드 마스크막 및 상기 적층막을 순차적으로 패터닝함과 동시에, 상기 하드 마스크의 두께를 낮추는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 10 항에 있어서, 상기 제1 게이트 전극들을 형성하는 단계 이후에,상기 제1 게이트 전극들 및 상기 주변 영역에 잔류하는 적층막의 측벽에 버퍼 산화막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096011A KR100875056B1 (ko) | 2006-09-29 | 2006-09-29 | 플래쉬 메모리 소자의 제조방법 |
| US11/771,969 US7635629B2 (en) | 2006-09-29 | 2007-06-29 | Method of manufacturing non-volatile memory device |
| CNB2007101304358A CN100559568C (zh) | 2006-09-29 | 2007-07-19 | 非易失性存储器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096011A KR100875056B1 (ko) | 2006-09-29 | 2006-09-29 | 플래쉬 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080030219A KR20080030219A (ko) | 2008-04-04 |
| KR100875056B1 true KR100875056B1 (ko) | 2008-12-19 |
Family
ID=39256183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060096011A KR100875056B1 (ko) | 2006-09-29 | 2006-09-29 | 플래쉬 메모리 소자의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7635629B2 (ko) |
| KR (1) | KR100875056B1 (ko) |
| CN (1) | CN100559568C (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905999B1 (ko) * | 2007-06-12 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US10522557B2 (en) * | 2017-10-30 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface topography by forming spacer-like components |
| KR102611004B1 (ko) * | 2019-07-30 | 2023-12-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077738A (en) * | 1999-06-25 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Inter-level dielectric planarization approach for a DRAM crown capacitor process |
| KR20010004893A (ko) | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자 제조 방법 |
| KR100540481B1 (ko) | 1999-12-30 | 2006-01-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR20010058617A (ko) | 1999-12-30 | 2001-07-06 | 박종섭 | 플래쉬 메모리 소자의 적층 게이트 형성 방법 |
| KR100379506B1 (ko) | 2000-07-19 | 2003-04-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| KR100359780B1 (ko) * | 2000-11-22 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20030000665A (ko) | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100397176B1 (ko) | 2001-07-26 | 2003-09-06 | 삼성전자주식회사 | 불휘발성 메모리 장치의 평탄화 방법 |
| KR100483843B1 (ko) | 2003-02-27 | 2005-04-19 | 삼성전자주식회사 | 반도체 장치의 도전성 패턴 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조 방법 |
| JP4947931B2 (ja) * | 2004-08-12 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4791799B2 (ja) * | 2005-11-07 | 2011-10-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
2006
- 2006-09-29 KR KR1020060096011A patent/KR100875056B1/ko not_active IP Right Cessation
-
2007
- 2007-06-29 US US11/771,969 patent/US7635629B2/en not_active Expired - Fee Related
- 2007-07-19 CN CNB2007101304358A patent/CN100559568C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101154631A (zh) | 2008-04-02 |
| US20080081451A1 (en) | 2008-04-03 |
| CN100559568C (zh) | 2009-11-11 |
| KR20080030219A (ko) | 2008-04-04 |
| US7635629B2 (en) | 2009-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008513991A (ja) | 最適化された浅いトレンチ分離を有するｓｏｎｏｓメモリ装置 | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| KR100953050B1 (ko) | 비휘발성 메모리 소자 및 그의 제조 방법 | |
| US6159797A (en) | Method of fabricating a flash memory with a planarized topography | |
| KR100854875B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100875056B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US20070145469A1 (en) | Split gate type non-volatile memory device | |
| US8247299B2 (en) | Flash memory device and fabrication method thereof | |
| KR100525448B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100799055B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 | |
| KR100854876B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US20080254584A1 (en) | Method of manufacturing flash memory device | |
| US8138044B2 (en) | Method for manufacturing semiconductor flash memory and flash memory cell | |
| KR100610017B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR20010061403A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100799860B1 (ko) | 플래쉬 메모리 소자 및 그의 제조방법 | |
| KR100832024B1 (ko) | 반도체 소자의 절연막 평탄화방법 | |
| KR20080038953A (ko) | 플래시 메모리 소자의 제조방법 | |
| US20090206389A1 (en) | Nonvolatile memory device and method of manufacturing the same | |
| KR20100076695A (ko) | 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 | |
| KR20050058849A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR101094522B1 (ko) | 불휘발성 메모리 소자 및 그의 제조방법 | |
| KR100533110B1 (ko) | 플래시 메모리 제조 방법 | |
| JP2010258250A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |