CN101154631A - 非易失性存储器件的制造方法 - Google Patents

Abstract

一种制造非易失性存储器件的方法，包括在半导体衬底上形成用以形成栅极的导电层；在导电层上方形成硬掩模；图案化硬掩模和单元区域的导电层以形成栅极；利用通过其开放周边区域的掩模对硬掩模部分开槽；和图案化该开槽的硬掩模和周边区域的导电层以形成栅极。

Description

非易失性存储器件的制造方法

相关申请的交叉引用

本申请要求2006年9月29日提交的韩国专利申请编号10-2006-96011的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及非易失性存储器件，并且更具体涉及非易失性存储器件的制造方法，其在单元区域和周边区域之间具有减小的台阶。

背景技术

通常，即使电源供应关闭，非易失性存储器件也不会丢失信息。非易失性存储器件一般包括电可编程只读存储器(EPROM)、电可擦除和可编程只读存储器(EEPROM)、快闪EEPROM等。近年来，存储器已经形成具有氧化物层/氮化物层/氧化物层的三层栅极绝缘层的硅/氧化物/氮化物/氧化物/硅(SONOS)结构。如果使用这种SONOS结构，可以制造具有低电压、低耗能和高速运行的非易失性存储器件。还可以增加器件中的集成水平。具有这种SONOS结构的非易失性存储器件的工作原理描述如下。

SONOS结构的非易失性存储器件利用氧化物层和氮化物层之间的电势差。即使电源关闭，俘获在氮化物层中的电子由于下方和上方的氧化物层所形成的势垒而不丢失。通过施加电压来进行编程，电子可以通过该电压而隧穿位于氮化物层下方的薄氧化物层，并且使用差分放大器通过识别由晶体管阈值电压差导致的驱动电流差来进行读取。

同时，为了实现这种SONOS结构，在单元区域中形成三层结构的介电层之前，在周边区域中形成栅极绝缘层和多晶硅层。亦即，在单元区域中形成包括介电层和导电层的单元栅极，而在周边区域中形成包括栅极绝缘层、多晶硅层、介电层和导电层的栅极。形成在周边区域中的栅极包括多晶硅层，因此在单元区域和周边区域之间产生由于多晶硅层所致的台阶。在包括单元栅极和所述栅极的半导体衬底上方形成SAC氮化物层和层间绝缘层。在层间绝缘层上实施抛光过程。在单元区域的单元栅极上方形成SAC氮化物层之前，由于所述台阶而暴露出形成在周边区域的栅极上方的SAC氮化物层。为此，可以在抛光过程中移除形成在周边区域的栅极上方的SAC氮化物层。这导致周边区域的高电压晶体管的漏电流增大。此外，由于漏电流而产生驼峰(hump)特性，并且由于高压晶体管的阈值电压的变化可能出现高压晶体管的故障。

发明内容

因此，本发明公开一种制造非易失性存储器件的方法，其中该方法采取可以通过在层叠栅极时形成厚的硬掩模来补偿蚀刻时损失的硬掩模量的方式，以减小单元区域和周边区域之间的台阶。

一方面，一种制造非易失性存储器件的方法，包括以下步骤：在半导体衬底的周边区域中形成栅极绝缘层和第一导电层；在单元区域的半导体衬底和周边区域的第一导电层上方形成介电层和第二导电层；在第二导电层上方形成硬掩模；图案化硬掩模、第二导电层和单元区域的介电层，以形成第一栅极图案；图案化周边区域的硬掩模；蚀刻周边区域的硬掩模，使得单元区域和周边区域之间的台阶减小；和通过采用图案化的硬掩模在周边区域中形成第二栅极图案。

另一方面，一种制造非易失性存储器件的方法，包括以下步骤：提供具有单元区域和周边区域的半导体衬底，其中在单元区域上方形成第一栅极图案并且在周边区域上方形成第二栅极图案，在第一和第二栅极图案上方形成硬掩模；和移除形成在第一栅极图案或第二栅极图案上方的部分硬掩模，以减少单元区域和周边区域之间的拓扑结构。

附图说明

图1至7是说明根据本发明一个实施方案的制造非易失性存储器件的方法的截面图。

具体实施方式

以下参照附图描述根据本专利的具体实施方案。

参照图1，在半导体衬底101的周边区域中形成栅极绝缘层102和第一导电层103。在包括第一导电层103的半导体衬底上方顺序层叠介电层104、覆盖多晶硅层105、第二导电层106、硅化钨层107、SiON层108、硬掩模层109和碳硬掩模110。第一导电层103和第二导电层106由多晶硅形成。栅极绝缘层102和第一导电层103可以分别形成为约70和800的厚度。此外，介电层104可具有ONO(氧化物-氮化物-氧化物)结构。ONO结构包括下氧化物层、氮化物层和上氧化物层的层叠结构。在此，下氧化物层、氮化物层和上氧化物层可分别形成为40、40和65的厚度。覆盖多晶硅层105、第二导电层106、硅化钨层107和SiON层108可分别形成为约300、400、1100和200的厚度。硬掩模109形成为约1200至1500的厚度以减小在单元区域和周边区域之间的界面处的台阶。碳硬掩模110可形成为约2000的厚度。

参照图2，实施采用栅极掩模(未示出)的蚀刻过程以在单元区域中形成栅极图案。

参照图3，在包括单元区域中的栅极图案的整个表面上形成缓冲氧化物层111。

参照图4，蚀刻缓冲氧化物层111直至暴露出单元区域的硬掩模109和周边区域的碳硬掩模110。因此，缓冲氧化物111保留在单元区域和周边区域的栅极侧壁上。

参照图5，在整个结构上形成栅极掩模图案112。沿着栅极掩模图案112图案化碳硬掩模110。

参照图6，在沿着栅极掩模图案112移除周边区域的硬掩模109之后，移除栅极掩模图案112和周边区域的碳硬掩模110。利用周边开放掩模(未示出)仅暴露出周边区域，并且通过湿法和干法蚀刻过程移除周边区域的硬掩模109至约600到800的厚度。结果，周边区域的硬掩模109的厚度变得比单元区域的硬掩模109更薄。换言之，周边区域的硬掩模109减少的厚度与形成在周边区域中的第一导电层103的厚度相当。因此，可以使单元区域和周边区域之间的台阶最小化。

参照图7，利用周边区域的硬掩模109来形成栅极图案。因此，周边区域的栅极高度变得等于或略高于单元区域的栅极高度。因此，即使在形成后续的氮化物层(未示出)和后续的层间绝缘层(未示出)之后实施抛光过程，也可以防止暴露出氮化物层(未示出)。

在非易失性存储器件中，单元区域中的栅极图案高度可以高于周边区域中的栅极图案高度。在此，蚀刻单元区域中的部分硬掩模以减少单元区域和周边区域之间的拓扑结构。

如上所述，根据本发明，因为单元区域的硬掩模形成得很厚，因此可以减小单元区域和周边区域之间的台阶。因此，可以防止在形成后续的层间绝缘层之后的CMP过程期间暴露出氮化物层，并且因此可以防止周边区域栅极的泄漏。

虽然已参照具体实施方案做出上述说明，但应该理解本领域技术人员可以进行本专利的变化和更改，而不偏离本专利和所附权利要求的实质和范围。

Claims (10)

1.一种制造非易失性存储器件的方法，所述方法包括：

在半导体衬底的周边区域中形成栅极绝缘层和第一导电层；

在单元区域的半导体衬底和所述周边区域的第一导电层上方形成介电层和第二导电层；

在所述第二导电层上方形成硬掩模层；

图案化所述硬掩模、所述第二导电层和所述单元区域的介电层以形成第一栅极图案；

图案化所述周边区域的硬掩模；

蚀刻所述周边区域的硬掩模，使得所述单元区域和所述周边区域之间的台阶减小；和

通过采用所述图案化硬掩模的蚀刻过程来形成所述周边区域中的第二栅极图案。

2.如权利要求1所述的方法，其中所述硬掩模形成为约1200至1500的厚度。

3.如权利要求1所述的方法，其中所述周边区域的硬掩模被蚀刻到600至800的厚度。

4.如权利要求1所述的方法，还包括在形成所述第一栅极图案之后，在所述第一栅极图案的侧壁上形成缓冲氧化物层。

5.如权利要求1所述的方法，其中进一步在所述介电层和所述第二导电层之间形成覆盖多晶硅层。

6.如权利要求1所述的方法，其中利用在所述硬掩模上形成的碳硬掩模来进行所述硬掩模的图案化。

7.如权利要求1所述的方法，其中进一步在所述第二导电层和所述硬掩模之间形成硅化钨层和SiON层。

8.如权利要求1所述的方法，其中所述第一和第二导电层由多晶硅形成。

9.如权利要求1所述的方法，其中所述介电层具有ONO结构。

10.一种制造非易失性存储器件的方法，所述方法包括：

提供具有单元区域和周边区域的半导体衬底，其中在所述单元区域上方形成所述第一栅极图案，并且在所述周边区域上方形成所述第二栅极图案，在所述第一和第二栅极图案上方形成硬掩模；和

移除形成在所述第一栅极图案或第二栅极图案上方的部分硬掩模，以减少所述单元区域和所述周边区域之间的拓扑结构。

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