KR20100076695A - 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 - Google Patents

전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 Download PDF

Info

Publication number
KR20100076695A
KR20100076695A KR1020080134823A KR20080134823A KR20100076695A KR 20100076695 A KR20100076695 A KR 20100076695A KR 1020080134823 A KR1020080134823 A KR 1020080134823A KR 20080134823 A KR20080134823 A KR 20080134823A KR 20100076695 A KR20100076695 A KR 20100076695A
Authority
KR
South Korea
Prior art keywords
layer
charge trap
hard mask
forming
trap layer
Prior art date
Application number
KR1020080134823A
Other languages
English (en)
Inventor
이윤경
우원식
장윤수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080134823A priority Critical patent/KR20100076695A/ko
Publication of KR20100076695A publication Critical patent/KR20100076695A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 활성영역을 정의하면서 활성영역의 표면보다 돌출된 소자분리막을 형성하는 단계; 반도체 기판의 활성영역 및 소자분리막을 따라 터널링층 및 전하트랩층을 형성하는 단계; 활성영역의 전하 트랩층을 덮으면서 소자분리막 위의 전하 트랩층을 노출시키는 하드마스크막 패턴을 형성하는 단계; 하드마스크막 패턴을 식각배리어막으로 소자분리막 위의 노출된 전하 트랩층을 식각하여 활성영역 상에 전하 트랩층 패턴을 형성하는 단계; 하드마스크막 패턴을 제거하는 단계; 활성영역의 전하 트랩층 패턴 및 하드마스크막 패턴을 제거하여 노출된 소자분리막 위에 차폐층을 형성하는 단계; 및 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함한다.
전하 트랩층 분리, 하드마스크막, 데이터 보유

Description

전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법{The method for fabricating non-volatile memory device having charge trap layer}
본 발명은 불휘발성 메모리소자에 관한 것으로서, 보다 상세하게는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이었으나, 메모리 소자의 집적도가 높아짐에 따라, 플로팅게이트 구조보다 높은 집적도를 가지면서 안정적으로 구동이 가능한 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자에 대한 연구가 진행되고 있다.
전하 트랩층을 갖는 불휘발성 메모리 소자는 반도체 기판 상에 터널링층, 전하 트랩층, 차폐층, 컨트롤게이트전극 및 하드마스크막이 적층된 구조로 이루어진다. 이러한 구조의 불휘발성 메모리 소자 상에 인가되는 바이어스의 여부에 따라 전하 트랩층 내에 전하가 저장 또는 방전되면서 전기적으로 프로그램 및 소거 동작 이 진행된다. 이 경우 전하 트랩층을 이루고 있는 물질에 따라 SONOS(Silicon / Oxide / Nitride / Oxide / Silicon) 구조나 MANOS(Metal / Al2O3 / Nitride / Oxide / Silicon) 구조가 있다. 이 가운데 MANOS 구조의 소자는 신뢰성이 우수하고, 구조가 단순하여 MANOS 구조의 소자에 대한 관심이 증가하고 있다.
그런데 전하 트랩층을 갖는 불휘발성 메모리 소자를 적용하는 과정에서 가장 크게 부각되고 있는 문제로 디스터번스(disturbance) 현상 또는 리텐션 특성 불량(retention fail)이 있다. 디스터번스 현상 또는 리텐션 특성 불량은 전하 트랩층을 질화막으로 사용함에 따라 인접하는 셀(cell) 사이에서 트랩 전하가 이동하여 퍼지는(trapped electron hopping) 현상에서 발생된다. 디스터번스 현상은 인접하는 셀의 전하 트랩층을 통해 전자가 유입되면서 선택되지 않은 셀이 원치 않게 프로그램되는 현상이고, 리텐션 특성 불량은 전자가 인접하는 셀 사이에서 이동하면서 데이터 보유가 불안정하게 이루어지는 현상이다. 전하 트랩층을 질화막으로 적용함에 따라 발생되는 문제는, 특히 전하 트랩층의 측면 방향에서 전하 손실(lateral charge loss)이 발생함에 따라 유발되며, 질화막이 인접하는 셀 사이에 연결되어 있는 경우 더욱 심화하여 발생된다.
이에 따라 전하 트랩층 구조의 메모리 소자에서 측면 방향의 전하 손실을 개선하기 위해 활성 영역을 식각할 때 전하 트랩층을 함께 식각하거나 활성영역을 형성한 뒤 전하 트랩층을 증착한 다음 포토리소그래피 공정을 이용하여 전하 트랩층을 식각하고 있다. 그러나 활성 영역을 식각할 때 전하 트랩층을 함께 식각하는 방 법은 활성 영역을 식각하는 과정에서 전하 트랩층 상에 식각 손상이 발생하고, 이후 측벽 산화 공정 및 매립 공정을 진행하면서 전하 트랩층의 가장자리에 변형이 일어나게 된다. 다음에 활성 영역을 먼저 형성한 다음 전하 트랩층을 증착한 다음 포토리소그래피 공정을 이용하는 방법은 전하 트랩층 표면에 레지스트 물질이 직접 닿고, 레지스트 스트립 공정을 거치면서 전하 트랩층 표면의 물성을 변형시킬 수 있으며, 포토 공정의 특성상 오정렬(mis-align) 문제가 발생할 수 있다.
본 발명의 일 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 활성영역을 정의하면서 상기 활성영역의 표면보다 돌출된 소자분리막을 형성하는 단계; 상기 반도체 기판의 활성영역 및 상기 소자분리막을 따라 터널링층 및 전하트랩층을 형성하는 단계; 상기 활성영역의 전하 트랩층을 덮으면서 상기 소자분리막 위의 전하 트랩층을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 식각배리어막으로 상기 소자분리막 위의 노출된 전하 트랩층을 식각하여 상기 활성영역 상에 전하 트랩층 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 제거하는 단계; 상기 활성영역의 전하 트랩층 패턴 및 상기 하드마스크막 패턴을 제거하여 노출된 소자분리막 위에 차폐층을 형성하는 단계; 및 상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 소자분리막은 상기 활성영역의 표면보다 적어도 250Å의 높이가 돌출하게 형성하는 것이 바람직하다.
상기 하드마스크막 패턴을 형성하는 단계는, 상기 전하 트랩층이 형성된 반도체 기판 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막 상에 습식식각 공정을 진행하여 상기 활성영역의 전하 트랩층 위에 선택적으로 하드마스크막 패턴을 형성한다.
상기 하드마스크막은 상기 습식식각공정에서 상기 전하 트랩층이 영향을 받지 않게 1000Å 내지 1100Å의 두께로 형성하는 것이 바람직하다.
상기 하드마스크막 패턴은 상기 활성영역의 전하 트랩층 위에 적어도 100Å 두께로 형성하는 것이 바람직하다.
상기 전하 트랩층 패턴은 에치백 공정으로 형성한다.
본 발명의 다른 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 활성영역을 정의하면서 상기 활성영역의 표면보다 돌출된 소자분리막을 형성하는 단계; 상기 반도체 기판의 활성영역 위에 터널링층을 형성하는 단계; 상기 터널링층 및 상기 소자분리막의 노출 부분을 따라 전하 트랩층을 형성하는 단계; 상기 활성영역의 전하 트랩층을 덮으면서 상기 소자분리막 위의 전하 트랩층을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 배리어막으로 소자분리막 상부 및 측면 일부의 노출된 전하 트랩층을 식각하여 전하 트랩층 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 제거하는 단계; 및 상기 전하 트랩층 패턴 및 상기 소자분리막의 노출 부분을 따라 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하드마스크막 패턴을 형성하는 단계는, 상기 전하 트랩층 위에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막 상에 평탄화 공정을 진행하여 상기 활성영역의 전하 트랩층은 하드마스크막 패턴으로 덮여 있고, 상기 소자분리막 위의 전하 트랩층은 노출시키는 하드마스크막 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
상기 하드마스크막은 고밀도 플라즈마(HDP) 방식으로 형성된 산화막 또는 폴리실리잔막을 2500Å 내지 3000Å의 두께로 형성한다.
상기 전하 트랩층 패턴은 상기 소자분리막의 표면보다 돌출하게 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1a를 참조하면, 반도체 기판(100) 내에 활성영역(105)을 정의하면서 소자간 절연을 위한 소자분리막(110)을 형성한다. 소자분리막(110)을 형성하기 위해 먼저, 반도체 기판(100) 상에 소자분리영역을 노출시키는 마스크막 패턴(미도시함)을 형성한다. 다음에 마스크막 패턴을 식각마스크로 반도체 기판(100)의 노출 부분을 식각하여 소정 깊이의 트렌치(113)를 형성한다. 계속해서 트렌치(113)를 절연막으로 매립하고, 마스크막 패턴을 제거하여 소자분리막(110)을 형성한다. 여기서 소자분리막(110)은 반도체 기판(100) 상에 정의된 활성영역(105)의 표면보다 소정 높이(d)만큼 돌출된 형상을 갖는다. 이 경우 소자분리막(110)이 돌출된 높이는 적어도 250Å의 높이로 형성한다.
도 1b를 참조하면, 반도체 기판(100) 상에 터널링층(115) 및 전하 트랩층(120)을 형성한다. 구체적으로, 반도체 기판(100)의 활성영역(105) 및 활성영역(105)의 표면보다 돌출된 소자분리막(110)을 따라 터널링층(115)을 형성한다. 터 널링층(115)은 산화막을 40Å 내지 50Å의 두께로 형성한다. 터널링층(115)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 전하 트랩층(120) 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 다음에 터널링층(115) 위에 전하 트랩층(120)으로서 실리콘질화막을 40Å-80Å의 두께로 형성한다. 전하 트랩층(120)은 터널링층(115)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다.
도 1c를 참조하면, 전하 트랩층(120) 위에 하드마스크막(125)으로 산화막을 형성한다. 하드마스크막(125)은 이후 진행할 식각 공정에서 하부 전하 트랩층(120)의 프로파일이 영향을 받지 않게 충분히 두꺼운 두께로 형성한다. 예를 들어 하드마스크막(125)을 고밀도 플라즈마(HDP; High Density Plasma) 방식으로 형성한 산화막인 경우에는 4000Å 내지 8000Å의 두께로 형성하고, 하드마스크막(125)이 폴리실리잔(PSZ; Polysilizane)막과 BPSG막의 적층막인 경우에는 1000Å 내지 2000Å의 두께로 형성한다. 여기서 고밀도 플라즈마 방식으로 형성한 산화막의 두께는 1500Å 내지 3000Å의 두께로 형성한 다음 화학적기계적연마(CMP)방법으로 500Å의 두께를 연마하여 낮출 수도 있다. 하드마스크막(125)을 1000Å보다 얇은 두께로 형성하면 이후 진행할 식각 공정에서 하드마스크막(125)이 모두 제거되어 전하 트랩층(120)이 노출되고, 이에 따라 전하 트랩층(120)에 식각 소스에 의한 손상이 발생할 수 있으므로 1000Å보다 두꺼운 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 활성영역(105)의 전하 트랩층(120) 위에 선택적으로 하드 마스크막(125)을 남기는 1차 식각 공정을 진행한다. 1차 식각 공정은 습식식각 방식으로 진행하며, 소자분리영역의 전하 트랩층(125)이 노출되는 지점에서 정지한다. 그러면 활성영역(105)의 전하 트랩층(120)은 하드마스크막으로 덮여 있고, 소자분리막(110) 위의 전하 트랩층은 노출된다. 하드마스크막(125)은 후속 식각 공정에서 활성영역(105)의 전하 트랩층(120)이 식각되는 것을 방지하는 배리어 역할을 한다. 이러한 하드마스크막(125)은 활성영역(105)의 전하 트랩층(120) 위에 적어도 100Å 두께를 남기게 1차 식각 공정을 진행한다.
도 1e를 참조하면, 노출된 소자분리막(110) 위의 전하 트랩층(120, 도 1d 참조)을 식각하여 소자간 분리된 전하 트랩층 패턴(127)을 형성하는 에치백(etch-back) 공정을 진행한다. 에치백 공정을 진행하는 동안 활성영역(105)의 전하 트랩층(120)은 하드마스크막(125)이 식각배리어 역할을 하여 식각에 의한 영향을 받지 않는다. 에치백 공정은 건식 식각방식 또는 습식 식각방식으로 진행할 수 있다. 에치백 공정으로 노출된 소자분리막(110) 위의 전하 트랩층(120)을 식각하는 과정에서 소자분리막(110)의 가장자리 부분(A)에 위치한 전하 트랩층 상에 손상 또는 프로파일 변형이 발생할 수 있다. 그러나 손상 또는 프로파일 변형이 발생된 부분(A)은 FN(Fouler-Nordheim) 터널링이 일어나는 활성영역(105)과 떨어져 있어 소자의 프로그램 및 소거 동작이 직접적으로 일어나지 않는 부분이다. 이에 따라 소자의 동작에 영향을 미치지 않는다. 또한 습식식각방식으로 전하 트랩층(120)을 식각하는 경우에는, 건식식각방식보다 상대적으로 전하 트랩층(120)에 손상이 발생하는 것을 억제할 수 있다. 이러한 2차 식각 공정으로 소자분리막(110) 위의 전하 트랩 층(120)이 제거되면서 하부의 터널링층(115)이 노출된다. 이에 따라 활성 영역(105)간 전하 트랩층이 분리되면서 전하 트랩층 패턴(127)이 형성된다.
도 1f를 참조하면, 활성영역(105)의 전하 트랩층 패턴(127)을 덮고 있는 하드마스크막(125)을 제거하는 2차 식각 공정을 진행한다. 2차 식각 공정은 습식 식각방식으로 진행한다. 2차 식각을 진행하는 과정에서 소자분리막(110) 위의 터널링층(115)도 함께 제거되어 소자분리막(110)의 표면이 노출된다. 여기서 소자분리막(110) 위의 터널링층(115, 도 1e 참조)이 함께 제거되어 터널링층 패턴(129)이 형성되고, 유효필드높이(EFH; Effective Field Height)가 결정된다.
도 1g를 참조하면, 활성영역(105) 상의 전하 트랩층 패턴(127) 및 소자분리막(110) 위에 차폐층(130)을 형성한다. 차폐층(130)은 컨트롤게이트전극으로부터 전하를 저장하는 역할의 전하 트랩층 패턴(127)을 격리시켜 저장된 전하를 보존하는 역할을 한다. 이러한 차폐층(130)은 알루미늄산화막(Al2O3)을 포함하여 형성할 수 있다. 차폐층(130) 위에 컨트롤게이트전극(135)을 형성한다. 차폐층(130) 위에 형성하는 컨트롤게이트전극(135)은, 반도체 기판(100)의 채널 영역으로부터 전자들이나 홀들이 전하 트랩층 패턴(127) 내의 트랩 사이트로 트랩되게 일정한 크기의 바이어스를 인가하는 역할을 한다. 이러한 컨트롤게이트전극(135)은 탄탈륨나이트라이드막(TaN)을 포함하는 금속막으로 형성한다. 컨트롤게이트전극(135) 위에 컨트롤게이트전극(135)의 비저항을 낮추는 저저항층(미도시함)을 형성할 수 있다.
본 발명의 일 실시예에 의한 전하 트랩층을 갖는 불휘발성 메모리 소자의 형 성방법은, 전하 트랩층을 적용하는 과정에서 발생하며, 질화막이 인접하는 셀 사이에 연결되는 경우 심화되는 디스터번스 현상 또는 리텐션 특성 불량을 질화막을 분리함으로써 방지할 수 있다. 이와 함께 질화막을 분리하기 위해 활성영역 식각시 전하 트랩층을 함께 식각하는 방법 대신에, 활성영역을 먼저 형성한 다음 전하 트랩층을 식각하여 분리함으로써 전하 트랩층 상에 식각 손상 또는 변형을 방지할 수 있다. 구체적으로, 소자분리막 형성시 전하 트랩층을 식각하는 방법을 나타내보인 도 2를 참조하면, 반도체 기판(200) 상에 터널링층(210) 및 전하 트랩층(215)을 형성한 다음, 식각 공정을 진행하여 반도체 기판(200) 내에 활성영역을 정의하는 소자분리용 트렌치(203)를 형성한다. 이 경우, 소자분리용 트렌치(203)를 식각하면서 전하 트랩층(215)을 함께 식각하고 있다. 그런데 이 과정에서 'B' 영역에서 식각에 의한 손상이 발생하게 된다. 그리고 후속 소자분리용 트렌치(203)의 측벽 산화 공정 및 소자분리용 트렌치(203)를 절연막(205)으로 매립하는 공정에서 손상이 발생된 'B' 영역의 전하 트랩층(215)의 가장자리 부분에 변형이 발생하게 된다. 그런데 손상 및 변형이 발생된 'B' 영역은 활성영역과 인접하여 소자의 프로그램 및 소거 동작이 직접 발생하는 부분이다. 이에 따라 소자의 전기적 특성을 저하시키는 문제가 발생한다. 도면에서 미설명된 부분은 차폐층(217) 및 컨트롤게이트전극(220)이다.
이에 따라 활성 영역을 먼저 형성한 다음, 전하 트랩층을 증착하고, 포토리소그래피 공정으로 전하 트랩층을 분리하는 방법을 적용하고 있으나, 전하 트랩층 표면에 레지스트 물질이 직접 닿고, 레지스트 스트립 공정을 거치면서 전하 트랩층 표면의 물성을 변형시킬 수 있으며, 포토 공정의 특성상 오정렬(mis-align) 문제가 발생하게 된다. 그러나 본원 발명의 일 실시예에서는 소자분리막을 형성한 다음 전하 트랩층을 분리함으로써 전하 트랩층에 식각에 의한 손상이 발생하는 것을 방지할 수 있다. 또한 전하 트랩층이 소자분리막의 돌출부 위에 형성된 상태에서 식각 공정을 진행하여 손상 또는 변형이 발생하더라도(도 1e의 'A' 참조) 소자의 전기적 동작이 이루어지는 활성영역과 떨어져 있어 소자의 특성에 영향을 미치지 않는다.
도 3a 내지 도 3i는 본 발명의 다른 실시예를 설명하기 위해 나타내보인 도면들이다.
도 3a를 참조하면, 반도체 기판(300) 상에 버퍼막(305)으로 질화막을 형성하고, 버퍼막(305) 위에 배리어막(310)으로 산화막을 형성한다. 여기서 버퍼막(305)은 질화막으로 적어도 1500Å의 두께로 형성한다. 버퍼막(305) 및 배리어막(310)은 후속 소자분리막을 형성하는 소자분리공정에서 식각마스크 역할을 한다.
도 3b를 참조하면, 버퍼막(305) 및 배리어막(310)을 패터닝하여 활성영역(313)을 정의하는 마스크막 패턴(325)을 형성한다. 마스크막 패턴(325)은 배리어막패턴(315) 및 버퍼막패턴(320)을 포함한다. 다음에 마스크막 패턴(325)을 식각마스크로 반도체 기판(300)의 노출 부분을 식각하여 소정 깊이의 트렌치(330)를 형성한다. 계속해서 트렌치(330)를 절연막(335)으로 매립하고, 평탄화 공정을 진행한다. 절연막(335)은 폴리실리잔막(PSZ;Polysilizane) 및 고밀도 플라즈마 산화막(HDP; High Density Plasma)으로 형성할 수 있다. 평탄화 공정은 화학적기계적연 마(CMP; Chemical Mechanical Polishing) 방법으로 진행한다.
도 3c를 참조하면, 마스크막 패턴(325)을 제거하여 소자분리막(340)을 형성한다. 소자분리막(340)은 반도체 기판(300) 상에 정의된 활성영역(313)의 표면보다 소정 높이(d)만큼 돌출된 형상을 갖는다.
도 3d를 참조하면, 반도체 기판(300) 상에 터널링층(345) 및 전하 트랩층(350)을 형성한다. 구체적으로, 반도체 기판(300)의 활성영역(313) 위에 터널링층(345)을 형성한다. 터널링층(345)은 45Å 내지 60Å의 두께로 산화막으로 형성할 수 있다. 전하 트랩층(350)은 55Å 내지 65Å의 두께로 질화막으로 형성할 수 있다.
도 3e를 참조하면, 전하 트랩층(350) 위에 하드마스크막(355)으로 산화물계 절연막을 형성한다. 하드마스크막(355)은 고밀도 플라즈마(HDP) 방식으로 형성된 산화막 또는 유동성막, 예컨대 폴리실리잔막(PSZ)을 2500Å 내지 3000Å의 두께로 형성한다. 하드마스크막(355)은 이후 자기정렬(Self-align)방식으로 질화막을 분리하는 공정에서 활성영역(313) 하부의 전하 트랩층(350)을 보호하는 역할을 한다.
도 3f를 참조하면, 하드마스크막(355) 상에 평탄화 공정을 진행한다. 평탄화 공정은 화학적기계적연마(CMP) 방법으로 진행하며 소자분리막(340) 위의 전하 트랩층(350)이 노출되는 지점을 정지점으로 진행한다. 그러면 활성영역(313)의 전하 트랩층(350)은 하드마스크막(355)으로 덮여 있고, 소자분리막(340) 위의 전하 트랩층(350)이 노출된다.
도 3g를 참조하면, 하드마스크막(355)을 배리어막으로 노출된 소자분리 막(340) 상부 및 측면 일부의 전하 트랩층(350, 도 3f 참조)을 식각하는 1차 식각 공정을 진행하여 전하 트랩층 패턴(360)을 형성한다. 이러한 1차 식각 공정으로 소자분리막(340)의 상부면 및 측벽 일부가 노출된다. 여기서 활성영역(313) 상에 형성된 전하 트랩층 패턴(360)은 하드마스크막(355)으로 덮여 있어 식각에 의한 영향을 받지 않는다.
도 3h를 참조하면, 활성영역(313)의 전하 트랩층 패턴(360)을 덮고 있는 하드마스크막(355)을 제거하는 2차 식각 공정을 진행한다. 2차 식각 공정은 산화물계 절연막을 제거할 수 있는 식각 소스를 공급하여 제거한다. 2차 식각 공정을 진행하는 과정에서 소자분리막(340)의 돌출부분이 일부 식각되어 전하 트랩층 패턴(360)보다 낮은 높이까지 식각된다. 소자분리막(340)의 가장자리 부분과 인접한 전하 트랩층 패턴(360) 부분이 소자분리막(340)보다 돌출되어 상대적으로 두꺼운 두께를 가진다.
도 3i를 참조하면, 활성영역(313) 상의 전하 트랩층 패턴(360) 및 소자분리막(340) 위에 차폐층(365)을 형성한다. 차폐층(365)은 컨트롤게이트전극으로부터 전하를 저장하는 역할의 전하 트랩층 패턴(360)을 격리시켜 저장된 전하를 보존하는 역할을 한다. 이러한 차폐층(365)은 알루미늄산화막(Al2O3)을 포함하여 형성할 수 있다. 다음에 차폐층(365) 위에 컨트롤게이트전극(370)을 형성한다. 차폐층(365) 위에 형성하는 컨트롤게이트전극(370)은, 반도체 기판(300)의 채널 영역으로부터 전자들이나 홀들이 전하 트랩층 패턴(360) 내의 트랩 사이트로 트랩되게 일 정한 크기의 바이어스를 인가하는 역할을 한다. 이러한 컨트롤게이트전극(370)은 탄탈륨나이트라이드막(TaN)을 포함하는 금속막으로 형성한다. 컨트롤게이트전극(370) 위에 컨트롤게이트전극(370)의 비저항을 낮추는 저저항층(미도시함)을 더 형성할 수 있다. 전하 트랩층 패턴(360) 상에 차폐층(365)을 형성함에 따라 각 셀의 전하 트랩층 패턴(360)은 게이트 방향 또는 소자분리막 방향으로 모두 분리되어 측벽 방향의 데이터 보유 특성을 향상시킬 수 있다.
본 발명의 다른 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법은, 하드마스크막을 마스크로 자기정렬방식으로 이용하여 전하 트랩층을 분리하여 활성영역 위에 전하 트랩층 패턴을 형성하고, 소자분리박의 가장자리 부분의 전하트랩층 패턴을 두껍게 형성한다. 이에 따라 전하 트랩층을 분리함으로써 데이터 보유 특성을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 소자분리막 형성시 전하 트랩층을 식각하는 방법을 설명하기 위해 나타내보인 도면이다.
도 3a 내지 도 3i는 본 발명의 다른 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (11)

  1. 반도체 기판 상에 활성영역을 정의하면서 상기 활성영역의 표면보다 돌출된 소자분리막을 형성하는 단계;
    상기 반도체 기판의 활성영역 및 상기 소자분리막을 따라 터널링층 및 전하트랩층을 형성하는 단계;
    상기 활성영역의 전하 트랩층을 덮으면서 상기 소자분리막 위의 전하 트랩층을 노출시키는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 식각배리어막으로 상기 소자분리막 위의 노출된 전하 트랩층을 식각하여 상기 활성영역 상에 전하 트랩층 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 제거하는 단계;
    상기 활성영역의 전하 트랩층 패턴 및 상기 하드마스크막 패턴을 제거하여 노출된 소자분리막 위에 차폐층을 형성하는 단계; 및
    상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  2. 제1항에 있어서,
    상기 소자분리막은 상기 활성영역의 표면보다 적어도 250Å의 높이가 돌출하게 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  3. 제1항에 있어서, 상기 하드마스크막 패턴을 형성하는 단계는,
    상기 전하 트랩층이 형성된 반도체 기판 상에 하드마스크막을 형성하는 단계; 및
    상기 하드마스크막 상에 습식식각 공정을 진행하여 상기 활성영역의 전하 트랩층 위에 선택적으로 하드마스크막 패턴을 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  4. 제3항에 있어서,
    상기 하드마스크막은 상기 습식식각공정에서 상기 전하 트랩층이 영향을 받지 않게 1000Å 내지 1100Å의 두께로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  5. 제1항에 있어서,
    상기 하드마스크막 패턴은 상기 활성영역의 전하 트랩층 위에 적어도 100Å 두께로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  6. 제1항에 있어서,
    상기 전하 트랩층 패턴은 에치백 공정으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  7. 반도체 기판 상에 활성영역을 정의하면서 상기 활성영역의 표면보다 돌출된 소자분리막을 형성하는 단계;
    상기 반도체 기판의 활성영역 위에 터널링층을 형성하는 단계;
    상기 터널링층 및 상기 소자분리막의 노출 부분을 따라 전하 트랩층을 형성하는 단계;
    상기 활성영역의 전하 트랩층을 덮으면서 상기 소자분리막 위의 전하 트랩층을 노출시키는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 배리어막으로 소자분리막 상부 및 측면 일부의 노출된 전하 트랩층을 식각하여 전하 트랩층 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 제거하는 단계; 및
    상기 전하 트랩층 패턴 및 상기 소자분리막의 노출 부분을 따라 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  8. 제7항에 있어서,
    상기 소자분리막은 폴리실리잔막(PSZ) 및 고밀도 플라즈마 산화막(HDP)으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  9. 제7항에 있어서, 상기 하드마스크막 패턴을 형성하는 단계는,
    상기 전하 트랩층 위에 하드마스크막을 형성하는 단계; 및
    상기 하드마스크막 상에 평탄화 공정을 진행하여 상기 활성영역의 전하 트랩층은 하드마스크막 패턴으로 덮여 있고, 상기 소자분리막 위의 전하 트랩층은 노출시키는 하드마스크막 패턴을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  10. 제9항에 있어서,
    상기 하드마스크막은 고밀도 플라즈마(HDP) 방식으로 형성된 산화막 또는 폴리실리잔막을 2500Å 내지 3000Å의 두께로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
  11. 제7항에 있어서,
    상기 전하 트랩층 패턴은 상기 소자분리막의 표면보다 돌출하게 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
KR1020080134823A 2008-12-26 2008-12-26 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 KR20100076695A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080134823A KR20100076695A (ko) 2008-12-26 2008-12-26 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080134823A KR20100076695A (ko) 2008-12-26 2008-12-26 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법

Publications (1)

Publication Number Publication Date
KR20100076695A true KR20100076695A (ko) 2010-07-06

Family

ID=42638376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080134823A KR20100076695A (ko) 2008-12-26 2008-12-26 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법

Country Status (1)

Country Link
KR (1) KR20100076695A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113871487A (zh) * 2021-09-02 2021-12-31 北京大学 一种凹型电荷俘获层突触晶体管及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113871487A (zh) * 2021-09-02 2021-12-31 北京大学 一种凹型电荷俘获层突触晶体管及其制备方法
CN113871487B (zh) * 2021-09-02 2024-01-19 北京大学 一种凹型电荷俘获层突触晶体管及其制备方法

Similar Documents

Publication Publication Date Title
US6784481B2 (en) Flash memory device with isolation regions and a charge storage dielectric layer formed only on an active region
US6677639B2 (en) Non-volatile memory device and method for fabricating the same
KR20070025015A (ko) 비휘발성 메모리 소자 및 그 제조 방법.
US7049189B2 (en) Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations
JPH10335497A (ja) 半導体不揮発性記憶装置およびその製造方法
KR100655433B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100764746B1 (ko) 비휘발성 메모리 장치 및 그의 제조방법
JP2007158289A (ja) 半導体記憶装置およびその製造方法
US7541243B2 (en) Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers
US20110095351A1 (en) Semiconductor devices and methods of fabricating the same
KR20080029534A (ko) 플래시 메모리 소자의 제조 방법
KR100757337B1 (ko) 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법
KR100683389B1 (ko) 플래시 메모리의 셀 트랜지스터 및 그 제조 방법
KR100710806B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
US20100330789A1 (en) Method of Forming Nonvolatile Memory Device
KR20100076695A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
KR101104515B1 (ko) 불휘발성 메모리 소자의 패턴 및 그 형성방법
JP2007142358A (ja) 半導体素子及びその製造方法
KR20090095392A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
US8138044B2 (en) Method for manufacturing semiconductor flash memory and flash memory cell
KR20060080457A (ko) 부유 게이트를 갖는 비휘발성 메모리 셀들 및 그 형성 방법
KR100600955B1 (ko) 비휘발성 메모리 소자의 셀 및 그 제조방법
KR20080092555A (ko) 불휘발성 메모리 소자의 제조방법
KR20090044399A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid