KR20070025015A - 비휘발성 메모리 소자 및 그 제조 방법. - Google Patents

비휘발성 메모리 소자 및 그 제조 방법. Download PDF

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Abstract

데이터의 기입 및 소거 효율이 높은 비휘발성 메모리 소자 및 그 제조 방법에서, 비휘발성 메모리 소자는 소자 분리막에 의해 소자 분리 영역 및 활성 영역이 구분된 기판과, 상기 기판의 활성 영역에 형성된 터널 산화막과, 상기 터널 산화막을 덮고, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 더 좁은 제2 폭을 갖는 상부 패턴을 포함하는 부유 게이트 패턴과, 상기 부유 게이트 패턴의 표면에 형성되는 유전막 및 상기 유전막 상에 형성되는 제어 게이트 패턴을 포함한다. 상기한 비휘발성 메모리 소자는 데이터의 기입 및 소거 효율이 높다.

Description

비휘발성 메모리 소자 및 그 제조 방법.{Non-volatile Memory device and method for manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타내는 사시 도이다.
도 2 내지 도 6은 도 1에 도시된 비휘발성 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 7 내지 도 9는 도 1에 도시된 비휘발성 메모리 소자의 다른 제조 방법을 나타내는 사시도들이다.
도 10은 본 발명의 실시예 2에 따른 비휘발성 메모리 소자를 나타내는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 분리막
104 : 터널 산화막 120 : 부유 게이트 패턴
122 : 포토레지스트 패턴 108a : 유전막 패턴
112 : 제어 게이트 패턴
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 더 구체적으로는 높은 커플링율을 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
상기 비휘발성 메모리 소자(Non-Volatile memory device)는 전원의 공급을 중단하여도 기록 상태를 유지할 수 있는 메모리 소자이다. 이러한 비휘발성 메모리 소자에는 전기적으로 데이터를 프로그램 할 수 있거나, 소거할 수 있는 플래시 메모리가 주종을 이루고 있다.
상기 비휘발성 메모리 소자는 일반적인 모스 트랜지스터의 구조에 전하를 축적할 수 있는 부유 게이트(floating gate)가 삽입되어 있는 구조를 갖는다. 구체적으로, 반도체 기판 상에 소위 터널 산화막이라 불리는 산화막이 형성되고, 상기 산화막 상에는 부유 게이트, 유전막 및 제어 게이트(control gate)가 적층되어 있다.
상술한 비휘발성 메모리 소자에 데이터를 기입(program)하는 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법 (Hot Electron Injection)이 있다.
FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법은 비휘발성 메모리의 제어 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널 산화막을 통과하여 부유게이트에 주입된다. 반면에, 열전자 주입 방법을 이용하는 방법은 비휘발성 메모리 의 제어 게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자(Hot Electron)가 터널 산화막을 통하여 부유 게이트에 주입된다. 따라서, FN 터널링 및 열전자 주입방법은 두 방법 모두 터널 산화막에 고전계가 인가되어야 한다. 이때, 상기 터널 산화막에 고전계를 인가하기 위해서 높은 커플링 비율 (Coupling Ratio)이 요구된다. 상기 커플링 비율 (C/R)은 다음과 같은 수학식으로 표현된다.
수학식 1
Figure 112005048760510-PAT00001
여기서, 상기 Cono는 제어 게이트 및 부유 게이트 사이의 정전 용량을 나타내고, 상기 Ctun 은 부유 게이트 및 반도체 기판 사이에 개재된 터널 산화막에 기인하는 정전용량을 나타낸다. 따라서, 커플링 비율을 증가시키기 위해서는 제어 게이트와 중첩되는 부유 게이트의 표면적을 증가 시켜야 한다. 그러나, 부유 게이트의 유효 표면적을 증가시키는 경우에, 비휘발성 메모리 소자의 집적도를 증가시키기가 어렵다.
또한, 비휘발성 메모리 소자가 고집적화됨에 따라 이웃하는 게이트 구조물 간의 간격이 감소되고, 이로 인해 지정된 어드레스에 해당되는 셀에 프로그래밍 및 소거 동작을 수행할 시에 이웃하는 셀에까지 영향을 미치게 되는 이른바 디스터브(disturb) 불량 등이 빈번하게 발생하게 된다. 상기 디스터브 불량은 특히 상기 부유 게이트의 높이를 증가시킬 경우에 더욱 뚜렷하게 나타나므로, 상기 커플링 비율 을 증가시키기 위하여 상기 부유 게이트의 높이를 증가시키는 데에도 한계가 있다.
따라서, 본 발명의 제1 목적은 데이터의 기입 및 소거 효율이 높은 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기한 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소자 분리막에 의해 소자 분리 영역 및 활성 영역이 구분된 기판과, 상기 기판의 활성 영역에 형성된 터널 산화막과, 상기 터널 산화막을 덮고, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 더 좁은 제2 폭을 갖는 상부 패턴을 포함하는 부유 게이트 패턴과, 상기 부유 게이트 패턴의 표면에 형성되는 유전막 및 상기 유전막 상에 형성되는 제어 게이트 패턴을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 우선 기판에 소자 분리 영역 및 활성 영역을 구분하기 위한 소자 분리막을 형성한다. 상기 기판의 활성 영역에 터널 산화막을 형성한다. 상기 터널 산화막을 덮고, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 더 좁은 제2 폭을 갖는 상부 패턴을 포함하는 라인형의 예비 부유 게이트 패턴을 형성한다. 상기 예비 부유 게이트 패턴의 표면에 유전막을 형성한다. 상기 유전막 상에 제어 게이트용 도전막을 형성한다. 다음에, 상기 제어 게이트용 도전막, 유전막 및 예비 부유 게이트를 패터닝하여, 부유 게이트 패턴, 유전막 패턴 및 제어 게이트 패턴을 형성한다.
상기 설명한 것과 같이, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 더 좁은 제2 폭을 갖는 상부 패턴을 포함하는 라인형의 예비 부유 게이트 패턴을 형성하는 경우 이웃하는 셀의 부유 게이트 패턴 간의 이격 거리를 증가시킬 수 있다. 그러므로, 이웃하는 부유 게이트 패턴이 서로 가깝게 위치함으로서 발생되는 디스터브 불량을 감소시킬 수 있다.
또한, 상기 디스터브 불량이 감소됨에 따라, 부유 게이트 패턴의 높이를 상승시킬 수 있으며 이로 인해 Cono를 증가시킬 수 있다. 따라서, 커플링 비율을 향상시킬 수 있어 데이터의 기입 및 소거 효율을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정하지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완벽해질 수 있도록 그리고 당업자에게 본 발명의 사상을 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 나타내는 사시도이다.
도 1을 참조하면, 소자 분리막(102a)에 의해 소자 분리 영역 및 활성 영역이 구분된 기판(100)이 구비된다. 상기 소자 분리막(102a)은 기판을 가로지르는 제1 방향으로 연장되는 형상을 갖는다.
상기 소자 분리막(102a)의 중심 부위는 리세스된 형상을 갖는다. 즉, 상기 소자 분리막(102a)의 중심 부위는 상기 활성 영역과 인접하는 가장자리에 비해 더 낮은 상부면을 갖는다.
상기 기판(100)의 활성 영역에는 터널 산화막(104)이 구비된다. 상기 터널 산화막(104)은 다량의 전자 또는 홀이 관통하므로 양질의 산화막으로 형성되는 것이 바람직하다. 통상적으로, 상기 터널 산화막(104)은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어진다.
상기 터널 산화막(104)을 덮으면서 제1 폭을 갖는 하부 패턴(120a)과 상기 하부 패턴(102a)의 일측 가장자리 상에 형성되고 상기 제1 폭에 비해 좁은 제2 폭을 갖는 상부 패턴(120b)으로 이루어지는 부유 게이트 패턴(120)이 구비된다. 즉, 상기 부유 게이트 패턴(120)은 일 단면이 "L"자 형상을 갖는다.
상기 부유 게이트 패턴(120)은 불순물이 도핑된 폴리실리콘으로 이루어지는 것이 바람직하다. 상기 부유 게이트 패턴(120)의 저면은 상기 터널 산화막(104) 상부면과 상기 소자 분리 영역의 가장자리 상부면까지 연장될 수 있다.
상기 부유 게이트 패턴(120)의 표면에는 유전막 패턴(108a)이 형성된다. 상기 유전막 패턴(108a)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 형상을 가질 수 있다.
상기 유전막 패턴(108a) 상에는 제어 게이트 패턴(112)이 구비된다. 상기 제 어 게이트 패턴(112)은 폴리실리콘 패턴(112a) 및 금속을 포함하는 도전막 패턴(112b)이 적층된 형상을 갖는다. 상기 폴리실리콘 패턴(112a)은 상기 부유 게이트 패턴 사이의 갭 부위를 완전히 매립할 정도의 높이를 갖는다. 상기 금속을 포함하는 도전막 패턴(112b)으로 사용될 수 있는 물질로는 텅스텐, 텅스텐 실리사이드 등을 들 수 있다.
본 실시예의 비휘발성 메모리 장치는 상기 부유 게이트 패턴(120)의 일 단면이 L자 형상을 갖는다. 때문에, 이웃하는 부유 게이트 패턴(120)간의 이격된 폭이 증가하게 될 뿐 아니라 이웃하는 부유 게이트 패턴과 대향하는 부위의 면적이 감소된다. 그러므로, 이웃하는 부유 게이트 패턴 간에 발생될 수 있는 디스터브 불량이 감소된다.
또한, 상기 디스터브 불량을 고려하지 않고 충분하게 부유 게이트 패턴(120)의 높이를 증가시킬 수 있으므로 커플링 율이 높아지고 이로 인해 비휘발성 메모리 장치의 특성이 향상된다.
도시하지 않았지만, 디자인 룰에 따라 상기 부유 게이트 높이에 따른 디스터브 커패시턴스 등의 문제가 심각하게 발생하지 않을 경우에는 서로 이웃하는 부유 게이트 패턴이 서로 대칭이 되는 형태를 가질 수도 있다.
도 2 내지 도 6은 도 1에 도시된 비휘발성 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 2를 참조하면, 반도체 기판(100)에 트렌치 소자 분리 공정을 수행함으로서 활성 영역 및 소자 분리 영역을 구분하기 위한 예비 소자 분리막(102)을 형성한 다.
이하에서는, 상기 예비 소자 분리막을 형성하는 과정을 간단하게 설명한다. 우선, 기판(100) 상에 패드 산화막(도시안됨) 및 하드 마스크막(도시안됨)을 순차적으로 형성한다. 이 때, 상기 하드 마스크막은 목표한 부유 게이트 패턴의 두께보다 더 두껍게 형성하여야 한다. 이 후, 사진 및 식각 공정을 통해 상기 하드 마스크막 및 패드 마스크막을 패터닝함으로서 패드 산화막 패턴(도시안됨) 및 하드 마스크 패턴(도시안됨)이 적층된 형태의 마스크 패턴을 형성한다. 상기 마스크 패턴은 기판을 가로지르는 제1 방향으로 연장되는 라인 형상을 갖는 것이 바람직하다.
상기 마스크 패턴을 이용하여 기판(100)을 식각함으로서, 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 소자 분리를 위한 절연 물질을 매립하고 평탄화한다. 이 때, 상기 절연 물질은 실리콘 산화물인 것이 바람직하다. 상기 공정에 의해 예비 소자 분리막(102)을 완성한다.
다음에, 상기 하드 마스크막 패턴 및 패드 산화막 패턴을 선택적으로 제거함으로서 활성 영역에 해당되는 기판 부위를 선택적으로 노출시킨다. 상기 하드 마스크막 패턴 및 패드 산화막 패턴이 제거된 부위에는 개구부(도시안됨)가 형성된다. 상기 개구부를 형성할 시에, 개구부 상부의 폭이 하부에 비해 넓어지면서 포지티브 경사를 갖도록 상기 예비 소자 분리막(102)의 상부 측벽 일부를 선택적으로 제거하는 공정을 더 포함하는 것이 바람직하다. 상기 개구부는 후속 공정에서 부유 게이트를 성형(mold)하기 위해 제공된다.
상기 노출된 활성 영역의 상부에 터널 산화막(104)을 형성한다. 상기 터널 산화막(104)은 많은 전자와 홀이 넘나드는 곳으로 양질의 산화막이 요구된다. 예를 들어, 열산화 공정에 의해 실리콘 산화물을 40Å 내지 100Å의 두께로 성장시킴으로서 상기 터널 산화막(104)을 형성할 수 있다.
상기 터널 산화막(104) 상에 부유 게이트로 제공되기 위한 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 상기 제1 도전막은 상기 개구부 내부를 완전히 채우도록 형성하여야 한다.
상기 예비 소자 분리막(102)의 상부면이 노출되도록 상기 제1 도전막을 연마함으로서 제1 방향으로 연장되는 라인 형상의 제1 예비 부유 게이트 패턴(106)을 형성한다. 도시된 것과 같이, 상기 제1 예비 부유 게이트 패턴(106)은 그 상부면이 평탄하며, 상기 예비 소자 분리막(102)의 상부면과 동일 평면 상에 있게 된다.
다음에, 상기 예비 소자 분리막(102) 및 제1 예비 부유 게이트 패턴(106) 상에 포토레지스트를 코팅하고 이를 노광 및 현상하여 상기 제1 예비 부유 게이트 패턴(106)의 일부분을 노출하는 포토레지스트 패턴(122)을 형성한다. 상기 포토레지스트 패턴(122)은 상기 제1 예비 부유 게이트 패턴(106)의 가장자리로부터 중심 부위로 일정 간격 노출하도록 형성되며 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
이 때, 이웃하는 제1 예비 부유 게이트 패턴(106)의 노출 부위가 가려지지 않는다면 상기 예비 소자 분리막 패턴(102)의 일부분 또는 전부가 상기 포토레지스트 패턴(122)에 의해 마스킹되어도 상관없다.
도 3을 참조하면, 상기 포토레지스트 패턴(122)을 마스크로 사용하여 상기 제1 예비 부유 게이트 패턴(106)의 일부분을 식각함으로서 제1 폭을 갖는 하부층(106a)과 상기 제1 폭보다 좁은 제2 폭을 갖는 상부층(106b)을 포함하는 제2 예비 부유 게이트 패턴(107)을 형성한다. 상기 제2 예비 부유 게이트 패턴(107)은 일 단면이 L자 형상을 갖게 된다.
상기 식각은 건식 식각법을 통해 수행되는 것이 바람직하다. 상기 식각 공정 시에 예비 소자 분리막(102)으로 제공되는 산화막과의 식각 선택비는 고려하지 않아도 된다. 그러나, 상기 식각 공정 시에 상기 제1 예비 부유 게이트 패턴(106)과 상기 산화막 간의 선택비가 높은 조건을 사용하여, 상기 산화막이 거의 식각되지 않도록 하면서 상기 제1 도전막만을 식각하는 것이 공정의 재현성 측면에서 바람직하다.
한편, 부유 게이트 패턴의 표면적이 증가되는 경우 Cono가 증가됨으로서 커플링 비율이 증가된다. 그러나, 상기 부유 게이트 패턴의 크기를 측방으로 증가시키는 경우 반도체 장치의 집적도가 감소되므로 그 높이를 상승시키는 것이 바람직하다. 그런데, 상기 부유 게이트 패턴의 높이를 상승시키는 경우 이웃하는 셀 간의 디스터브 불량이 빈번하게 발생된다.
그러나, 본원 발명에서와 같이, 제2 예비 부유 게이트 패턴(107)의 일 단면이 L자 형상을 가지므로 이웃하는 제2 예비 부유 게이트 패턴(107)들 간의 이격 거리가 증가하게 됨으로서 디스터브 불량이 감소되며, 이로 인해 상기 디스터브 불량을 고려하지 않고 상기 제2 예비 부유 게이트 패턴(107)의 높이를 충분하게 상승시 킬 수 있다.
식각 공정후 에싱(Ashing) 공정과 스트립(Strip) 공정을 통하여 상기 포토레지스트 패턴(122)을 제거한다.
도 4를 참조하면, 상기 제2 예비 부유 게이트 패턴(107) 사이에 노출되어 있는 예비 소자 분리막(102)을 부분적으로 제거하여 중심 부위에 리세스를 갖는 소자 분리막(102a)을 형성한다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 상기 제2 예비 부유 게이트 패턴(107)의 표면 손상을 최소화하기 위해서는 상기 제거 공정을 습식 식각 공정에 의해 수행하는 것이 바람직하다. 또한, 상기 제거 공정 시에 상기 제2 예비 부유 게이트 패턴(107)은 거의 식각되지 않는 것이 바람직하다. 상기 제거 공정에 의해 형성되는 리세스의 저면 부위는 상기 활성 영역에 해당하는 기판(100) 표면보다 낮게 위치하는 것이 바람직하다.
상기 예비 소자 분리막(102)을 부분적으로 제거함으로서 상기 제2 예비 부유 게이트 패턴(107)의 측벽이 외부에 노출되어, 상기 제2 예비 부유 게이트 패턴(107)의 표면에 형성되는 유전막의 면적이 증가하게 된다.
도 5를 참조하면, 상기 제2 예비 부유 게이트 패턴(107)의 노출된 상부면, 측벽 및 상기 소자 분리막(102a) 표면 상에 연속적으로 유전막(108)을 형성한다. 상기 유전막(108)은 유전율이 높은 물질로 형성하는 것이 바람직하다. 예를 들면, 상기 유전막(108)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 차례로 증착된 ONO(oxide-nitride-oxide) 막으로 이루어질 수 있다. 또한, 상기 유전막(108) 은 저압화학기상증착(LPCVD) 방법을 사용하여 100Å 내지 200Å 사이의 두께로 균일하게 형성하는 것이 바람직하다.
상기 유전막(108) 상에 제어 게이트를 형성하기 위한 제2 도전막(110)을 형성한다. 상기 제2 도전막(110)은 불순물이 도핑된 폴리실리콘막(110a) 및 금속을 포함하는 물질막(110b)을 차례로 증착시켜 형성할 수 있다. 구체적으로, 상기 제2 예비 부유 게이트 패턴(107) 사이의 갭 부위를 완전히 매립하도록 불순물이 도핑된 폴리실리콘막(110a)을 증착하고 이 후 금속을 포함하는 물질막(110b)을 증착시켜 형성한다. 상기 금속을 포함하는 물질막(110b)으로 사용되는 물질의 예로는 텅스텐, 텅스텐 실리사이드 등을 들 수 있다.
도 6을 참조하면, 상기 제2 도전막(110) 상에 하드 마스크로 사용하기 위한 절연막 패턴(114)을 더 형성할 수 있다. 상기 절연막 패턴(114)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형태를 갖는다.
다음에, 상기 제2 도전막(110)을 상기 제2 방향으로 패터닝함으로서 라인 형상을 갖는 제어 게이트 패턴(112)을 형성한다. 다음에, 상기 유전막(108) 및 제2 예비 부유 게이트 패턴(107)을 식각함으로서 유전막 패턴(108a) 및 부유 게이트 패턴(120)을 형성한다. 상기 부유 게이트 패턴(120)은 제1 및 제2 방향으로 각각 패터닝됨에 따라 고립된 패턴 형상을 갖게 된다. 상기 부유 게이트 패턴(120)은 제1 폭을 갖는 하부 패턴(120a)과 상기 제1 폭보다 좁은 제2 폭을 갖는 상부 패턴(120b)이 적층되고, 일 단면은 L자 형상을 갖게 된다.
도 7 내지 도 9는 도 1에 도시된 비휘발성 메모리 소자의 다른 제조 방법을 나타내는 사시도들이다.
도 7을 참조하면, 상기 도 2를 참조로 설명한 것과 동일한 공정을 수행하여 반도체 기판(100) 상에 예비 소자 분리막(도시안됨)을 형성함으로서 소자 분리 영역 및 활성 영역을 구분하고, 상기 활성 영역 상에 터널 산화막(104) 및 제1 예비 부유 게이트 패턴(106)을 형성한다. 그러나, 도 2에서와는 달리, 상기 제1 예비 부유 게이트 패턴(106) 상에 포토레지스트 패턴을 형성하거나 또는 형성하지 않을 수 있다. 본 실시예에서는 현 단계에서는 포토레지스트 패턴을 형성하지 않고 이 후의 공정에서 포토레지스트 패턴을 형성하는 것으로 설명한다.
다음에, 상기 예비 소자 분리막을 부분적으로 식각하여 상기 예비 소자 분리막의 중심 부위를 리세스시킴으로서 소자 분리막(102a)을 형성한다. 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 수행할 수 있다. 바람직하게는, 상기 제1 예비 부유 게이트 패턴(106)의 표면 손상을 최소화하기 위해서 습식 식각 공정을 통해 상기 예비 소자 분리막을 식각한다. 이 때, 상기 제1 예비 부유 게이트 패턴(106)은 거의 식각되지 않으면서 상기 예비 소자 분리막만이 식각될 수 있도록 식각 조건을 조절하는 것이 바람직하다.
도 8을 참조하면, 상기 소자 분리막(102) 및 제1 예비 부유 게이트 패턴(106) 상에 포토레지스트를 코팅하고 이를 노광 및 현상하여 상기 제1 예비 부유 게이트 패턴(106)의 일부분을 노출하는 포토레지스트 패턴(122)을 형성한다. 상기 포토레지스트 패턴(122)은 상기 제1 예비 부유 게이트 패턴(106)의 가장자리로부터 중심 부위로 일정 간격만큼 노출하도록 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
이 때, 이웃하는 제1 예비 부유 게이트 패턴(106)의 노출 부위가 가려지지 않는다면 상기 소자 분리막(102)의 일부분 또는 전부가 상기 포토레지스트 패턴(122)에 의해 마스킹되어도 상관없다.
이 후, 상기 포토레지스트 패턴(122)을 마스크로 사용하여 건식 식각 방법을 통하여 상기 제1 예비 부유 게이트 패턴(106)을 부분적으로 제거함으로서 제1 폭을 갖는 하부층(106a)과 상기 제1 폭보다 좁은 제2 폭을 갖는 상부층(106b)을 포함하는 제2 예비 부유 게이트 패턴(107)을 형성한다. 상기 식각 공정 시에 소자 분리막(102)과의 식각 선택비는 고려하지 않아도 된다. 그러나, 상기 식각 공정 시에 상기 제1 예비 부유 게이트 패턴(106)과 상기 산화막 간의 선택비가 높은 조건을 사용하여, 상기 산화막이 거의 식각되지 않도록 하면서 상기 제1 예비 부유 게이트 패턴(106)만을 식각하는 것이 공정의 재현성 측면에서 바람직하다.
상기 식각 공정을 수행한 이 후 에싱(Ashing) 공정과 스트립(Strip) 공정을 통하여 상기 포토레지스트 패턴(122)을 제거한다.
도 9를 참조하면, 상기 제2 예비 부유 게이트 패턴(107)의 노출된 상부면, 측벽 및 상기 소자 분리막(102) 표면 상에 연속적으로 유전막(108)을 형성한다.
상기 유전막(108) 상에 제어 게이트를 형성하기 위한 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 불순물이 도핑된 폴리실리콘막 및 금속을 포함하는 물질막을 차례로 증착시켜 형성할 수 있다. 구체적으로, 상기 제2 예비 부유 게 이트 패턴 사이의 갭 부위를 완전히 매립하도록 불순물이 도핑된 폴리실리콘막을 증착하고 이 후 금속을 포함하는 물질막을 증착시켜 형성한다. 상기 금속을 포함하는 물질막으로 사용되는 물질의 예로는 텅스텐, 텅스텐 실리사이드 등을 들 수 있다.
다음에 도 1에 도시된 것과 같이, 상기 제2 도전막 상에 하드 마스크로 사용하기 위한 절연막 패턴(114)을 더 형성한다. 상기 절연막 패턴(114)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형태를 갖는다.
다음에, 상기 제2 도전막을 상기 제2 방향으로 패터닝함으로서 라인 형상을 갖는 제어 게이트 패턴(112)을 형성한다. 다음에, 상기 유전막(108) 및 제2 예비 부유 게이트 전극(106a)을 식각함으로서 유전막 패턴(108a) 및 부유 게이트 패턴(120)을 형성한다. 상기 부유 게이트 패턴(120)은 제1 및 제2 방향으로 각각 패터닝됨에 따라 고립된 패턴 형상을 갖게 된다. 이 때, 상기 부유 게이트 패턴(120)은 제1 폭을 갖는 하부 패턴(120a)과 상기 제1 폭보다 좁은 제2 폭을 갖는 상부 패턴(120b)이 적층된 형상을 가지며, 일 단면은 L자 형상을 갖게 된다.
도시하지는 않았지만, 상기 제어 게이트 패턴(112)을 형성한 이 후 일반적인 반도체 제조 공정으로 층간 절연막 형성후 각 소자를 연결하는 금속배선 공정과 보호막을 형성한다.
실시예 2
도 10은 본 발명의 실시예 2에 따른 비휘발성 메모리 소자를 나타내는 사시도이다.
이하에서 설명하는 실시예 2는 부유 게이트 패턴의 형상을 제외하고는 상기 실시예 1과 동일하다.
도 10을 참조하면, 소자 분리막(102a)에 의해 소자 분리 영역 및 활성 영역이 구분된 기판(100)이 구비되고, 상기 기판(100)의 활성 영역에는 터널 산화막(104)이 구비된다.
상기 터널 산화막(104)을 덮으면서 제1 폭을 갖는 하부 패턴(150a)과 상기 하부 패턴(150a)의 중심부를 따라 연장되는 형상을 갖고 상기 제1 폭에 비해 좁은 제2 폭을 갖는 상부 패턴(150b)으로 이루어지는 부유 게이트 패턴(150)이 구비된다. 즉, 상기 부유 게이트 패턴(150)은 일 단면이 "ㅗ"자 형상을 갖는다. 상기 부유 게이트 패턴(106a)은 불순물이 도핑된 폴리실리콘으로 이루어진다. 상기 부유 게이트 패턴(106a)의 저면은 상기 터널 산화막(104) 상부면 및 상기 소자 분리 영역의 가장자리 상부면까지 연장된다.
상기 부유 게이트 패턴(150)의 표면에는 유전막 패턴(108a)이 형성된다.
상기 유전막 패턴(108a) 상에는 제어 게이트 패턴(112)이 구비된다.
상기와 같이 부유 게이트 패턴(150)의 일 단면이 "ㅗ"자 형상을 갖기 때문에 이웃하는 부유 게이트 패턴(150)간의 이격된 폭이 증가하게 될 뿐 아니라 이웃하는 부유 게이트 패턴(150)과 대향하는 부위의 면적이 감소된다. 그러므로, 이웃하는 부유 게이트 패턴(150) 간에 발생될 수 있는 디스터브 불량이 감소된다.
또한, 상기 디스터브 불량을 고려하지 않고 충분하게 부유 게이트 패턴(106a)의 높이를 증가시킬 수 있으므로 커플링 율이 높아지고 이로 인해 비휘발성 메모리 장치의 특성이 향상된다.
설명하지는 않았지만, 제1 도전막의 중심부를 마스킹하도록 포토레지스트 패턴을 형성하여 예비 부유 게이트 패턴을 형성하는 것을 제외하고는 실시예 1의 방법과 동일한 방법을 수행함으로서 상기 실시예 2의 비휘발성 메모리 장치를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 셀의 수평 면적을 증가시키지 않고도 부유 게이트 패턴과 제어 게이트 패턴이 중첩되는 면적을 극대화함으로서 Cono를 증가시킬 수 있다. 이러 인해 커플링 비율을 높힐 수 있어, 데이터의 기입 및 소거 효율을 향상시킬 수 있다. 또한, 이웃하는 셀과의 디스터브를 최소화할 수 있다. 따라서, 각 셀의 문턱 전압을 안정되게 분포하게 하여 디바이스 오동작을 막을 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 소자 분리막에 의해 소자 분리 영역 및 활성 영역이 구분된 기판;
    상기 기판의 활성 영역에 형성된 터널 산화막;
    상기 터널 산화막을 덮고, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 좁은 제2 폭을 갖는 상부 패턴을 포함하는 부유 게이트 패턴;
    상기 부유 게이트 패턴의 표면에 형성되는 유전막 패턴; 및
    상기 유전막 패턴 상에 형성되는 제어 게이트 패턴을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 부유 게이트 패턴에서 상기 상부 패턴은 상기 하부 패턴의 가장자리 부위 또는 중심 부위에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 부유 게이트 패턴은 일 단면이 "L"자 형상 또는 "ㅗ"자 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 제어 게이트 패턴은 폴리실리콘과 금속을 포함하는 도전 물질이 적층된 형태를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 소자 분리막은 중심 부위에 리세스부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 기판에 소자 분리 영역 및 활성 영역을 구분하기 위한 소자 분리막을 형성하는 단계;
    상기 기판의 활성 영역에 터널 산화막을 형성하는 단계;
    상기 터널 산화막을 덮고, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 좁은 제2 폭을 갖는 상부 패턴을 포함하는 라인형의 예비 부유 게이트 패턴을 형성하는 단계;
    상기 예비 부유 게이트 패턴의 표면에 유전막을 형성하는 단계;
    상기 유전막 상에 제어 게이트용 도전막을 형성하는 단계; 및
    상기 제어 게이트용 도전막, 유전막 및 예비 부유 게이트를 패터닝하여, 부유 게이트 패턴, 유전막 패턴 및 제어 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 라인형의 예비 부유 게이트 패턴을 형성하는 단계는,
    상기 터널 산화막 상에 상부면이 평탄한 형상을 갖는 라인형의 제1 예비 부유 게이트 패턴을 형성하는 단계;
    상기 제1 예비 부유 게이트 패턴의 상부면을 부분적으로 노출하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 사용하여 상기 제1 예비 부유 게이트 패턴의 상부를 부분적으로 식각함으로서 라인형의 예비 부유 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 마스크 패턴은 상기 부유 게이트용 도전막의 일 측 가장자리를 덮는 라인 형상 또는 부유 게이트용 도전막의 중심 부위를 덮는 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 소자 분리막의 상부면은 상기 활성 영역의 기판 표면보다 높게 위치하고,
    상기 제1 예비 부유 게이트 패턴을 형성하는 단계는,
    상기 소자 분리막 사이의 갭 부위를 채우도록 부유 게이트용 도전막을 형성하는 단계; 및
    상기 소자 분리막 표면이 노출되도록 상기 부유 게이트용 도전막을 연마하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제7항에 있어서, 상기 제1 예비 부유 게이트 패턴을 형성한 이 후에, 상기 소자 분리막 상부를 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제6항에 있어서, 상기 라인형의 예비 부유 게이트 패턴을 형성한 이 후에, 상기 소자 분리막 상부를 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제6항에 있어서, 상기 제어 게이트용 도전막을 형성하는 단계는,
    상기 유전막 상에 상기 제1 예비 부유 게이트 패턴 사이의 갭을 완전히 매립하도록 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막 상에 금속을 포함하는 도전 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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