JP5245356B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5245356B2 JP5245356B2 JP2007280101A JP2007280101A JP5245356B2 JP 5245356 B2 JP5245356 B2 JP 5245356B2 JP 2007280101 A JP2007280101 A JP 2007280101A JP 2007280101 A JP2007280101 A JP 2007280101A JP 5245356 B2 JP5245356 B2 JP 5245356B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- conductive
- film
- mask
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 30
- 230000000116 mitigating effect Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 229910021332 silicide Inorganic materials 0.000 claims description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 20
- 230000001681 protective effect Effects 0.000 claims description 11
- 239000002344 surface layer Substances 0.000 claims description 8
- 230000002040 relaxant effect Effects 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims 3
- 239000007789 gas Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 4
- 238000000635 electron micrograph Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- -1 Ti and Ni Chemical compound 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
半導体基板と、
前記半導体基板に形成され、第1の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜と、
前記半導体基板の上方において、前記複数の活性領域の各活性領域上に各々配置されて前記第1の方向に配列された複数の第1の導電膜を含む第1の導電膜群と、
前記第1の方向に、前記第1の導電膜群に近接して、前記活性領域上には重ならないように前記素子分離絶縁膜上に設けられ、該第1の導電膜群に対向する側とは反対側に向かって、上面が階段状または連続的に低くなっている部位を有する段差緩和パターンと、
前記複数の第1の導電膜及び前記段差緩和パターンを覆う第1の絶縁膜と、
前記第1の絶縁膜を介して前記複数の第1の導電膜及び前記段差緩和パターンの上に形成され、前記第1の方向に延在する第2の導電膜と
を有する。
(a)第1の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第1の方向に配列された複数の第1の導電パターン、及び最も外側に配置された少なくとも一方の前記第1の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第1の方向と交差する第2の方向に延在する段差緩和パターンを形成する工程と、
(b)前記段差緩和パターンの、前記第1の導電パターンから遠い方の一部の領域を薄くする工程と、
(c)前記工程(b)の後、前記半導体基板上に、前記第1の導電パターン及び前記段差緩和パターンを覆う第2の導電膜を形成する工程と
を含み、
前記工程(b)は、
(b1)前記段差緩和パターンの上面のうち、前記第1の導電パターンに近い方の一部の領域を第1のマスクパターンで覆う工程と、
(b2)前記第1のマスクパターンをマスクとして、前記段差緩和パターンを厚さ方向の途中までエッチングする工程と、
(b3)前記第1のマスクパターンを除去する工程と
を含む。
(a)第1の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第1の方向に配列された複数の第1の導電パターン、及び最も外側に配置された少なくとも一方の前記第1の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第1の方向と交差する第2の方向に延在する段差緩和パターンを形成する工程と、
(c)前記第1の導電パターン及び前記段差緩和パターンを覆うように、前記半導体基板の上に、第2の導電膜を形成する工程と、
(d)前記第2の導電膜上に、前記第1の導電パターン及び前記段差緩和パターンと交差して前記第1の方向に延在し、前記第2の方向に配列された第2のマスクパターンを形成する工程と、
(e)前記第2のマスクパターンをマスクとして、前記第2の導電膜、前記第1の導電パターン、及び前記段差緩和パターンを一括エッチングすることにより、該第2の導電膜からなる第2の導電パターンを残すとともに、前記第1の導電パターン及び前記段差緩和パターンの一部分を、該第2の導電パターンと交差する領域にのみ残す工程と、
(f)前記第2のマスクパターンを除去する工程と
を有し、
前記工程(a)の前に、さらに、
(p)前記半導体基板の表面上に、前記第1の導電パターン及び前記段差緩和パターンとなる第1の導電膜を形成する工程と、
(q)前記段差緩和パターンとなる部分の、前記第1の導電パターンから遠い方の一部の領域を薄くする工程と
を含み、前記工程(a)において、前記第1の導電膜をパターニングすることにより前記第1の導電パターン及び前記段差緩和パターンを形成する。
21 素子分離絶縁膜
22 活性領域
23 第1のゲート絶縁膜
24N n型ウェル
24P p型ウェル
25 第1の導電膜
25a 第1の導電パターン
25b 段差緩和パターン
27 FET
30、37、50、51 レジストパターン
33 第2のゲート絶縁膜
35 第2の導電膜
35a 第2の導電パターン
38 絶縁膜
38a サイドウォール保護膜
40 Co膜
43 金属シリサイド膜
S ソース
D ドレイン
FG フローティングゲート
CG コントロールゲート
WL ワード線
BL ビット線
SL ソース線
HBL、HSL ビアホール
Claims (13)
- 半導体基板と、
前記半導体基板に形成され、第1の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜と、
前記半導体基板の上方において、前記複数の活性領域の各活性領域上に各々配置されて前記第1の方向に配列された複数の第1の導電膜を含む第1の導電膜群と、
前記第1の方向に、前記第1の導電膜群に近接して、前記活性領域上には重ならないように前記素子分離絶縁膜上に設けられ、該第1の導電膜群に対向する側とは反対側に向かって、上面が階段状または連続的に低くなっている部位を有する段差緩和パターンと、
前記複数の第1の導電膜及び前記段差緩和パターンを覆う第1の絶縁膜と、
前記第1の絶縁膜を介して前記複数の第1の導電膜及び前記段差緩和パターンの上に形成され、前記第1の方向に延在する第2の導電膜と
を有することを特徴とする半導体装置。 - さらに、
前記第2の導電膜、及び前記複数の第1の導電膜と前記段差緩和パターンの側面上に形成され絶縁材料からなるサイドウォール保護膜と、
前記第2の導電膜の上面上に形成された金属シリサイド膜と
を有する請求項1に記載の半導体装置。 - 前記段差緩和パターンの前記上面の高さは、前記第1の導電膜に対向する前記段差緩和パターンの第1端から、前記第1の導電膜に対向する側とは反対側の前記段差緩和パターンの第2端に向かって低くなっていることを特徴とする請求項1または2に記載の半導体装置。
- (a)第1の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第1の方向に配列された複数の第1の導電パターン、及び最も外側に配置された少なくとも一方の前記第1の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第1の方向と交差する第2の方向に延在する段差緩和パターンを形成する工程と、
(b)前記段差緩和パターンの、前記第1の導電パターンから遠い方の一部の領域を薄くする工程と、
(c)前記工程(b)の後、前記半導体基板上に、前記第1の導電パターン及び前記段差緩和パターンを覆う第2の導電膜を形成する工程と
を含み、
前記工程(b)は、
(b1)前記段差緩和パターンの上面のうち、前記第1の導電パターンに近い方の一部の領域を第1のマスクパターンで覆う工程と、
(b2)前記第1のマスクパターンをマスクとして、前記段差緩和パターンを厚さ方向の途中までエッチングする工程と、
(b3)前記第1のマスクパターンを除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - (d)前記第2の導電膜上に、前記第1の導電パターン及び前記段差緩和パターンと交差して前記第1の方向に延在し、前記第2の方向に配列された第2のマスクパターンを形成する工程と、
(e)前記第2のマスクパターンをマスクとして、前記第2の導電膜、前記第1の導電パターン、及び前記段差緩和パターンをエッチングすることにより、該第2の導電膜からなる第2の導電パターンを残すとともに、前記第1の導電パターン及び前記段差緩和パターンの一部分を、該第2の導電パターンと交差する領域にのみ残す工程と、
(f)前記第2のマスクパターンを除去する工程と、
(g)前記第2の導電パターン、及び該第2の導電パターンの下に残っている前記第1の導電パターンと段差緩和パターンとの側面上に、絶縁材料からなるサイドウォール保護膜を形成する工程と、
(h)前記第2の導電パターンの上に、前記第2の導電パターンと反応することでシリサイド化物を形成する金属からなる第3の導電膜を形成する工程と、
(i)前記第2の導電パターンと前記第3の導電膜とを反応させて、該第2の導電パターンの上面上に金属シリサイド膜を形成する工程と
をさらに有する請求項4に記載の半導体装置の製造方法。 - 前記工程(b2)の後、工程(b3)の前に、さらに、
前記第1のマスクパターンの表層部をエッチングして、該第1のマスクパターンの端面を、該端面が前記段差緩和パターンの上面から外れない位置まで後退させる工程と、
端面が後退した前記第1のマスクパターンをマスクとして、前記段差緩和パターンを厚さ方向の途中までエッチングする工程と
を含む請求項4または5に記載の半導体装置の製造方法。 - 前記工程(b2)において、前記段差緩和パターンの等方性エッチングと異方性エッチングとの両方を行う請求項4乃至6のいずれか1項に記載の半導体装置の製造方法。
- (a)第1の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第1の方向に配列された複数の第1の導電パターン、及び最も外側に配置された少なくとも一方の前記第1の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第1の方向と交差する第2の方向に延在する段差緩和パターンを形成する工程と、
(c)前記第1の導電パターン及び前記段差緩和パターンを覆うように、前記半導体基板の上に、第2の導電膜を形成する工程と、
(d)前記第2の導電膜上に、前記第1の導電パターン及び前記段差緩和パターンと交差して前記第1の方向に延在し、前記第2の方向に配列された第2のマスクパターンを形成する工程と、
(e)前記第2のマスクパターンをマスクとして、前記第2の導電膜、前記第1の導電パターン、及び前記段差緩和パターンを一括エッチングすることにより、該第2の導電膜からなる第2の導電パターンを残すとともに、前記第1の導電パターン及び前記段差緩和パターンの一部分を、該第2の導電パターンと交差する領域にのみ残す工程と、
(f)前記第2のマスクパターンを除去する工程と
を有し、
前記工程(a)の前に、さらに、
(p)前記半導体基板の表面上に、前記第1の導電パターン及び前記段差緩和パターンとなる第1の導電膜を形成する工程と、
(q)前記段差緩和パターンとなる部分の、前記第1の導電パターンから遠い方の一部の領域を薄くする工程と
を含み、前記工程(a)において、前記第1の導電膜をパターニングすることにより前記第1の導電パターン及び前記段差緩和パターンを形成する半導体装置の製造方法。 - さらに、
(g)前記第2の導電パターン、及び該第2の導電パターンの下に残っている前記第1の導電パターンと段差緩和パターンとの側面上に、絶縁材料からなるサイドウォール保護膜を形成する工程と、
(h)前記第2の導電パターンの上に、前記第2の導電パターンと反応することでシリサイド化物を形成する金属からなる第3の導電膜を形成する工程と、
(i)前記第2の導電パターンと前記第3の導電膜とを反応させて、該第2の導電パターンの上面上に金属シリサイド膜を形成する工程と
を有する請求項8に記載の半導体装置の製造方法。 - 前記工程(q)は、
(q1)前記第1の導電膜のうち、薄くしない領域を第1のマスクパターンで覆う工程と、
(q2)前記第1のマスクパターンをマスクとして、前記第1の導電膜を厚さ方向の途中までエッチングする工程と、
(q3)前記第1のマスクパターンを除去する工程と
を含む請求項8または9に記載の半導体装置の製造方法。 - 前記工程(q2)の後、工程(q3)の前に、さらに、
前記第1のマスクパターンの表層部をエッチングして、該第1のマスクパターンの端面を、該端面が前記段差緩和パターンとなる部分の上面から外れない位置まで後退させる工程と、
端面が後退した前記第1のマスクパターンをマスクとして、前記第1の導電膜を厚さ方向の途中までエッチングする工程と
を含む請求項10に記載の半導体装置の製造方法。 - 前記工程(q2)において、前記第1の導電膜の等方性エッチングと異方性エッチングとの両方を行う請求項10または11に記載の半導体装置の製造方法。
- 前記工程(c)において、前記段差緩和パターンの上面の高さは、前記第1の導電パターンに対向する前記段差緩和パターンの第1端から、前記第1の導電パターンに対向する側とは反対側の前記段差緩和パターンの第2端に向かって低くなっていることを特徴とする請求項4〜12のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007280101A JP5245356B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体装置及びその製造方法 |
US12/254,230 US8217442B2 (en) | 2007-10-29 | 2008-10-20 | Semiconductor device and method of manufacturing the same |
US13/494,728 US8741760B2 (en) | 2007-10-29 | 2012-06-12 | Method of manufacturing semiconductor device including first conductive pattern and second conductive pattern having top surface which decreases in height |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007280101A JP5245356B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009111051A JP2009111051A (ja) | 2009-05-21 |
JP5245356B2 true JP5245356B2 (ja) | 2013-07-24 |
Family
ID=40581709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007280101A Expired - Fee Related JP5245356B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8217442B2 (ja) |
JP (1) | JP5245356B2 (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2573432B2 (ja) | 1991-02-18 | 1997-01-22 | 株式会社東芝 | 半導体集積回路の製造方法 |
JPH05110030A (ja) * | 1991-10-21 | 1993-04-30 | Sharp Corp | 半導体記憶装置 |
JPH08130263A (ja) * | 1994-10-28 | 1996-05-21 | Sony Corp | 半導体装置 |
JP3442596B2 (ja) * | 1996-11-28 | 2003-09-02 | 富士通株式会社 | 半導体装置の製造方法 |
KR100423907B1 (ko) * | 2001-06-14 | 2004-03-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
KR100511598B1 (ko) * | 2003-09-24 | 2005-08-31 | 동부아남반도체 주식회사 | 플래시 메모리 제조방법 |
JP2005302872A (ja) | 2004-04-08 | 2005-10-27 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR100781563B1 (ko) * | 2005-08-31 | 2007-12-03 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법. |
JP5266672B2 (ja) * | 2007-06-28 | 2013-08-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2007
- 2007-10-29 JP JP2007280101A patent/JP5245356B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-20 US US12/254,230 patent/US8217442B2/en active Active
-
2012
- 2012-06-12 US US13/494,728 patent/US8741760B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20120258586A1 (en) | 2012-10-11 |
US8217442B2 (en) | 2012-07-10 |
US20090108326A1 (en) | 2009-04-30 |
JP2009111051A (ja) | 2009-05-21 |
US8741760B2 (en) | 2014-06-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100633820B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR101014036B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
KR100669103B1 (ko) | 플래시 메모리 장치의 제조 방법 | |
JP2002110830A (ja) | セルフアライン−シャロートレンチ素子分離法及びこれを利用した不揮発性メモリ装置の製造方法 | |
JP2001196564A (ja) | 半導体装置及びその製造方法 | |
JP2013089859A (ja) | 半導体装置の製造方法 | |
KR20110041760A (ko) | 배선 구조물 및 이의 형성 방법 | |
US20060011971A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
TWI517222B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
US7811888B2 (en) | Method for fabricating semiconductor memory device | |
US8357577B2 (en) | Manufacturing method of semiconductor device having vertical type transistor | |
US20170221912A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP4461158B2 (ja) | 半導体装置およびその製造方法 | |
KR20110138521A (ko) | 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 | |
JP3773728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP5245356B2 (ja) | 半導体装置及びその製造方法 | |
JP4565847B2 (ja) | 半導体装置およびその製造方法 | |
KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
JP2009049138A (ja) | 半導体装置の製造方法 | |
TW201644005A (zh) | 半導體元件及其製造方法 | |
JP2005166714A (ja) | 半導体装置の製造方法 | |
JP2008098420A (ja) | 半導体記憶装置およびその製造方法 | |
TWI235461B (en) | Manufacturing method of flash memory | |
US9431406B1 (en) | Semiconductor device and method of forming the same | |
JP5260989B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100723 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121023 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130312 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130325 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5245356 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160419 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |