JP3773728B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関し、より詳細には、メモリセルのアレイ領域と周辺回路領域との間の境界領域及び前記アレイ領域のビット線方向のアレイ端部に、フローティングゲート電極材料の残渣を閉じ込めたダミーパターンを形成した不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
フローティングゲートを有する不揮発性メモリは、メモリセル領域と、トランジスタを含む周辺回路領域と、メモリセルのアレイ領域と周辺回路領域との境界をなす境界領域とからなり、このような不揮発性メモリは、従来、図９〜図１６に示すような工程により製造されている。例えば、この従来の製造方法として、特開平６−１５１５８０号公報に開示されている。
【０００３】
その製造方法によれば、図９に示すように、例えばＰ型のＳｉ基板１０に、素子分離領域１４およびゲート絶縁膜１２を形成した後、ポリシリコン１６を全面に形成し、レジストパターン１８によりメモリセル領域のポリシリコン１６をパターニングし、フローティングゲート電極２０を形成する。このとき、周辺回路領域のポリシリコンは除去しないで残しておく。これは、次工程でのチャネルストッパ用のイオンの注入を阻止するためである。
【０００４】
次に、図１０に示すように、チャネルストッパ用のイオンを注入する。この場合、シリコン基板１０はＰ型であるので、Ｐ型領域を形成できるホウ素（Ｂ）イオンを注入する。このイオン注入は、以下の目的のために行われる。すなわち、フローティングゲート電極間に形成すべき素子分離領域１４の幅がメモリセルの微細化に伴い小さくなってくると素子分離領域が十分大きい領域と比較して、素子分離領域の厚さが薄くなり、分離能力が悪くなって、隣接チャネル間を電流が流れるなどの悪影響が生じる。これを防止するために、素子分離領域の内部および下部にシリコン基板１０よりも濃度の高いＰ型領域であるチャネルストッパを形成する。
【０００５】
次に、図１１に示すように、メモリセルのアレイ領域にレジストパターン２２を設け、周辺回路領域のポリシリコン１６をドライエッチングで除去する。このとき、ポリシリコンの下側のゲート絶縁膜１２も一部除去されてしまう。
【０００６】
次に、図１２に示すように、周辺回路領域のゲート絶縁膜１２をウェットエッチングで除去した後、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造）を形成する。このＯＮＯ膜は、フローティングゲート電極２０の保持した電荷を逃がさないようにするための絶縁膜である。このＯＮＯ膜２４は、フローティングゲート電極２０上に形成する膜として最適化されたものであるが、周辺回路領域のトランジスタのゲート絶縁膜としては不適切であるので、図１３に示すように、レジストパターン２５を形成して周辺回路領域のＯＮＯ膜２４を除去する。ＯＮＯ膜除去については、ドライエッチングで除去する方法と、ウェットエッチングで除去する方法とがある。
【０００７】
続いて、図１４に示すように、ゲート酸化を行って、周辺回路領域にゲート絶縁膜２６を形成する。
【０００８】
次に、図１５に示すように、ポリシリコンを全面に形成し、レジストパターン２８を用いて、メモリセル領域のコントロールゲート電極３０をパターニングする。パターニングによりポリシリコンが除去された領域３８は、下側の素子分離領域１４が掘り込まれる。
【０００９】
最後に、図１６に示すように、レジストパターン３２を用いて、ポリシリコンをパターニングし、周辺回路領域のゲート電極３４を形成する。このとき、領域３８の下側の素子分離領域１４がエッチングされて素子分離膜としての膜厚が減らないように、レジストパターン３２は、領域３８を覆うように形成される。その結果、メモリセル領域と周辺回路領域との間の境界領域に、ポリシリコンよりなるダミーパターン３６が残される。このダミーパターンは、メモリセル領域を取り囲んでおり、記憶装置の使用の際には、ＧＮＤにおとされる。
【００１０】
また、従来から、不揮発性メモリのメモリセルのアレイ領域で、コントロールゲート電極とフローティングゲート電極とが２重に重なったスタックド・ゲート型の不揮発性メモリのセルのドライエッチ工程で発生する、フローティングゲート側壁のＯＮＯ膜が残され、問題になっていた。
【００１１】
そこで、従来から、メモリセル領域と周辺回路領域の境目での浮遊ゲート側壁のＯＮＯ膜の残りを回避する方法が提案されている。しかしながら、その提案では未だ十分に満足されるには至らず、図２４に示すように、メモリセル領域内にも制御ゲートのエッチング時に、制御ゲートの下に位置する浮遊ゲートの側壁沿いに２タイプのＯＮＯ膜の残りを発生させる傾向にある［図２４中において、それぞれ領域（Ａ）、領域（Ｂ）を示す］。
【００１２】
特に、図２４に示す領域（Ａ）は、制御ゲートのエッチング後にＯＮＯ膜が壁沿いに残り、その残る部分が、長く続くためから、特にごみ発生の原因となる箇所でもある。
【００１３】
【発明が解決しようとする課題】
以上から、上述した従来の製造方法では、ＯＮＯ膜を周辺回路領域から除去する際に、ドライエッチングまたはウェットエッチングにより行われる。しかし、次のような問題点がある。
【００１４】
ドライエッチングの場合は、オーバーエッチングしたときにゲート絶縁膜形成領域のシリコン基板が掘れてしまうという欠点がある。これは、ＯＮＯ膜の窒化膜と酸化膜のエッチングレートはほぼ同じであるので、酸化膜だけを残すことは難しいことによる。ゲート絶縁膜形成領域のシリコン基板が掘れると、ゲート耐圧が劣化したり、フィールド端でのリーク電流の原因となったり、トランジスタのＯＮ電流が小さくなったりするという問題がある。
【００１５】
ウェットエッチングの場合は、窒化膜エッチング液で窒化膜と酸化膜でエッチングレートに差をつけることができるが、窒化膜のウェットエッチング液に関しては、レジストがマスクとならないため、代わりにマスク用の酸化膜を形成しなければならない。しかし、このマスク用の酸化膜を除去するときに、メモリセル領域のＯＮＯ膜の最上層の酸化膜が除去されてしまうという欠点がある。
【００１６】
メモリセル領域のＯＮＯ膜の最上層の酸化膜が除去されてしまうと、不揮発性メモリとしての動作特性が変わってしまったり、製品の歩留りが悪くなったりするという問題がある。
【００１７】
また、従来から、不揮発性メモリのメモリセルのアレイ領域で、コントロールゲート電極とフローティングゲート電極とが２重に重なったスタック構造を有している不揮発性メモリのセルのドライエッチ工程で発生する、フローティングゲート側壁のＯＮＯ膜が残される傾向にあって問題になっていた。
【００１８】
すなわち、このようなメモリセルのアレイ領域で、コントロールゲート電極とフローティングゲート電極とがスタック構造を形成していると、図２４に示す如く、メモリセルのアレイ領域内にも制御ゲートのエッチング時に、制御ゲートの下に位置する浮遊ゲートの側壁沿いに２タイプのＯＮＯ膜の残りを発生させる傾向にある［図２４中において、それぞれ領域（Ａ）、領域（Ｂ）を示す］。
【００１９】
特に、図２４に示す領域（Ａ）は、制御ゲートのエッチング後にＯＮＯ膜が壁沿いに残り、その残る部分が、長く続くためから、特にごみ発生の原因となる箇所であり、そこで、メモリセル領域と周辺回路領域の境目での浮遊ゲート側壁のＯＮＯ膜の残りを回避する方法が提案されているが、未だ十分に満足されるには至っていない。
【００２０】
本発明では、メモリセル領域の面積を増大させることなく前記領域（Ａ）のアレイ端のＯＮＯ膜の残りを無くしごみの発生を抑制する方法を提供する。また、本発明が関する不揮発性半導体記憶装置の製造方法では、メモリセルの形状をアレイ内で均一に作製することが重要な要素の一つとなっている。
【００２１】
この目的のために、通常アレイの端部ではワード線方向でもビット線方向でも寸法の変動するアレイ端部の１〜５本程度を本アレイと同等の寸法及び形状のダミーを挿入するという手法が採用されている。
【００２２】
しかしながら、この手法では、ダミーとして内部のアレイと同一の形状のものを挿入しようとするため、最後のワード線から離れた浮遊ゲート端の側面がむき出しでメモリセルのエッチング（制御ゲート、ＯＮＯ膜、浮遊ゲートのトリプルステップのエッチング）が実施される。
【００２３】
このため図２０−Ｃに示すようにＲＩＥ等の異方性の特性をもつエッチング条件ではほぼ垂直な浮遊ゲートの側面のＯＮＯ膜を完全には除去することがでず、この角状に残ったＯＮＯ膜が後工程の酸化膜ウェットエッチにおいて一部はがれてしまいごみの発生源となってしまうという問題をもたらしている。
【００２４】
そこで本発明の目的は、製造に際して、上述する如くの問題を生ずることなく、有効なダミーを設けながら、面積を拡大せずにアレイ端部にごみを発生させないことを特徴とするコントロールゲート電極とフローティングゲート電極とでスタック構造のメモリセルである不揮発性半導体記憶装置の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る不揮発性半導体記憶装置の製造方法は、不揮発性メモリを有するメモリセルのアレイ領域と、前記不揮発性メモリを制御する回路を有する周辺回路領域と、前記アレイ領域と前記周辺回路領域との間の境界領域とを備え、前記アレイ領域は、コントロールゲート電極とフローティングゲート電極が２重に配置されたスタック構造を有する不揮発性半導体記憶装置の製造方法において、基板上に素子分離領域及びゲート絶縁膜を形成する工程と、前記フローティングゲート電極となる第１の導電材料を全面に形成した後、前記第１の導電材料をパターニングして、前記境界領域及び前記周辺回路領域に前記第１の導電材料を残しながら、前記アレイ領域に前記第１の導電材料を前記コントロールゲート電極と交差するビット線の延在方向に延在させ、且つ、前記ビット線の延在方向に位置する前記素子分離領域の端部で乗り上げるように残存させる工程と、前記基板にイオン注入することによりチャネルストッパを形成する工程と、前記フローティングゲート電極上の絶縁膜となる絶縁材料を全面に形成する工程と、前記メモリセル領域外の前記絶縁材料及び前記第１の導電材料をドライエッチングで除去する工程と、前記メモリセル領域外の前記ゲート絶縁膜をウェットエッチングで除去し、再びゲート絶縁膜を形成する工程と、前記コントロールゲート電極の材料となる第２の導電材料を全面に形成する工程と、前記アレイ領域において、前記第２の導電材料及び前記第１の導電材料をパターニングすることにより前記コントロールゲート電極及び前記フローティングゲート電極を形成すると同時に、前記アレイ領域の前記ビット線の延在方向のアレイの最端部に位置し、前記素子分離領域の端部に乗り上げた前記第１の導電材料の前記最端部側の端が、前記第２の導電材料によって覆われるように前記第２の導電材料及び前記第１の導電材料をパターニングして第１のダミーパターンを形成し、且つ、前記第２の導電材料をパターニングする工程は、前記境界領域の前記第１の導電材料の側壁に形成された前記絶縁材料であって、前記ドライエッチング及び前記ウェットエッチングにより除去されずに残った残渣を覆うように、前記第２の導電材料をパターニングするように行う工程と、前記残渣を覆う第２の導電材料の部分を、前記境界領域に残すようにして、前記周辺回路領域の前記第２の導電材料をパターニングして、前記残渣を覆う第２のダミーパターンを形成すると同時に前記周辺回路領域にゲート電極を形成する工程と、を含むことを特徴としている。
【００３３】
このような製造方法により、本発明においては、メモリセルのアレイ領域と周辺回路領域との間の境界領域に、フローティングゲート電極材料の残渣を閉じこめたダミーパターンが形成され、ＯＮＯ膜を除去する際にドライエッチングを用いることができ、その際、オーバエッチングであっても、ゲート酸化膜形成領域のシリコン基板がエッチングされないことから、生産性を向上させることができる。
また、メモリアレイ領域を含め、特にそのアレイ端部でＯＮＯ膜が浮遊ゲートの側壁沿いに制御ゲートのエッチング時に露出しない構造であるため、剥離ＯＮＯ膜に係るゴミ発生を効果的に防止できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を第１〜第４の実施例に基づいて説明する。
【００３５】
【第１の実施例】
図１は本発明の第１実施例の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置の構造を、その製造方法と共に説明する。図２〜図４は、各製造工程における断面図であり、それぞれ、図１のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図を示している。
【００３６】
図２〜図４の各（Ａ）図に示すように、Ｐ型半導体基板、例えばＰ型シリコン基板１０上に、酸化膜（図示せず）を３０〜２００Å程度形成し、続いて、フィールド窒化膜（図示せず）を１０００〜２０００Å程度形成してパターニングし、絶縁膜（ＳｉＯ2 膜）よりなる素子分離領域１４を形成する。また、素子分離領域１４以外の素子領域に、熱酸化法によりゲート絶縁膜１２を５０〜１５０Å程度形成する。
【００３７】
続いて、不純物、例えばリンを含有したポリシリコン１６を５００〜１５００Å程度全面に形成して、レジストパターン１８によりメモリセル領域のみをパターニングして、フローティングゲート電極２０を形成する。
【００３８】
図２（Ａ）に示すように、フローティングゲート電極２０の幅Ｔは、例えば０．３〜０．６μｍであり、電極間の距離Ｌは、例えば０．１５〜０．４μｍである。
【００３９】
ポリシリコン１６をパターニングするとき、メモリセル領域外のポリシリコン１６は除去しないで残しておく。これは、次工程でのチャネルストッパ用のイオンの注入を阻止するためである。次に、チャネルストッパ用のイオンを注入する。この場合、シリコン基板１０はＰ型であるので、Ｐ型領域を形成できるホウ素（Ｂ）イオンを注入し、素子分離領域１４の内部および下部にシリコン基板１０よりさらに高濃度のＰ型領域を形成して、チャネルストッパとする。
【００４０】
次に、図２〜図４の各（Ｂ）図に示すように、熱酸化法または化学気相成長法により、ＯＮＯ（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）よりなる絶縁膜２４を１００〜２００Å程度全面に形成し、次に、メモリセル領域にレジストパターン２２を形成し、メモリセル領域外のＯＮＯ膜２４をドライエッチングで除去する。
【００４１】
ＯＮＯ膜２４の除去は、ポリシリコン１６が存在している状態で行われるので、前述した従来の方法のように、ＯＮＯ膜除去の際の問題点は生じない。したがって、ドライエッチングでＯＮＯ膜を除去することが可能になる。
【００４２】
以上のようにしてＯＮＯ膜２４を除去するとき、境界領域のポリシリコン１６の側壁に形成されたＯＮＯ膜２５は、高さがあるので、ドライエッチングでは完全に除去されず、側壁上に残る。引き続き、ドライエッチングにより、メモリセル領域外のポリシリコン１６を除去する。このときゲート絶縁膜１２も一部除去され、表面が削れるので、このままでは利用できない。そこで、このゲート絶縁膜１２をウェットエッチングで除去して、新たに５０〜２００Å程度のゲート絶縁膜１３を形成し直すことが行われる。
【００４３】
次に、図２〜図４の各（Ｃ）図に示すように、下層が不純物、例えばリンを含有した５００〜１５００Å程度のポリシリコン１で、上層が５００〜１５００Å程度の高融点金属シリサイドよりなる２層構造の膜２７を全面に形成し、レジストパターン２８によりメモリセル領域のみコントロールゲート電極３０をパターニングする。なお、各図に示すように、ウェットエッチングの後に側壁に残った、断面が角状の細長いＯＮＯ膜３１は、下層がポリシリコンで、上層が高融点金属シリサイドよりなる２層構造の膜２７の中に埋め込まれている。
【００４４】
次に、図２〜図４の各（Ｄ）図に示すように、レジストパターン３２を形成して、周辺回路領域の下層がポリシリコンで、上層が高融点金属シリサイドよりなる２層構造の膜２７をパターニングしてゲート電極３４を形成し、および境界領域に、ダミーパターン３７をメモリセル領域を取り囲むようにパターニングする。このダミーパターンは、図示のように残ったＯＮＯ膜３１が埋め込まれた部分を含んでいる。そして、このダミーパターンは、記憶装置を使用する際ＧＮＤにおとされる。
【００４５】
この実施例では、エッチング除去されずに残ったＯＮＯ膜３１は、ダミーパターン３７の中に埋め込まれているが、ゲート絶縁膜１２のウェットエッチングの際に、前述したＯＮＯ膜３１が剥離して、エッチング液中を残渣として浮遊し、これが素子上に付着した場合には、欠陥のある製品が作製されるおそれがある。
【００４６】
次の実施例では、このような問題の発生しない製造方法を開示する。
【００４７】
【第２の実施例】
図５は本発明の第２の実施例である不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置の構造を、その製造方法と共に説明する。図６〜図８は、各製造工程における断面図であり、それぞれ、図５のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図を示している。
【００４８】
図６〜図８の各（Ａ）図に示すように、Ｐ型シリコン基板１０上に、酸化膜（図示せず）を３０〜２００Å程度形成し、続いて、フィールド窒化膜（図示せず）を１０００〜２０００Å程度形成してパターニングし、ＳｉＯ2 膜よりなる素子分離領域１４を形成する。また、素子分離領域１４以外の素子領域に、熱酸化法によりゲート絶縁膜１２を５０〜１５０Å程度形成する。
【００４９】
続いて、リンを含有したポリシリコン１６を５００〜１５００Å程度全面に形成して、レジストパターン１８によりメモリセル領域のみをパターニングして、フローティングゲート電極２０を形成する。このとき、周辺回路領域のポリシリコン１６は除去しないで残しておく。次に、チャネルストッパ用のイオンを注入する。この場合、シリコン基板１０はＰ型であるので、Ｐ型領域を形成できるホウ素（Ｂ）イオンを注入し、素子分離領域１４の内部および下部にシリコン基板１０より高濃度のＰ型領域を形成して、チャネルストッパとする。
【００５０】
以上の工程は、第１の実施例と同じである。
【００５１】
次に、図６〜図８の各（Ｂ）図に示すように、熱酸化法または化学気相成長法により、ＯＮＯ絶縁膜２４を１００〜２００Å程度形成し、次に、メモリセル領域および境界領域の一部にレジストパターン２１を形成し、境界領域の一部および周辺回路領域のＯＮＯ膜２４およびポリシリコン１６をドライエッチングで除去し、続いてゲート絶縁膜１２をウェットエッチングで除去する。レジストパターン２１は、図示のようにポリシリコン１６の側壁に形成されたＯＮＯ膜２５を含むポリシリコンの部分を覆うように形成される。したがって、側壁にＯＮＯ膜を有するポリシリコン１７が境界領域に残される。このポリシリコン１７の幅Ｌ1 は、例えば０．３〜０．６μｍである。
【００５２】
次に、図６〜図８の各（Ｃ）図に示すように、下層がリンを含有した５００〜１５００Å程度のポリシリコンで、上層が５００〜１５００Å程度の高融点金属シリサイドよりなる２層構造の膜２７を全面に形成し、レジストパターン２８によりメモリセル領域のみコントロールゲート電極３０をパターニングする。
【００５３】
次に、図６〜図８の各（Ｄ）図に示すように、レジストパターン３２を形成して、周辺回路領域の下層がポリシリコンで、上層が高融点金属シリサイドよりなる２層構造の膜をパターニングしてゲート電極３４を形成し、および境界領域に、ポリシリコン１７の部分を覆うダミーパターン３８をメモリセル領域を取り囲むようにパターニングする。このダミーパターン３８のポリシリコン１７を挟む両側のポリシリコンの幅Ｌ2 ，Ｌ3 は、それぞれ例えば０．３〜０．６μｍである。このダミーパターンは、記憶装置を使用する際ＧＮＤにおとされる。
【００５４】
この第２の実施例によれば、ポリシリコン１７の側壁に形成されたＯＮＯ膜２５は、エッチング除去の処理を受けることなくそのままダミーパターン３８内に埋め込まれるので、第１実施例のように、ＯＮＯ膜２５の残渣による問題を発生するおそれはない。なお、第１の実施例，第２の実施例において、コントロールゲート電極を従来の製造方法のようにポリシリコンで形成することも可能である。
【００５５】
上述した本発明の第１または第２の実施例に、更に第３の実施例を加えて得られる不揮発性半導体記憶装置の製造方法を開示する。
【００５６】
【第３の実施例】
図１７、図２１（Ｃ）には、本発明の実施例３による不揮発性半導体記憶装置のメモリセルのアレイ領域及びその周辺回路の構成の平面図が示されている。
【００５７】
図１７におけるアレイ端部の拡大平面図が、図２１（Ｃ）であり、図１７におけるビット線４０方向のアレイ端の近傍を拡大して表されている。この図２１（Ｃ）と第１又は第２の実施例のアレイ端部を示す図２２（Ｃ）とを対比すると明らかなように、本願発明の第３の実施例においては、ビット線４０方向のアレイ端４７が、制御ゲート４４で覆われていることが特徴である。
【００５８】
すなわち、アレイ領域のビット線方向のアレイ端部でのフローティングゲート電極（浮遊ゲート）とコントロールゲート電極（制御ゲート）とが、この浮遊ゲートの端が、フィールドの端部に乗り上げている上に、ＯＮＯ膜を介して制御ゲートを覆うパターンで、アレイ領域のビット線方向のアレイ端部に設けられている。
【００５９】
そこで、このビット線４０方向のアレイ端４７の製造方法について、その平面図である図２１（Ｃ）に示すＡ−Ａ′線断面図で表される図１８、図１９に示す各製造工程の断面図を参照しながら説明をする。なお、このアレイ端４７の製造工程は、第１又は第２の実施例の製造工程と同時進行で実施されるものである。
【００６０】
図１８の（Ａ）〜（Ｅ）に示す途中工程は、そのアレイ端の平面図の図２２（Ｃ）に示されている途中工程において行われている同様の工程である。
【００６１】
また、通常、上述した第１又は第２の実施例に示す如く、メモリアレイ領域のアレイ端には数本のダミーが形成され、図１７に示す斜線部４３のワード線４１の端部に設置されている。
【００６２】
通常、ダミー用のゲートも本アレイと同等の形状しているが、本願発明のこのメモリアレイ領域のフローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）とがスタックゲート型（スタック構造）のメモリセルを有していて、このようなメモリセルを有する不揮発性半導体装置としては、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ等を挙げることができる。
【００６３】
このようなスタック構造のメモリアレイにおいては、その端部のゲートの外側に図２０（Ｃ）に示す如くのＯＮＯ膜の残り５４が発生してしまう。このＯＮＯ膜の残り５４は、ＲＩＥ等の異方性エッチングによる制御ゲートのエッチング時にＯＮＯ膜が露出して必然的に発生し、その発生する領域は、図２４に示す如く、領域（Ａ）と領域（Ｂ）に発生する。
【００６４】
特に、領域（Ａ）のＯＮＯ膜は、図２４［又は図２２（Ｃ）］見られる如く、アレイ端部４７の壁沿いには、このエッチング時に長い距離で露出するＯＮＯ膜があるため、このＯＮＯ膜が、通常に行われる後工程の洗浄工程等で剥がれて（又は切れて）ゴミの発生源となる。
【００６５】
しかしながら、領域（Ｂ）の露出したＯＮＯ膜は、端部の領域（Ａ）に比べて狭い間隙で設けられている制御ゲートにより、その露出の長さが短く、その制御ゲート間で剥がれる（又は切れる）ことなくつながっていて、ゴミの発生源にはならない。
【００６６】
そこで、特に領域（Ａ）に係わるゴミ発生を効果的に防止させるものであり、既に上述した如く、本発明による第３の実施例である図１９（Ａ）〜（Ｃ）に示す製造工程により、そのアレイ端の平面図である図２１（Ｃ）に示す如く、既に上述した領域（Ａ）のアレイ端部の壁沿いのＯＮＯ膜のほとんどが浮遊ゲートの上に重ねられている制御ゲート４４で覆われる。
【００６７】
すなわち、図２１（Ｃ）に示すＡ−Ａ′線断面図で表される図１９（Ｃ）に示す如く、そのＯＮＯ膜５１はフィールド（素子分離体）４８の端部に乗り上げている浮遊ゲート材５０とその上に重ねられている制御ゲート材５２とに挟まれて、ＯＮＯ膜が露出されていないことがよく判る。
【００６８】
これにより、制御ゲートのエッチング時に浮遊ゲートの側壁沿い成長されたＯＮＯ膜が、エッチングに晒されないことにより、ゴミとなるＯＮＯ膜の残りを効果的に発生させないようにできるのである。
【００６９】
【第４の実施例】
また、本発明においては、上述した第３の実施例と同様な効果を発揮させる他の製造工程として、図２３（Ａ）〜（Ｇ）に示す工程図を参照して以下に説明する。
【００７０】
図２３（Ｂ）に示す如く第３の実施例の図１８（Ｂ）に示すと同様に浮遊ゲート材５０を形成させた後、図２３（Ｃ）に示す如く、上述した第３の実施例のように、形成させた浮遊ゲート材５０をフィールドの端部に乗り上げさせなくとも、浮遊ゲートの端が、フィールド４８端の近傍迄でくるようにパターンエッチングさせた後、工程の図２３（Ｄ）を経て図２３（Ｅ）の工程図に示される如く、フィールドと上述のように残した浮遊ゲート上を覆うようにＯＮＯ膜５１を介して制御ゲート５２を形成させる。
【００７１】
次いで、図２３（Ｆ）に示す工程により、レジスト５３をマスクにして、制御ゲートをエッチングすることにより、図２３（Ｇ）に示す如く、アレイ領域のビット線方向のアレイ端部での浮遊ゲートと制御ゲートとが、フィールド４８の端部の近傍迄で設けられ、しかも、浮遊ゲート電極５０ａと隔絶されたこの残された浮遊ゲート５０と、フィールド４８の端とが、ＯＮＯ膜５１を介して、制御ゲート５２で覆われる。
【００７２】
これにより、フィールド４８の端部に乗り上げ、且つ上述した残りの浮遊ゲート５０に乗り上げているＯＮＯ膜５１は、完全に制御ケート５２に覆われ、同様にこのアレイ端でのＯＮＯ膜が、制御ゲートのエッチング時に露出されないことがよく判る。
【００７３】
【発明の効果】
本発明によれば、フローティングゲートとコントロールゲートとの間の絶縁膜を形成するために全面に形成された絶縁膜を、メモリセル領域外で除去する際に、下側にポリシリコンが存在するため、ドライエッチングを用いることができ、その際オーバエッチングであっても、ゲート酸化膜形成領域のシリコン基板をエッチングするおそれはないので、製品の歩留りを向上できる。
【００７４】
また、第２の実施例により、メモリアレイ領域におけるＯＮＯ膜の残渣によるゴミの発生をなくすことができる。
【００７５】
更にまた、第３及び第４の実施例により、メモリアレイ領域でのフローティングゲートとコントロールゲートとがスタック構造を有する不揮発性半導体装置において、発生しやすい浮遊ゲートの端部でのゴミの発生を効果的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性半導体記憶装置の平面図である。
【図２】第１の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図３】第１の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図４】第１の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図５】本発明の第２実施例の不揮発性半導体記憶装置の平面図である。
【図６】第２の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図７】第２の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図８】第２の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図９】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】不揮発性半導体記憶装置のメモリセルのアレイ領域とその周辺回路を表す概念平面図である。
【図１８】本発明の第３の実施例による不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】第３の実施例による不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２１】本発明による第３及び第４の実施例による揮発性半導体記憶装置のアレイ領域の端部の拡大平面図である。
【図２２】第１及び第２の実施例による揮発性半導体記憶装置のアレイ領域の端部の拡大平面図である。
【図２３】本発明による第４の実施例による不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２４】スタック構造を有する不揮発性半導体記憶装置のメモリセルのアレイ領域における制御ゲートのエッチングで、壁沿いに残るＯＮＯ膜を示す概念拡大平面図である。
【符号の説明】
１０ Ｓｉ基板
１２，１３ ゲート絶縁膜
１４ 素子分離領域
１６，１７ ポリシリコン
１８，２２，２８，３２ レジストパターン
２０，５０ａ フローティングゲート電極（又は浮遊ゲート電極）
２４，５１ ＯＮＯ膜
２７ 高融点金属／ポリシリコン２層構造膜
３０，４４，５２ａ コントロールゲート電極（又は制御ゲート電極）
３１，５４ 残ったＯＮＯ膜
３４ ゲート電極
３７，３８ ダミーパターン
４０ ビット線
４１ ワード線
４２ 周辺回路
４３ アレイ領域の端部
４６ 拡散層
４７ アレイ端部
４８ フィールド（又は素子分離領域）
４９ トンネル酸化膜
５１ 遊離ゲート材
５２ 制御ゲート材
５３ レジスト
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関し、より詳細には、メモリセルのアレイ領域と周辺回路領域との間の境界領域及び前記アレイ領域のビット線方向のアレイ端部に、フローティングゲート電極材料の残渣を閉じ込めたダミーパターンを形成した不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
フローティングゲートを有する不揮発性メモリは、メモリセル領域と、トランジスタを含む周辺回路領域と、メモリセルのアレイ領域と周辺回路領域との境界をなす境界領域とからなり、このような不揮発性メモリは、従来、図９〜図１６に示すような工程により製造されている。例えば、この従来の製造方法として、特開平６−１５１５８０号公報に開示されている。
【０００３】
その製造方法によれば、図９に示すように、例えばＰ型のＳｉ基板１０に、素子分離領域１４およびゲート絶縁膜１２を形成した後、ポリシリコン１６を全面に形成し、レジストパターン１８によりメモリセル領域のポリシリコン１６をパターニングし、フローティングゲート電極２０を形成する。このとき、周辺回路領域のポリシリコンは除去しないで残しておく。これは、次工程でのチャネルストッパ用のイオンの注入を阻止するためである。
【０００４】
次に、図１０に示すように、チャネルストッパ用のイオンを注入する。この場合、シリコン基板１０はＰ型であるので、Ｐ型領域を形成できるホウ素（Ｂ）イオンを注入する。このイオン注入は、以下の目的のために行われる。すなわち、フローティングゲート電極間に形成すべき素子分離領域１４の幅がメモリセルの微細化に伴い小さくなってくると素子分離領域が十分大きい領域と比較して、素子分離領域の厚さが薄くなり、分離能力が悪くなって、隣接チャネル間を電流が流れるなどの悪影響が生じる。これを防止するために、素子分離領域の内部および下部にシリコン基板１０よりも濃度の高いＰ型領域であるチャネルストッパを形成する。
【０００５】
次に、図１１に示すように、メモリセルのアレイ領域にレジストパターン２２を設け、周辺回路領域のポリシリコン１６をドライエッチングで除去する。このとき、ポリシリコンの下側のゲート絶縁膜１２も一部除去されてしまう。
【０００６】
次に、図１２に示すように、周辺回路領域のゲート絶縁膜１２をウェットエッチングで除去した後、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造）を形成する。このＯＮＯ膜は、フローティングゲート電極２０の保持した電荷を逃がさないようにするための絶縁膜である。このＯＮＯ膜２４は、フローティングゲート電極２０上に形成する膜として最適化されたものであるが、周辺回路領域のトランジスタのゲート絶縁膜としては不適切であるので、図１３に示すように、レジストパターン２５を形成して周辺回路領域のＯＮＯ膜２４を除去する。ＯＮＯ膜除去については、ドライエッチングで除去する方法と、ウェットエッチングで除去する方法とがある。
【０００７】
続いて、図１４に示すように、ゲート酸化を行って、周辺回路領域にゲート絶縁膜２６を形成する。
【０００８】
次に、図１５に示すように、ポリシリコンを全面に形成し、レジストパターン２８を用いて、メモリセル領域のコントロールゲート電極３０をパターニングする。パターニングによりポリシリコンが除去された領域３８は、下側の素子分離領域１４が掘り込まれる。
【０００９】
最後に、図１６に示すように、レジストパターン３２を用いて、ポリシリコンをパターニングし、周辺回路領域のゲート電極３４を形成する。このとき、領域３８の下側の素子分離領域１４がエッチングされて素子分離膜としての膜厚が減らないように、レジストパターン３２は、領域３８を覆うように形成される。その結果、メモリセル領域と周辺回路領域との間の境界領域に、ポリシリコンよりなるダミーパターン３６が残される。このダミーパターンは、メモリセル領域を取り囲んでおり、記憶装置の使用の際には、ＧＮＤにおとされる。
【００１０】
また、従来から、不揮発性メモリのメモリセルのアレイ領域で、コントロールゲート電極とフローティングゲート電極とが２重に重なったスタックド・ゲート型の不揮発性メモリのセルのドライエッチ工程で発生する、フローティングゲート側壁のＯＮＯ膜が残され、問題になっていた。
【００１１】
そこで、従来から、メモリセル領域と周辺回路領域の境目での浮遊ゲート側壁のＯＮＯ膜の残りを回避する方法が提案されている。しかしながら、その提案では未だ十分に満足されるには至らず、図２４に示すように、メモリセル領域内にも制御ゲートのエッチング時に、制御ゲートの下に位置する浮遊ゲートの側壁沿いに２タイプのＯＮＯ膜の残りを発生させる傾向にある［図２４中において、それぞれ領域（Ａ）、領域（Ｂ）を示す］。
【００１２】
特に、図２４に示す領域（Ａ）は、制御ゲートのエッチング後にＯＮＯ膜が壁沿いに残り、その残る部分が、長く続くためから、特にごみ発生の原因となる箇所でもある。
【００１３】
【発明が解決しようとする課題】
以上から、上述した従来の製造方法では、ＯＮＯ膜を周辺回路領域から除去する際に、ドライエッチングまたはウェットエッチングにより行われる。しかし、次のような問題点がある。
【００１４】
ドライエッチングの場合は、オーバーエッチングしたときにゲート絶縁膜形成領域のシリコン基板が掘れてしまうという欠点がある。これは、ＯＮＯ膜の窒化膜と酸化膜のエッチングレートはほぼ同じであるので、酸化膜だけを残すことは難しいことによる。ゲート絶縁膜形成領域のシリコン基板が掘れると、ゲート耐圧が劣化したり、フィールド端でのリーク電流の原因となったり、トランジスタのＯＮ電流が小さくなったりするという問題がある。
【００１５】
ウェットエッチングの場合は、窒化膜エッチング液で窒化膜と酸化膜でエッチングレートに差をつけることができるが、窒化膜のウェットエッチング液に関しては、レジストがマスクとならないため、代わりにマスク用の酸化膜を形成しなければならない。しかし、このマスク用の酸化膜を除去するときに、メモリセル領域のＯＮＯ膜の最上層の酸化膜が除去されてしまうという欠点がある。
【００１６】
メモリセル領域のＯＮＯ膜の最上層の酸化膜が除去されてしまうと、不揮発性メモリとしての動作特性が変わってしまったり、製品の歩留りが悪くなったりするという問題がある。
【００１７】
また、従来から、不揮発性メモリのメモリセルのアレイ領域で、コントロールゲート電極とフローティングゲート電極とが２重に重なったスタック構造を有している不揮発性メモリのセルのドライエッチ工程で発生する、フローティングゲート側壁のＯＮＯ膜が残される傾向にあって問題になっていた。
【００１８】
すなわち、このようなメモリセルのアレイ領域で、コントロールゲート電極とフローティングゲート電極とがスタック構造を形成していると、図２４に示す如く、メモリセルのアレイ領域内にも制御ゲートのエッチング時に、制御ゲートの下に位置する浮遊ゲートの側壁沿いに２タイプのＯＮＯ膜の残りを発生させる傾向にある［図２４中において、それぞれ領域（Ａ）、領域（Ｂ）を示す］。
【００１９】
特に、図２４に示す領域（Ａ）は、制御ゲートのエッチング後にＯＮＯ膜が壁沿いに残り、その残る部分が、長く続くためから、特にごみ発生の原因となる箇所であり、そこで、メモリセル領域と周辺回路領域の境目での浮遊ゲート側壁のＯＮＯ膜の残りを回避する方法が提案されているが、未だ十分に満足されるには至っていない。
【００２０】
本発明では、メモリセル領域の面積を増大させることなく前記領域（Ａ）のアレイ端のＯＮＯ膜の残りを無くしごみの発生を抑制する方法を提供する。また、本発明が関する不揮発性半導体記憶装置の製造方法では、メモリセルの形状をアレイ内で均一に作製することが重要な要素の一つとなっている。
【００２１】
この目的のために、通常アレイの端部ではワード線方向でもビット線方向でも寸法の変動するアレイ端部の１〜５本程度を本アレイと同等の寸法及び形状のダミーを挿入するという手法が採用されている。
【００２２】
しかしながら、この手法では、ダミーとして内部のアレイと同一の形状のものを挿入しようとするため、最後のワード線から離れた浮遊ゲート端の側面がむき出しでメモリセルのエッチング（制御ゲート、ＯＮＯ膜、浮遊ゲートのトリプルステップのエッチング）が実施される。
【００２３】
このため図２０−Ｃに示すようにＲＩＥ等の異方性の特性をもつエッチング条件ではほぼ垂直な浮遊ゲートの側面のＯＮＯ膜を完全には除去することがでず、この角状に残ったＯＮＯ膜が後工程の酸化膜ウェットエッチにおいて一部はがれてしまいごみの発生源となってしまうという問題をもたらしている。
【００２４】
そこで本発明の目的は、製造に際して、上述する如くの問題を生ずることなく、有効なダミーを設けながら、面積を拡大せずにアレイ端部にごみを発生させないことを特徴とするコントロールゲート電極とフローティングゲート電極とでスタック構造のメモリセルである不揮発性半導体記憶装置の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る不揮発性半導体記憶装置の製造方法は、不揮発性メモリを有するメモリセルのアレイ領域と、前記不揮発性メモリを制御する回路を有する周辺回路領域と、前記アレイ領域と前記周辺回路領域との間の境界領域とを備え、前記アレイ領域は、コントロールゲート電極とフローティングゲート電極が２重に配置されたスタック構造を有する不揮発性半導体記憶装置の製造方法において、基板上に素子分離領域及びゲート絶縁膜を形成する工程と、前記フローティングゲート電極となる第１の導電材料を全面に形成した後、前記第１の導電材料をパターニングして、前記境界領域及び前記周辺回路領域に前記第１の導電材料を残しながら、前記アレイ領域に前記第１の導電材料を前記コントロールゲート電極と交差するビット線の延在方向に延在させ、且つ、前記ビット線の延在方向に位置する前記素子分離領域の端部で乗り上げるように残存させる工程と、前記基板にイオン注入することによりチャネルストッパを形成する工程と、前記フローティングゲート電極上の絶縁膜となる絶縁材料を全面に形成する工程と、前記メモリセル領域外の前記絶縁材料及び前記第１の導電材料をドライエッチングで除去する工程と、前記メモリセル領域外の前記ゲート絶縁膜をウェットエッチングで除去し、再びゲート絶縁膜を形成する工程と、前記コントロールゲート電極の材料となる第２の導電材料を全面に形成する工程と、前記アレイ領域において、前記第２の導電材料及び前記第１の導電材料をパターニングすることにより前記コントロールゲート電極及び前記フローティングゲート電極を形成すると同時に、前記アレイ領域の前記ビット線の延在方向のアレイの最端部に位置し、前記素子分離領域の端部に乗り上げた前記第１の導電材料の前記最端部側の端が、前記第２の導電材料によって覆われるように前記第２の導電材料及び前記第１の導電材料をパターニングして第１のダミーパターンを形成し、且つ、前記第２の導電材料をパターニングする工程は、前記境界領域の前記第１の導電材料の側壁に形成された前記絶縁材料であって、前記ドライエッチング及び前記ウェットエッチングにより除去されずに残った残渣を覆うように、前記第２の導電材料をパターニングするように行う工程と、前記残渣を覆う第２の導電材料の部分を、前記境界領域に残すようにして、前記周辺回路領域の前記第２の導電材料をパターニングして、前記残渣を覆う第２のダミーパターンを形成すると同時に前記周辺回路領域にゲート電極を形成する工程と、を含むことを特徴としている。
【００３３】
このような製造方法により、本発明においては、メモリセルのアレイ領域と周辺回路領域との間の境界領域に、フローティングゲート電極材料の残渣を閉じこめたダミーパターンが形成され、ＯＮＯ膜を除去する際にドライエッチングを用いることができ、その際、オーバエッチングであっても、ゲート酸化膜形成領域のシリコン基板がエッチングされないことから、生産性を向上させることができる。
また、メモリアレイ領域を含め、特にそのアレイ端部でＯＮＯ膜が浮遊ゲートの側壁沿いに制御ゲートのエッチング時に露出しない構造であるため、剥離ＯＮＯ膜に係るゴミ発生を効果的に防止できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を第１〜第４の実施例に基づいて説明する。
【００３５】
【第１の実施例】
図１は本発明の第１実施例の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置の構造を、その製造方法と共に説明する。図２〜図４は、各製造工程における断面図であり、それぞれ、図１のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図を示している。
【００３６】
図２〜図４の各（Ａ）図に示すように、Ｐ型半導体基板、例えばＰ型シリコン基板１０上に、酸化膜（図示せず）を３０〜２００Å程度形成し、続いて、フィールド窒化膜（図示せず）を１０００〜２０００Å程度形成してパターニングし、絶縁膜（ＳｉＯ2 膜）よりなる素子分離領域１４を形成する。また、素子分離領域１４以外の素子領域に、熱酸化法によりゲート絶縁膜１２を５０〜１５０Å程度形成する。
【００３７】
続いて、不純物、例えばリンを含有したポリシリコン１６を５００〜１５００Å程度全面に形成して、レジストパターン１８によりメモリセル領域のみをパターニングして、フローティングゲート電極２０を形成する。
【００３８】
図２（Ａ）に示すように、フローティングゲート電極２０の幅Ｔは、例えば０．３〜０．６μｍであり、電極間の距離Ｌは、例えば０．１５〜０．４μｍである。
【００３９】
ポリシリコン１６をパターニングするとき、メモリセル領域外のポリシリコン１６は除去しないで残しておく。これは、次工程でのチャネルストッパ用のイオンの注入を阻止するためである。次に、チャネルストッパ用のイオンを注入する。この場合、シリコン基板１０はＰ型であるので、Ｐ型領域を形成できるホウ素（Ｂ）イオンを注入し、素子分離領域１４の内部および下部にシリコン基板１０よりさらに高濃度のＰ型領域を形成して、チャネルストッパとする。
【００４０】
次に、図２〜図４の各（Ｂ）図に示すように、熱酸化法または化学気相成長法により、ＯＮＯ（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）よりなる絶縁膜２４を１００〜２００Å程度全面に形成し、次に、メモリセル領域にレジストパターン２２を形成し、メモリセル領域外のＯＮＯ膜２４をドライエッチングで除去する。
【００４１】
ＯＮＯ膜２４の除去は、ポリシリコン１６が存在している状態で行われるので、前述した従来の方法のように、ＯＮＯ膜除去の際の問題点は生じない。したがって、ドライエッチングでＯＮＯ膜を除去することが可能になる。
【００４２】
以上のようにしてＯＮＯ膜２４を除去するとき、境界領域のポリシリコン１６の側壁に形成されたＯＮＯ膜２５は、高さがあるので、ドライエッチングでは完全に除去されず、側壁上に残る。引き続き、ドライエッチングにより、メモリセル領域外のポリシリコン１６を除去する。このときゲート絶縁膜１２も一部除去され、表面が削れるので、このままでは利用できない。そこで、このゲート絶縁膜１２をウェットエッチングで除去して、新たに５０〜２００Å程度のゲート絶縁膜１３を形成し直すことが行われる。
【００４３】
次に、図２〜図４の各（Ｃ）図に示すように、下層が不純物、例えばリンを含有した５００〜１５００Å程度のポリシリコン１で、上層が５００〜１５００Å程度の高融点金属シリサイドよりなる２層構造の膜２７を全面に形成し、レジストパターン２８によりメモリセル領域のみコントロールゲート電極３０をパターニングする。なお、各図に示すように、ウェットエッチングの後に側壁に残った、断面が角状の細長いＯＮＯ膜３１は、下層がポリシリコンで、上層が高融点金属シリサイドよりなる２層構造の膜２７の中に埋め込まれている。
【００４４】
次に、図２〜図４の各（Ｄ）図に示すように、レジストパターン３２を形成して、周辺回路領域の下層がポリシリコンで、上層が高融点金属シリサイドよりなる２層構造の膜２７をパターニングしてゲート電極３４を形成し、および境界領域に、ダミーパターン３７をメモリセル領域を取り囲むようにパターニングする。このダミーパターンは、図示のように残ったＯＮＯ膜３１が埋め込まれた部分を含んでいる。そして、このダミーパターンは、記憶装置を使用する際ＧＮＤにおとされる。
【００４５】
この実施例では、エッチング除去されずに残ったＯＮＯ膜３１は、ダミーパターン３７の中に埋め込まれているが、ゲート絶縁膜１２のウェットエッチングの際に、前述したＯＮＯ膜３１が剥離して、エッチング液中を残渣として浮遊し、これが素子上に付着した場合には、欠陥のある製品が作製されるおそれがある。
【００４６】
次の実施例では、このような問題の発生しない製造方法を開示する。
【００４７】
【第２の実施例】
図５は本発明の第２の実施例である不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置の構造を、その製造方法と共に説明する。図６〜図８は、各製造工程における断面図であり、それぞれ、図５のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図を示している。
【００４８】
図６〜図８の各（Ａ）図に示すように、Ｐ型シリコン基板１０上に、酸化膜（図示せず）を３０〜２００Å程度形成し、続いて、フィールド窒化膜（図示せず）を１０００〜２０００Å程度形成してパターニングし、ＳｉＯ2 膜よりなる素子分離領域１４を形成する。また、素子分離領域１４以外の素子領域に、熱酸化法によりゲート絶縁膜１２を５０〜１５０Å程度形成する。
【００４９】
続いて、リンを含有したポリシリコン１６を５００〜１５００Å程度全面に形成して、レジストパターン１８によりメモリセル領域のみをパターニングして、フローティングゲート電極２０を形成する。このとき、周辺回路領域のポリシリコン１６は除去しないで残しておく。次に、チャネルストッパ用のイオンを注入する。この場合、シリコン基板１０はＰ型であるので、Ｐ型領域を形成できるホウ素（Ｂ）イオンを注入し、素子分離領域１４の内部および下部にシリコン基板１０より高濃度のＰ型領域を形成して、チャネルストッパとする。
【００５０】
以上の工程は、第１の実施例と同じである。
【００５１】
次に、図６〜図８の各（Ｂ）図に示すように、熱酸化法または化学気相成長法により、ＯＮＯ絶縁膜２４を１００〜２００Å程度形成し、次に、メモリセル領域および境界領域の一部にレジストパターン２１を形成し、境界領域の一部および周辺回路領域のＯＮＯ膜２４およびポリシリコン１６をドライエッチングで除去し、続いてゲート絶縁膜１２をウェットエッチングで除去する。レジストパターン２１は、図示のようにポリシリコン１６の側壁に形成されたＯＮＯ膜２５を含むポリシリコンの部分を覆うように形成される。したがって、側壁にＯＮＯ膜を有するポリシリコン１７が境界領域に残される。このポリシリコン１７の幅Ｌ1 は、例えば０．３〜０．６μｍである。
【００５２】
次に、図６〜図８の各（Ｃ）図に示すように、下層がリンを含有した５００〜１５００Å程度のポリシリコンで、上層が５００〜１５００Å程度の高融点金属シリサイドよりなる２層構造の膜２７を全面に形成し、レジストパターン２８によりメモリセル領域のみコントロールゲート電極３０をパターニングする。
【００５３】
次に、図６〜図８の各（Ｄ）図に示すように、レジストパターン３２を形成して、周辺回路領域の下層がポリシリコンで、上層が高融点金属シリサイドよりなる２層構造の膜をパターニングしてゲート電極３４を形成し、および境界領域に、ポリシリコン１７の部分を覆うダミーパターン３８をメモリセル領域を取り囲むようにパターニングする。このダミーパターン３８のポリシリコン１７を挟む両側のポリシリコンの幅Ｌ2 ，Ｌ3 は、それぞれ例えば０．３〜０．６μｍである。このダミーパターンは、記憶装置を使用する際ＧＮＤにおとされる。
【００５４】
この第２の実施例によれば、ポリシリコン１７の側壁に形成されたＯＮＯ膜２５は、エッチング除去の処理を受けることなくそのままダミーパターン３８内に埋め込まれるので、第１実施例のように、ＯＮＯ膜２５の残渣による問題を発生するおそれはない。なお、第１の実施例，第２の実施例において、コントロールゲート電極を従来の製造方法のようにポリシリコンで形成することも可能である。
【００５５】
上述した本発明の第１または第２の実施例に、更に第３の実施例を加えて得られる不揮発性半導体記憶装置の製造方法を開示する。
【００５６】
【第３の実施例】
図１７、図２１（Ｃ）には、本発明の実施例３による不揮発性半導体記憶装置のメモリセルのアレイ領域及びその周辺回路の構成の平面図が示されている。
【００５７】
図１７におけるアレイ端部の拡大平面図が、図２１（Ｃ）であり、図１７におけるビット線４０方向のアレイ端の近傍を拡大して表されている。この図２１（Ｃ）と第１又は第２の実施例のアレイ端部を示す図２２（Ｃ）とを対比すると明らかなように、本願発明の第３の実施例においては、ビット線４０方向のアレイ端４７が、制御ゲート４４で覆われていることが特徴である。
【００５８】
すなわち、アレイ領域のビット線方向のアレイ端部でのフローティングゲート電極（浮遊ゲート）とコントロールゲート電極（制御ゲート）とが、この浮遊ゲートの端が、フィールドの端部に乗り上げている上に、ＯＮＯ膜を介して制御ゲートを覆うパターンで、アレイ領域のビット線方向のアレイ端部に設けられている。
【００５９】
そこで、このビット線４０方向のアレイ端４７の製造方法について、その平面図である図２１（Ｃ）に示すＡ−Ａ′線断面図で表される図１８、図１９に示す各製造工程の断面図を参照しながら説明をする。なお、このアレイ端４７の製造工程は、第１又は第２の実施例の製造工程と同時進行で実施されるものである。
【００６０】
図１８の（Ａ）〜（Ｅ）に示す途中工程は、そのアレイ端の平面図の図２２（Ｃ）に示されている途中工程において行われている同様の工程である。
【００６１】
また、通常、上述した第１又は第２の実施例に示す如く、メモリアレイ領域のアレイ端には数本のダミーが形成され、図１７に示す斜線部４３のワード線４１の端部に設置されている。
【００６２】
通常、ダミー用のゲートも本アレイと同等の形状しているが、本願発明のこのメモリアレイ領域のフローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）とがスタックゲート型（スタック構造）のメモリセルを有していて、このようなメモリセルを有する不揮発性半導体装置としては、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ等を挙げることができる。
【００６３】
このようなスタック構造のメモリアレイにおいては、その端部のゲートの外側に図２０（Ｃ）に示す如くのＯＮＯ膜の残り５４が発生してしまう。このＯＮＯ膜の残り５４は、ＲＩＥ等の異方性エッチングによる制御ゲートのエッチング時にＯＮＯ膜が露出して必然的に発生し、その発生する領域は、図２４に示す如く、領域（Ａ）と領域（Ｂ）に発生する。
【００６４】
特に、領域（Ａ）のＯＮＯ膜は、図２４［又は図２２（Ｃ）］見られる如く、アレイ端部４７の壁沿いには、このエッチング時に長い距離で露出するＯＮＯ膜があるため、このＯＮＯ膜が、通常に行われる後工程の洗浄工程等で剥がれて（又は切れて）ゴミの発生源となる。
【００６５】
しかしながら、領域（Ｂ）の露出したＯＮＯ膜は、端部の領域（Ａ）に比べて狭い間隙で設けられている制御ゲートにより、その露出の長さが短く、その制御ゲート間で剥がれる（又は切れる）ことなくつながっていて、ゴミの発生源にはならない。
【００６６】
そこで、特に領域（Ａ）に係わるゴミ発生を効果的に防止させるものであり、既に上述した如く、本発明による第３の実施例である図１９（Ａ）〜（Ｃ）に示す製造工程により、そのアレイ端の平面図である図２１（Ｃ）に示す如く、既に上述した領域（Ａ）のアレイ端部の壁沿いのＯＮＯ膜のほとんどが浮遊ゲートの上に重ねられている制御ゲート４４で覆われる。
【００６７】
すなわち、図２１（Ｃ）に示すＡ−Ａ′線断面図で表される図１９（Ｃ）に示す如く、そのＯＮＯ膜５１はフィールド（素子分離体）４８の端部に乗り上げている浮遊ゲート材５０とその上に重ねられている制御ゲート材５２とに挟まれて、ＯＮＯ膜が露出されていないことがよく判る。
【００６８】
これにより、制御ゲートのエッチング時に浮遊ゲートの側壁沿い成長されたＯＮＯ膜が、エッチングに晒されないことにより、ゴミとなるＯＮＯ膜の残りを効果的に発生させないようにできるのである。
【００６９】
【第４の実施例】
また、本発明においては、上述した第３の実施例と同様な効果を発揮させる他の製造工程として、図２３（Ａ）〜（Ｇ）に示す工程図を参照して以下に説明する。
【００７０】
図２３（Ｂ）に示す如く第３の実施例の図１８（Ｂ）に示すと同様に浮遊ゲート材５０を形成させた後、図２３（Ｃ）に示す如く、上述した第３の実施例のように、形成させた浮遊ゲート材５０をフィールドの端部に乗り上げさせなくとも、浮遊ゲートの端が、フィールド４８端の近傍迄でくるようにパターンエッチングさせた後、工程の図２３（Ｄ）を経て図２３（Ｅ）の工程図に示される如く、フィールドと上述のように残した浮遊ゲート上を覆うようにＯＮＯ膜５１を介して制御ゲート５２を形成させる。
【００７１】
次いで、図２３（Ｆ）に示す工程により、レジスト５３をマスクにして、制御ゲートをエッチングすることにより、図２３（Ｇ）に示す如く、アレイ領域のビット線方向のアレイ端部での浮遊ゲートと制御ゲートとが、フィールド４８の端部の近傍迄で設けられ、しかも、浮遊ゲート電極５０ａと隔絶されたこの残された浮遊ゲート５０と、フィールド４８の端とが、ＯＮＯ膜５１を介して、制御ゲート５２で覆われる。
【００７２】
これにより、フィールド４８の端部に乗り上げ、且つ上述した残りの浮遊ゲート５０に乗り上げているＯＮＯ膜５１は、完全に制御ケート５２に覆われ、同様にこのアレイ端でのＯＮＯ膜が、制御ゲートのエッチング時に露出されないことがよく判る。
【００７３】
【発明の効果】
本発明によれば、フローティングゲートとコントロールゲートとの間の絶縁膜を形成するために全面に形成された絶縁膜を、メモリセル領域外で除去する際に、下側にポリシリコンが存在するため、ドライエッチングを用いることができ、その際オーバエッチングであっても、ゲート酸化膜形成領域のシリコン基板をエッチングするおそれはないので、製品の歩留りを向上できる。
【００７４】
また、第２の実施例により、メモリアレイ領域におけるＯＮＯ膜の残渣によるゴミの発生をなくすことができる。
【００７５】
更にまた、第３及び第４の実施例により、メモリアレイ領域でのフローティングゲートとコントロールゲートとがスタック構造を有する不揮発性半導体装置において、発生しやすい浮遊ゲートの端部でのゴミの発生を効果的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性半導体記憶装置の平面図である。
【図２】第１の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図３】第１の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図４】第１の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図５】本発明の第２実施例の不揮発性半導体記憶装置の平面図である。
【図６】第２の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図７】第２の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図８】第２の実施例の不揮発性半導体記憶装置の各製造工程における断面図である。
【図９】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】不揮発性半導体記憶装置のメモリセルのアレイ領域とその周辺回路を表す概念平面図である。
【図１８】本発明の第３の実施例による不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】第３の実施例による不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】従来の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２１】本発明による第３及び第４の実施例による揮発性半導体記憶装置のアレイ領域の端部の拡大平面図である。
【図２２】第１及び第２の実施例による揮発性半導体記憶装置のアレイ領域の端部の拡大平面図である。
【図２３】本発明による第４の実施例による不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２４】スタック構造を有する不揮発性半導体記憶装置のメモリセルのアレイ領域における制御ゲートのエッチングで、壁沿いに残るＯＮＯ膜を示す概念拡大平面図である。
【符号の説明】
１０ Ｓｉ基板
１２，１３ ゲート絶縁膜
１４ 素子分離領域
１６，１７ ポリシリコン
１８，２２，２８，３２ レジストパターン
２０，５０ａ フローティングゲート電極（又は浮遊ゲート電極）
２４，５１ ＯＮＯ膜
２７ 高融点金属／ポリシリコン２層構造膜
３０，４４，５２ａ コントロールゲート電極（又は制御ゲート電極）
３１，５４ 残ったＯＮＯ膜
３４ ゲート電極
３７，３８ ダミーパターン
４０ ビット線
４１ ワード線
４２ 周辺回路
４３ アレイ領域の端部
４６ 拡散層
４７ アレイ端部
４８ フィールド（又は素子分離領域）
４９ トンネル酸化膜
５１ 遊離ゲート材
５２ 制御ゲート材
５３ レジスト
Claims (2)
- 不揮発性メモリを有するメモリセルのアレイ領域と、前記不揮発性メモリを制御する回路を有する周辺回路領域と、前記アレイ領域と前記周辺回路領域との間の境界領域とを備え、前記アレイ領域は、コントロールゲート電極とフローティングゲート電極が２重に配置されたスタック構造を有する不揮発性半導体記憶装置の製造方法において、
基板上に素子分離領域及びゲート絶縁膜を形成する工程と、
前記フローティングゲート電極となる第１の導電材料を全面に形成した後、前記第１の導電材料をパターニングして、前記境界領域及び前記周辺回路領域に前記第１の導電材料を残しながら、前記アレイ領域に前記第１の導電材料を前記コントロールゲート電極と交差するビット線の延在方向に延在させ、且つ、前記ビット線の延在方向に位置する前記素子分離領域の端部で乗り上げるように残存させる工程と、
前記基板にイオン注入することによりチャネルストッパを形成する工程と、
前記フローティングゲート電極上の絶縁膜となる絶縁材料を全面に形成する工程と、
前記メモリセル領域外の前記絶縁材料及び前記第１の導電材料をドライエッチングで除去する工程と、
前記メモリセル領域外の前記ゲート絶縁膜をウェットエッチングで除去し、再びゲート絶縁膜を形成する工程と、
前記コントロールゲート電極の材料となる第２の導電材料を全面に形成する工程と、
前記アレイ領域において、前記第２の導電材料及び前記第１の導電材料をパターニングすることにより前記コントロールゲート電極及び前記フローティングゲート電極を形成すると同時に、前記アレイ領域の前記ビット線の延在方向のアレイの最端部に位置し、前記素子分離領域の端部に乗り上げた前記第１の導電材料の前記最端部側の端が、前記第２の導電材料によって覆われるように前記第２の導電材料及び前記第１の導電材料をパターニングして第１のダミーパターンを形成し、且つ、
前記第２の導電材料をパターニングする工程は、前記境界領域の前記第１の導電材料の側壁に形成された前記絶縁材料であって、前記ドライエッチング及び前記ウェットエッチングにより除去されずに残った残渣を覆うように、前記第２の導電材料をパターニングするように行う工程と、
前記残渣を覆う第２の導電材料の部分を、前記境界領域に残すようにして、前記周辺回路領域の前記第２の導電材料をパターニングして、前記残渣を覆う第２のダミーパターンを形成すると同時に前記周辺回路領域にゲート電極を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記絶縁膜は、酸化膜−窒化膜−酸化膜の３層構造を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
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