JP3998622B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Description

本発明は電気的書き換え可能な不揮発性半導体記憶装置(ＥＥＰＲＯＭ)およびその製造方法に関する。
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が知られている（非特許文献１）。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）とを積層してなる「スタックゲート構造」と呼ばれる積層ゲート構造のＭＯＳトランジスタが用いられる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは、図２４に示すように、半導体基板２６中にソース領域又はドレイン領域となる拡散層３８を形成し、更に半導体基板２６上にトンネル絶縁膜となる第一のゲート絶縁膜３０を介して、例えば、フローティングゲート８からなる電荷蓄積層とコントロールゲート２が積層形成された積層構造を有している。図２４において、Ｃchは、１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ｃoxは１のメモリトランジスタのフローティングゲートと半導体基板間容量、Ｃonoは、１つのメモリトランジスタのコントロールゲートとフローティングゲート間容量、Ｖcgはコントロールゲートの電位、Ｖfgはフローティングゲートの電位をそれぞれ示している。複数個のメモリトランジスタを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤメモリセルユニットが構成される。
従来は、図２５に示すように、半導体基板２６、フローティングゲート８、アルミナ膜７等のゲート間絶縁膜、コントロールゲート２からなる積層構造（ＧＣスタック）の製造工程において、以下のような問題点が存在する。即ち、メモリセルトランジスタ、或いは選択ゲートトランジスタを形成する際のドライ・エッチング加工プロセスにおいては、ＧＣスタックエッチングをゲート絶縁膜３０で止める方法として、例えば、ゲート間絶縁膜７のエッチングをフローティングゲート８の層で止める。その後、ゲート絶縁膜３０からなる酸化膜に対して高選択なエッチングを行うことが必要である。例えば、図２５中の面Ａでエッチング面を停止させることが必要である。しかしながら、このドライ・エッチング加工方法では、フローティングゲート８の層の薄膜化が進むにつれ、フローティングゲート８でエッチングを止めることが極めて難しい。場合によっては、エッチング面が図２５中の面Ｂに示すように、シリコン（Ｓｉ）半導体基板２６まで達してしまうことが懸念される。特にアルミナ（Ａｌ2Ｏ3 ）膜７等のエッチング困難な材料からなる絶縁膜をゲート間絶縁膜７として用いた場合には、メモリセルトランジスタおよび選択ゲートトランジスタの精密な加工および性能の確保の上で非常に問題となる。
尚、構造的に特徴のあるＮＡＮＤセル型ＥＥＰＲＯＭについては、例えば特許文献１に開示されている。シャロー・トレンチ・アイソレーション（ＳＴＩ）と呼ばれる素子分離領域によって分離された各素子領域内にメモリセルが形成されている。各メモリセルはスタックゲート構造を有する。コントロールゲートが延長されて、そのままワード線として使用される点に特徴を有する。
特開２００２−２７９７８８号公報 白田理一郎，"２５６メガビットＮＡＮＤフラッシュメモリの概観とＮＡＮＤフラッシュの将来動向（A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend）"，不揮発性半導体メモリワークショップ(ＮＶＳＭＷ)，２０００年,ｐ.２２〜３１
フローティングゲート層が薄膜化した場合や、それに加えてゲート間絶縁膜としてアルミナ膜等のドライ・エッチングが困難な膜を使用した場合、ＧＣスタック加工の際にゲート絶縁膜上でエッチングを止めることが非常に困難となる。
本発明の目的は、フローティングゲート層が薄膜化した場合や、それに加えてゲート間絶縁膜としてアルミナ膜等のドライ・エッチングが困難な膜を使用した場合においても、製造工程上の困難性を解消し、メモリセルトランジスタ領域の微細なスタックゲート構造を精密に製造し、かつ周辺トランジスタの形成も容易な不揮発性半導体記憶装置およびその製造方法を提供することにある。
上記目的を達成するため、本発明の第１の特徴は、（イ）半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、フローティングゲートの上方に形成されたコントロールゲートと、フローティングゲートとコントロールゲート間に配置されるゲート間絶縁膜とを備え、ビット線が延伸する方向にそれぞれ、複数個配置されたメモリセルトランジスタと、（ロ）複数個配置されたメモリセルトランジスタの端部に配置され、ドレインをビット線に接続され、ソースを複数個配置されたメモリセルトランジスタの端部のメモリセルトランジスタのドレインに接続され、ゲート電極が、前記フローティングゲートと同一膜厚を有して前記ゲート絶縁膜上に形成された下部電極と、上面が前記コントロールゲートの上面と面一になるように形成された上部電極とからなり、下部電極と上部電極とは直接接続して形成された選択ゲートトランジスタと、（ハ）ビット線が延伸する方向にストライプ状のパターンをなしワード線が延伸する方向に一定のピッチで配置される素子分離領域とを備え、コントロールゲートはワード線が延伸する方向にそれぞれ互いに連続して配置され、且つゲート間絶縁膜は、ビット線が延伸する方向に連続して配置され、ワード線が延伸する方向に前記一定のピッチで離隔して配置される不揮発性半導体記憶装置であることを要旨とする。
本発明の第２の特徴は、（イ）メモリセルトランジスタ形成領域および選択ゲートトランジスタ形成領域を有する半導体基板をゲート酸化してゲート絶縁膜を形成し、ゲート絶縁膜上に第１の導電層を形成し、該第１の導電層を選択的に除去し、全面に埋め込み用の絶縁膜を堆積後、化学的研磨により第１の導電層を露出する工程と、（ロ）ゲート間絶縁膜を全面に堆積し、選択ゲートトランジスタ形成領域の該ゲート間絶縁膜を剥離後、第１絶縁膜を全面に堆積しパターニング後、第１絶縁膜をマスクに素子分離予定の領域に対して素子分離溝を形成し、第２絶縁膜を該素子分離溝を含む全面に堆積する工程と、（ハ）第１絶縁膜を剥離後、全面に第２の導電層を形成し、埋め込み用絶縁膜上の第２の導電層を、ゲート間絶縁膜の上面まで選択的にエッチングし、更に第３絶縁膜を全面に堆積しパターンニング後、第３絶縁膜をマスクにメモリセルトランジスタ形成領域と選択ゲートトランジスタ形成領域との間に分離溝を形成する工程とを有する不揮発性半導体記憶装置の製造方法であることを要旨とする。
本発明の第３の特徴は、（イ）メモリセルトランジスタ形成領域および選択ゲートトランジスタ形成領域を有する半導体基板をゲート酸化してゲート絶縁膜を形成し、ゲート絶縁膜上に順次第１の導電層、ストッパー膜を堆積し、該ストッパー膜をパターニング後、第１の導電層をゲート絶縁膜表面まで選択的に除去し、第１の導電層間を電極間絶縁膜で埋め込み後、化学的研磨によりストッパー膜を露出し、その後ストッパー膜を剥離する工程と、（ロ）ゲート間絶縁膜を全面に堆積し、選択ゲートトランジスタ形成領域の該ゲート間絶縁膜を剥離後、第１絶縁膜を全面に堆積しパターニング後、第１絶縁膜をマスクに素子分離予定の領域に対して素子分離溝を形成し、第２絶縁膜を該素子分離溝を含む全面に堆積する工程と、（ハ）第１絶縁膜を剥離後、全面に第２の導電層を形成し、該第２の導電層を、電極間絶縁膜上のゲート間絶縁膜の上面まで選択的にエッチングし、更に第３絶縁膜を全面に堆積しパターンニング後、第３絶縁膜をマスクにメモリセルトランジスタ形成領域と選択ゲートトランジスタ形成領域との間に分離溝を形成する工程とを有する不揮発性半導体記憶装置の製造方法であることを要旨とする。
本発明の不揮発性半導体記憶装置およびその製造方法によれば、フローティングゲート層が薄膜化した場合や、それに加えてゲート間絶縁膜としてアルミナ膜等のドライ・エッチングが困難な膜を使用した場合においても、製造工程上の困難性を解消し、微細なスタックゲート構造を歩留まり良く形成することができる。
ビット線方向にそれぞれ,フローティングゲートと、コントロールゲートと、フローティングゲートとコントロールゲート間に配置されるゲート間絶縁膜とを備え複数個配置されたメモリセルトランジスタと、ビット線方向にストライプ状のパターンをなしワード線方向に一定のピッチで配置される素子分離領域とを備え、コントロールゲートはワード線方向にそれぞれ互いに連続して配置され、且つゲート間絶縁膜は、ビット線方向に連続して配置され、ワード線方向に一定のピッチで離隔して配置されることを特徴とする不揮発性半導体記憶装置およびその製造方法を提供する。
次に、図面を参照して、本発明の実施例を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施例は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の実施の形態に係る不揮発性半導体記憶装置の構成の特徴は、ＧＣスタック構造のフローティングゲート８とコントロールゲート２を、図２５を用いて説明した従来技術のように、ドライ・エッチングを用いて、同時に形成するのではなく、別々に形成する点に特徴がある。
更に、ゲート間絶縁膜７のドライ・エッチングをメモリセルトランジスタ部分では、素子分離領域（ＳＴＩ）においてのみ、実施する点にも特徴がある。即ち、ゲート間絶縁膜７のドライ・エッチングについては、素子分離領域２８のためのＳＴＩを形成する領域においてのみ実行し、従来問題となっていた、ＧＣスタックエッチングのゲート絶縁膜止めのための方法、例えば、フローティングゲート８用のポリシリコンでエッチング面を停止するというプロセス上の困難性を回避している点にも特徴がある。
更に、ワード線方向にコントロールゲート２を一体に繋がった形状に形成した点に特徴がある。
更に、ワード線ＷＬを構成するコントロールゲート２と、電荷蓄積層等として機能するフローティングゲート８との間のゲート間絶縁膜７を、ビット線ＢＬ方向に層状に繋がった形状に配置する構成とすることにより、非常に構造を簡単化した点にも特徴を持たせることができる。
本発明の実施の形態に係る不揮発性半導体記憶装置の以上のような特徴は、スタックゲート構造を作成する際のＧＣスタック加工によって明らかとなる。従って、製造方法を説明することによって、明らかになるため、まず製造工程を説明する。
（ａ）まず図１に示すように、ｐウェル若しくは半導体基板２６に対して、メモリセルトランジスタ或いは選択ゲートトランジスタのゲート絶縁膜（トンネル酸化膜）３０を形成するためにゲート酸化後、フローティングゲート８用のポリシリコン層を形成する。
（ｂ）次に、図２に示すように、レジスト４０を塗布し、パターニング後、ドライ・エッチングを行い、フローティングゲート８用のポリシリコン層を選択的に除去する。
（ｃ）次に、図３に示すように、レジスト４０を剥離後、全面に絶縁膜として例えば、テトラエトキシジシラン（ＴＥＯＳ）膜５を堆積し、化学的機械的研磨技術（ＣＭＰ）を用いて、フローティングゲート８用のポリシリコン層が露出するまで、ＴＥＯＳ膜５を研磨し、平坦化する。
ここで、図３に示される構造と実質的に同様の構成は、以下に説明する（２ａ）乃至（２ｃ）の製造工程および対応する図４乃至図７を用いて実現することもできる。
（２ａ）まず図４に示すように、ゲート絶縁膜３０を形成後、フローティングゲート８用のポリシリコン層、ＣＭＰのストッパーとなるストッパー膜３を堆積する。ＣＭＰのストッパー膜３はできる限り薄膜化が可能で、後のウエット・エッチング工程で容易に剥離できる材質が好ましい。その後、フローティングゲート８のパターニングを行ない、ドライ・エッチングによりフローティングゲート８用のポリシリコン層を選択的に除去する（図５）。
（２ｂ）次に、図６に示すように、フローティングゲート８間を、例えば、ＴＥＯＳ膜５のような絶縁膜で埋め込み、ＣＭＰにて平坦化する。
（２ｃ）その後、図７に示すように、ストッパー膜を剥離する。図７において、フローティングゲート８とＴＥＯＳ膜５の厚さが異なるのは、ストッパー膜３を剥離するウエット・エッチングの際のエッチングレートの差に起因するものである。この段差は極めて小さく、図３の構造と図７の構造は実質的に同様である。以下の工程では、図面上、図３に引き続く工程として説明する。
（ｄ）次に、図８に示すように、アルミナ膜７等で形成されるゲート間絶縁膜の堆積を行う。尚、ゲート間絶縁膜７としては、アルミナ膜等のアルミニウム酸化物に限られず、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、ジルコニア酸化物のいずれか単層あるいは複数の積層膜を備えた構成を採用しても良い。
（ｅ）次に、図９に示すように、メモリセルトランジスタ部分以外の選択ゲートトランジスタおよび周辺トランジスタ部分のゲート間絶縁膜７をウエット・エッチング等で剥離する。
（ｆ）次に、図１０に示すように、窒化膜７０等の第１絶縁膜を全面に堆積する。この第１絶縁膜は後述するＳＴＩ埋め込み用の第２絶縁膜とはウエット・エッチングにおいて高選択比をもつことが必要である。
（ｇ）次に、図１１に示すように、レジスト８０を塗布する。更に、パターニング後、後述する図１７、或いは図１８に示すようなＳＴＩ構造を作成するためのドライ・エッチングを実施し、更にＴＥＯＳ膜等のＳＴＩ埋め込み用の第２絶縁膜を素子分離（ＳＴＩ）溝を含む全面に堆積する。
（ｈ）次に、図１２に示すように、マスク材として使用した窒化膜７０等の第１絶縁膜を剥離し、コントロールゲート２用のポリシリコンを堆積する。このポリシリコンの膜厚を素子分離領域２８の上面より高く堆積することが重要である（図１７および図１８）。尚、コントロールゲート２を形成する材質は、ポリシリコンに限られない。チタン、タングステン、チタン窒化物のいずれか一種あるいは複数種の積層を備える構成を採用しても良い。この場合、ポリシリコンに比べ、薄膜化且つ低抵抗化を容易に実現することができ微細化の点で有利である。
（ｉ）次に、図１３に示すように、コントロールゲート２を分離するためにコントロールゲート２のパターニングを行い、ドライ・エッチング等により、エッチング溝９を形成する。コントロールゲート２用のポリシリコンのエッチングはゲート間絶縁膜７の上面まで行う。
コントロールゲート２の幅ＬCGとフローティングゲート８の幅ＬFGは、図１３に示すように、必ずしも完全に一致する必要はない。コントロールゲート２用のポリシリコンのエッチング時の余裕度の値ΔＦに応じてコントロールゲート２の幅ＬCGとフローティングゲート８の幅ＬFGの値は異なったものとなる。もちろん等しい寸法に形成されていても良い。コントロールゲート２の幅ＬCGがフローティングゲート８の幅ＬFGよりも大きい場合には、隣り合うコントロールゲート２間の寄生容量および耐圧が問題となり、一方、コントロールゲート２の幅ＬCGがフローティングゲート８の幅ＬFGよりも小さい場合には、コントロールゲート２とフローティングゲート８間のカップリング容量が小さくなるため、コントロールゲート２によるメモリセルトランジスタの制御性が悪くなる。従って、適正な寸法の関係が存在する。具体的には、隣接するコントロールゲート２間の相互干渉を抑制でき、且つコントロールゲート２によるメモリセルトランジスタの制御性が問題とならないような寸法の関係に設定すればよい。
（ｊ）次に、ＴＥＯＳ膜５０等の絶縁膜を堆積し、エッチング溝９を充填し、かつＣＭＰ等により平坦化を行う。更に、レジスト６０を塗布し、パターニング後、メモリトランジスタ部分と選択ゲートトランジスタ或いは周辺トランジスタ部分との間の分離溝１０のための幅ＷＩを規定する（図１４）。
（ｋ）最後に、図１５に示すように、コントロールゲート２用のポリシリコンおよびフローティングゲート８用のポリシリコンの一部をドライ・エッチング等により除去し、メモリトランジスタ部分と選択ゲートトランジスタ或いは周辺トランジスタ部分との間の分離溝１０を形成する。
以上の製造方法によって明らかとなった本発明の第１の実施の形態に係る不揮発性半導体記憶装置の素子構造例について、図１６乃至図１８を用いて説明する。
（素子構造例）
図１５に示した構造では、ポリシリコン層上に金属シリサイドを形成し熱処理を行うサリサイドプロセスを実施することにより、メモリセルトランジスタのコントロールゲート２を低抵抗化することもできる。図１６は、メモリセルトランジスタのコントロールゲート２上と、選択ゲートトランジスタあるいは周辺トランジスタのゲート（２）上と、半導体基板２６上にシリサイド膜４６を形成し、低抵抗化を図った構成を示す。コントロールゲート２が、サリサイド構造を備える場合のシリサイド膜４６としては、チタン、コバルトあるいはニッケル等の金属のシリサイド膜を用いることができる。あるいは又、タングステン、白金、モリブデン、エルビウム等の金属のシリサイド膜を採用することもできる。
図１６はＮＡＮＤ型構成のメモリセルトランジスタ部分と選択ゲートトランジスタ部分の構成の一部分を模式的に示しており、ビット線ＢＬに沿う方向の断面構造に対応している。メモリセルトランジスタのソース・ドレイン領域および選択ゲートトランジスタのソース・ドレイン領域は共に、拡散層３８によって形成されている。図１６において、Ｉ−Ｉ線に沿う素子断面方向は、コントロールゲート２が延長する方向であり、ＷＬ線方向となる。また、ＩＩ−ＩＩ線に沿う素子断面方向は、選択ゲートトランジスタのゲートが延長する方向であり、ワード線ＷＬに並行に配置される選択ゲート線方向となる。
図１６のＩ−Ｉ線方向に沿う模式的素子断面構造は、図１７に示すように表され、ＩＩ−ＩＩ線方向に沿う模式的断面構造は、図１８に示すように表される。図１７から明らかなように、コントロールゲート２はワード線ＷＬ方向に一体構造で直線的に配置されている。又、各メモリセルトランジスタのフローティングゲート８は素子分離領域２８によって分離されている。コントロールゲート２はフローティングゲート８と対向する面において、例えばアルミナ膜等のゲート間絶縁膜７を備え、フローティングゲート８は半導体基板２６と対向する面においてゲート絶縁膜３０を備えている。素子分離領域２８は例えば、ＳＴＩにより構成されている。図１７に示すように、素子分離領域２８の表面をコントロールゲート２の表面よりも低く形成することで、コントロールゲート２を共通領域としてワード線方向に配置することができる。即ち、素子分離領域２８の表面の高さがコントロールゲート２の表面の高さよりも低いことを特徴とする。ここで、素子分離領域２８の表面の高さとは、例えば、図１７において、半導体基板２６の表面から測ったコントロールゲート２内に埋め込まれて形成された素子分離領域２８の表面Ｃの高さを意味する。また、コントロールゲート２の表面の高さとは、半導体領域２６の表面から測ったコントロールゲート２の部分の表面Ｄの高さを意味し、図１７の場合には、シリサイド膜４６とコントロールゲート２が接する面の高さに相当する。図１７あるいは図１８に示すように、素子分離領域２８の表面は、コントロールゲート２の表面よりも低く且つフローティングゲート８あるいはゲート間絶縁膜７の表面よりは高く設定されている。ゲート間絶縁膜７は、図１７に示すように、素子分離領域２８によって分離されている。素子分離領域２８は、ビット線方向にストライプ状に配置され、かつワード線方向に一定のピッチで配置される。従って、コントロールゲート２はワード線ＷＬ方向に一体構造として連続して配置される。また、ゲート間絶縁膜７は、図１６に示すように、ビット線ＢＬ方向に連続した層状に配置され、且つ、図１７に示すように、ワード線ＷＬ方向に一定のピッチで配置されることを特徴としている。図１８も同様の構成を示しており、選択ゲートトランジスタ、あるいは周辺トランジスタにおいて、コントロールゲート２と同質の材料で形成されるゲート電極（２）を選択ゲート線として共通領域として形成可能な例を示している。
（回路構成例１）
（ＮＡＮＤ構成）
図１９に本発明の第１の実施の形態に係る不揮発性半導体記憶装置をＮＡＮＤ型メモリセルアレイとして構成した例を示す。メモリトランジスタおよび周辺部の選択ゲートトランジスタは半導体基板２６上にゲート絶縁膜３０を介してフローティングゲート８とコントロールゲート２が積層形成された構造を有する点は図１乃至図１８を用いて説明した通りである。ＮＡＮＤセルユニット２４は、ｎ個のメモリトランジスタ(ＭＣ１,ｍ〜ＭＣｎ,ｍ)を、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、さらにその両端に選択ゲートトランジスタ(ＳＧ１.ｍ,ＳＧ２.ｍ)を配置することによって構成されている。ＮＡＮＤメモリセルアレイは上記ＮＡＮＤセルユニット２４をマトリクス状に配列したものである。同一列にならぶＮＡＮＤセルユニット２４の範囲がＮＡＮＤセルブロックである。各ＮＡＮＤセルユニット２４の一方の選択ゲートトランジスタ(ＳＧ１.ｍ)のドレインはビット線(ＢＬｍ)に接続され、もう一方の選択ゲートトランジスタ(ＳＧ２.ｍ)のソースは複数のＮＡＮＤセルユニット２４で共有されるソース線(ＳＬ)に接続されている。一方、ＮＡＮＤメモリセルアレイの行方向に並ぶ複数のメモリセルトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線（ワード線）ＷＬ及び選択ゲート線ＳＧＤ,ＳＧＳに共通接続されている。一本の制御ゲート線に接続される全メモリトランジスタ２５が、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲートに対して複数のページが割り当てられることがある。ＮＡＮＤセルユニット２４内にｎ個のメモリトランジスタがある場合、メモリセルブロック内の制御ゲート線本数はｎである。ビット線ＢＬ１,ＢＬ２はビット線駆動回路１に接続され、制御ゲート線ＷＬは制御ゲート線駆動回路２０に接続され、選択ゲート線は選択ゲート線駆動回路２１に接続され、ソース線は、ソース線駆動回路２２に接続されている。
（回路構成例２）
（ＮＯＲ構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリに限られるのではなく、図２０にメモリセルユニットの回路図が示されるようなＮＯＲ型フラッシュメモリにも適用することができる。本発明の第１の実施の形態に係る不揮発性半導体記憶装置をＮＯＲ型回路で構成した回路構成例を図２０に示す。各メモリセルトランジスタは積層型スタック構造を有する点は、図１乃至図１８を用いて説明した通りである。図２０において、点線で囲まれた２７がＮＯＲセルユニットを示す。ＮＯＲセルユニット２７内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線ＳＬに接続され、共通ドレイン領域はビット線ＢＬに接続されている。ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
（回路構成例３）
（ＡＮＤ構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリに限られるのではなく、図２１にメモリセルユニットの回路図が示されるようなＡＮＤ型フラッシュメモリにも適用することができる。本発明の第１の実施の形態に係る不揮発性半導体記憶装置をＡＮＤ型回路で構成した回路構成例を図２１に示す。各メモリセルトランジスタは積層型スタック構造を有する点は、図１乃至図１８を用いて説明した通りである。図２１において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図２１に示されるようにＡＮＤ型フラッシュメモリのメモリセルユニットでは、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に２つのビット線側選択トランジスタＳＧ１１,ＳＧ１２、他方側に２つのソース線側選択トランジスタＳＧ２１,ＳＧ２２が接続されている。選択ゲートトランジスタの数は１個でもよいことはもちろんでる。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１１のゲートには、選択ゲート線ＳＧＤ１が接続され、ビット線側選択トランジスタＳＧ１２のゲートには、選択ゲート線ＳＧＤ２が接続されている。ソース線側選択トランジスタＳＧ２１のゲートには、選択ゲート線ＳＧＳ１が接続され、ソース線側選択トランジスタＳＧ２２のゲートには、選択ゲート線ＳＧＳ２が接続されている。ビット線側選択トランジスタＳＧＳ１２のドレインは、データ線であるビット線ＤＱに接続されている。ソース線側選択トランジスタＳＧ２２のソースは、ソース線ＣＳに接続されている。
（システムブロック構成例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成例は、図２２に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０３と、ビット線制御回路３０１と、ロウデコーダ３１０と、カラムデコーダ３０２と、昇圧回路３１１とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、図１９において説明したＮＡＮＤ型メモリセルアレイを適用することができる。即ち、ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、積層スタックゲート型構造を基本メモリセルトランジスタとして有するのＮＡＮＤセルユニット２４が行方向及び列方向にマトリックス状に配置され、コントロールゲート２の接続されたワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、選択ゲート線ＳＧＤ,ＳＧＳ及びソース線ＳＬ等が配線されている。このＮＡＮＤ型フラッシュメモリセルアレイ３０３には、ビット線制御回路３０１及びロウデコーダ３１０が接続されている。ビット線制御回路３０１は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０１には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ３０２が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、異なる複数の中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１１に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass1〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass1〜Ｖpassnは、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１１から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線に印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のワード線、選択ゲート線
が選択される。更に、ビット線制御回路３０１は昇圧回路３１１からビット線電圧Ｖblを受け、カラムデコーダ３０２で選択されたＮＡＮＤセルユニットの列に供給する。尚、図２２は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
（第２の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の応用例を本発明の第２の実施の形態として図２３に示す。図２３は、本実施の形態に係るフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
本発明不揮発性半導体記憶装置によれば、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造図。 図１６のＩ−Ｉ線方向に沿う模式的断面構造図。 図１６のＩＩ−ＩＩ線方向に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ回路構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＮＯＲ回路構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ回路構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成例を示す図。 本発明の第３の実施の形態であって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の応用例。 従来型スタックゲート構造を有するメモリセルトランジスタの模式的断面構造図。 従来型ＧＣスタック構造を形成する際の問題点を説明する模式図。
符号の説明
１…ビット線駆動回路
２…コントロールゲート（ＣＧ）
３…ストッパー膜
４,６…選択ゲート
５,５０…ＴＥＯＳ膜
７…ゲート間絶縁膜（アルミナ膜）
８…フローティングゲート（ＦＧ）
９…エッチング溝
１０…分離溝
２０…コントロールゲート線駆動回路
２１…選択ゲート線駆動回路
２２…ソース線駆動回路
２３…ＡＮＤセルユニット
２４…ＮＡＮＤメモリセルユニット
２５…１のワード線に接続される全メモリセルトランジスタ
２６…ｐウェル若しくは半導体基板
２７…ＮＯＲセルユニット
２８…素子分離領域（ＳＴＩ）
３０…ゲート絶縁膜（トンネル絶縁膜）
３８…拡散層
４０,６０,８０…レジスト
４６…シリサイド膜
７０…窒化膜
１４２…フラッシュメモリシステム
１４４…ホストプラットホーム
１４６…ＵＳＢフラッシュ装置
１４８…ＵＳＢケーブル
１５０…ＵＳＢホストコネクタ
１５２…ＵＳＢフラッシュ装置コネクタ
１５４…ＵＳＢホスト制御器
１５６…ＵＳＢフラッシュ装置制御器
１５８…フラッシュメモリモジュール
１６０…制御ライン
１６２…アドレスデータバス
３０１…ビット線制御回路
３０２…カラムデコーダ
３０３…ＮＡＮＤ型フラッシュメモリセルアレイ
３１０…ロウデコーダ
３１１…昇圧回路
ＭＣ,ＭＣ１.１,ＭＣ２．１,…,ＭＣｎ.１,…,ＭＣ１．ｋ，ＭＣ１．ｋ＋１，ＭＣ２．ｋ，ＭＣ２．ｋ＋１，…，ＭＣ１.ｍ,ＭＣ２．ｍ,…,ＭＣｎ.ｍ…メモリセルトランジスタ
ＳＧ１１,ＳＧ１２,ＳＧ１．１,ＳＧ１．ｍ…ビット線側選択ゲートトランジスタ
ＳＧ２１,ＳＧ２２,ＳＧ２．１,ＳＧ２．ｍ…ソース線側選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ,ＳＧＤ１,ＳＧＤ２,ＳＧＳ１,ＳＧＳ２…選択ゲート線
ＢＬ,ＢＬ０,ＢＬ１,ＢＬ２…,ＢＬｍ,ＢＬｋ,ＢＬｋ＋１,ＤＱ…ビット線
ＷＬ,ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,ＷＬｋ−１,ＷＬｋ,ＷＬｋ＋１,ＷＬｎ−１,ＷＬｎ…ワード線
ＳＬ,ＣＳ…ソース線
Ｃch…１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和
Ｃox…１つのメモリトランジスタのフローティングゲートと半導体基板間容量
Ｃono…１つのメモリトランジスタのコントロールゲートとフローティングゲート間容量
Ｖcg…コントロールゲートの電位
Ｖfg…フローティングゲートの電位
Ｖbl…ビット線電圧
Ｖpgm…書き込み電圧
Ｖpass,Ｖpass1〜Ｖpassn…中間電圧
Ｖsgs…選択ゲート線ＳＧＳに印加する電圧
Ｖsgd…選択ゲート線ＳＧＤに印加する電圧
Ｖsl…ソース線ＳＬに印加する電圧
ＲＤＳ…制御信号
Ａ,Ｂ…エッチング面
Ｃ…素子分離領域の表面
Ｄ…コントロールゲートの表面
ＬCG…コントロールゲートの幅
ＬFG…フローティングゲートの幅
ΔＦ…エッチング余裕度
ＷＩ…分離溝１０のための幅

Claims (12)

  1. 半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートの上方に形成されたコントロールゲートと、前記フローティングゲートと前記コントロールゲート間に配置されるゲート間絶縁膜とを備え、ビット線が延伸する方向にそれぞれ、複数個配置されたメモリセルトランジスタと、
    前記複数個配置されたメモリセルトランジスタの端部に配置され、ドレインをビット線に接続され、ソースを前記複数個配置されたメモリセルトランジスタの端部のメモリセルトランジスタのドレインに接続され、ゲート電極が、前記フローティングゲートと同一膜厚を有して前記ゲート絶縁膜上に形成された下部電極と、上面が前記コントロールゲートの上面と面一になるように形成された上部電極とからなり、前記下部電極と前記上部電極とは直接接続して形成された選択ゲートトランジスタと、
    前記ビット線が延伸する方向にストライプ状のパターンをなしワード線が延伸する方向に一定のピッチで配置される素子分離領域と
    を備え、
    前記コントロールゲートは前記ワード線が延伸する方向にそれぞれ互いに連続して配置され、且つ前記ゲート間絶縁膜は、前記ビット線が延伸する方向に連続して配置され、前記ワード線が延伸する方向に前記一定のピッチで離隔して配置されることを特徴とする不揮発性半導体記憶装置。
  2. 前記フローティングゲートと前記コントロールゲートは、前記ビット線が延伸する方向の寸法が、それぞれ異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記素子分離領域の表面が前記コントロールゲートの上面よりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記ゲート間絶縁膜が、アルミニウム酸化物、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、ジルコニア酸化物のいずれか単層あるいはこれらからなる複数の積層膜を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記フローティングゲート及び前記コントロールゲートが、ポリシリコン層を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 前記コントロールゲートが、チタン、タングステン、チタン窒化物のいずれか一種あるいはこれらの複数種の積層を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記コントロールゲートが、チタン、コバルトあるいはニッケル金属のサリサイド構造を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
  8. 前記メモリセルトランジスタが、ＮＡＮＤ型、ＮＯＲ型またはＡＮＤ型に接続されていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の不揮発性半導体記憶装置。
  9. 前記ゲート間絶縁膜の上面の高さは、前記素子分離領域の上面の高さよりも低く形成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  10. 前記ゲート間絶縁膜は、前記ビット線が延伸する方向にフラットに形成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  11. メモリセルトランジスタ形成領域および選択ゲートトランジスタ形成領域を有する半導体基板をゲート酸化してゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の導電層を形成し、該第１の導電層を選択的に除去し、全面に埋め込み用の絶縁膜を堆積後、化学的研磨により前記第１の導電層を露出する工程と、
    ゲート間絶縁膜を全面に堆積し、選択ゲートトランジスタ形成領域の該ゲート間絶縁膜を剥離後、第１絶縁膜を全面に堆積しパターニング後、前記第１絶縁膜をマスクに素子分離予定の領域に対して素子分離溝を形成し、第２絶縁膜を該素子分離溝を含む全面に堆積する工程と、
    前記第１絶縁膜を剥離後、全面に第２の導電層を形成し、前記埋め込み用絶縁膜上の前記第２の導電層を、前記ゲート間絶縁膜の上面まで選択的にエッチングし、更に第３絶縁膜を全面に堆積しパターンニング後、前記第３絶縁膜をマスクに前記メモリセルトランジスタ形成領域と前記選択ゲートトランジスタ形成領域との間に分離溝を形成する工程
    とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
  12. メモリセルトランジスタ形成領域および選択ゲートトランジスタ形成領域を有する半導体基板をゲート酸化してゲート絶縁膜を形成し、前記ゲート絶縁膜上に順次第１の導電層、ストッパー膜を堆積し、該ストッパー膜をパターニング後、前記第１の導電層を前記ゲート絶縁膜表面まで選択的に除去し、前記第１の導電層間を電極間絶縁膜で埋め込み後、化学的研磨により前記ストッパー膜を露出し、その後前記ストッパー膜を剥離する工程と、
    ゲート間絶縁膜を全面に堆積し、選択ゲートトランジスタ形成領域の該ゲート間絶縁膜を剥離後、第１絶縁膜を全面に堆積しパターニング後、前記第１絶縁膜をマスクに素子分離予定の領域に対して素子分離溝を形成し、第２絶縁膜を該素子分離溝を含む全面に堆積する工程と、
    前記第１絶縁膜を剥離後、全面に第２の導電層を形成し、該第２の導電層を、前記電極間絶縁膜上の前記ゲート間絶縁膜の上面まで選択的にエッチングし、更に第３絶縁膜を全面に堆積しパターンニング後、前記第３絶縁膜をマスクに前記メモリセルトランジスタ形成領域と前記選択ゲートトランジスタ形成領域との間に分離溝を形成する工程
    とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
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