KR100575181B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

비트선과 선택 게이트 트랜지스터의 확산층과의 비트선 컨택트 상호간의 전기적 접촉을 회피한다. 부유 게이트와, 부유 게이트의 양측에 접속된 제1, 제2 컨트롤 게이트를 갖는 메모리 셀 트랜지스터가 복수 직렬로 접속된 제1 및 제2 메모리 셀 열과, 제1 메모리 셀 열과 비트선 사이에 접속된 제1 선택 게이트 트랜지스터와, 제2 메모리 셀 열과 비트선 사이에 접속된 제2 선택 게이트 트랜지스터와, 제1 및 제2 메모리 셀 열과 소스선 사이에 각각 접속된 제3 선택 게이트 트랜지스터를 구비하고, 제1 및 제2 메모리 셀 열은 비트선을 공유하며, 비트선 자신과 제1 및 제2 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트를 메모리 셀 열 피치의 2배의 피치로 배치하는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공한다.
부유 게이트, 컨트롤 게이트, 선택 게이트 트랜지스터, 메모리 셀

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 도면으로, (a)는 모식적 회로 구성도, (b)는 (a)에 대응하며, 또한 도 2의 (b)의 Ⅳ-Ⅳ선을 따라 취한 모식적 소자 단면 구조도.
도 2는 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 도면으로, (a)는 모식적 회로 구성도, (b)는 (a)에 대응하는 모식적 소자 평면 패턴 구성도.
도 3은 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 모식적 소자 단면 구조도로서, (a)는 도 2의 (b)의 Ⅰ-Ⅰ에서의 단면 구조도, (b)는 도 2의 (b)의 Ⅱ-Ⅱ에서의 단면 구조도, (c)는 도 2의 (b)의 Ⅲ-Ⅲ에서의 단면 구조도.
도 4는 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 모식적 매트릭스 회로 구성도.
도 5의 (a)는 도 4에서, NAND 열3의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형도, (b)는 도 4에서, NAND 열4의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형도.
도 6은 비트선 실드 사용 시의 판독 동작에 관계하여, (a)는 도 4에서, NAND 열3의 임의의 메모리 셀을 판독하는 경우의 동작 파형도, (b)는 도 4에서, NAND 열 4의 임의의 메모리 셀을 판독하는 경우의 동작 파형도.
도 7은 비트선 실드 사용 시의 판독 동작에 관계하여, (a)는 도 4에서, NAND 열2, 6의 임의의 메모리 셀을 판독하는 경우의 동작 파형도, (b)는 도 4에서, NAND 열1, 5의 임의의 메모리 셀을 판독하는 경우의 동작 파형도.
도 8은 비트선 실드 불사용 시의 판독 동작에 관계하여, (a)는 도 4에서, NAND 열1, 3, 5에 배치된 임의의 메모리 셀을 판독하는 경우의 동작 파형도, (b)는 도 4에서, NAND 열2, 4, 6에 배치된 임의의 메모리 셀을 판독하는 경우의 동작 파형도.
도 9는 본 발명의 실시예1의 변형예에 따른 불휘발성 반도체 기억 장치의 모식적 블록 회로 구성도로서, 비트선 BL측 및 소스선 SL측에 각각 선택 게이트선을 2개씩 갖는 예의 모식적 블록 회로 구성도.
도 10의 (a)는 도 9에서, NAND 열3의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형도, (b)는 도 9에서, NAND 열4의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형도.
도 11의 (a)는 도 9에서, NAND 열3의 임의의 메모리 셀을 판독하는 경우의 동작 파형도, (b)는 도 9에서, NALND 열4의 임의의 메모리 셀을 판독하는 경우의 동작 파형도.
도 12의 (a)는 도 9에서, NAND 열2, 6의 임의의 메모리 셀을 판독하는 경우의 동작 파형도, (b)는 도 9에서, NAND 열1, 5의 임의의 메모리 셀을 판독하는 경우의 동작 파형도.
도 13은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 14는 도 13의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 15는 도 13의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 16은 도 13의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 17은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 18은 도 17의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 19는 도 17의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 20은 도 17의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 21은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 22는 도 21의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 23은 도 21의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 24는 도 21의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 25는 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 26은 도 25의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 27은 도 25의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 28은 도 25의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 29는 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 30은 도 29의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 31은 도 29의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 32는 도 29의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 33은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 34는 도 33의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 35는 도 33의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 36은 도 33의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 37은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 38은 도 37의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 39는 도 37의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 40은 도 37의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 41은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 42는 도 41의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 43은 도 41의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 44는 도 41의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 45는 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 46은 도 45의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 47은 도 45의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 48은 도 45의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 49는 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 50은 도 49의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 51은 도 49의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 52는 도 49의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 53은 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 54는 도 53의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 55는 도 53의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 56은 도 53의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 57은 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 58은 도 57의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 59는 도 57의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 60은 도 57의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 61은 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 62는 도 61의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 63은 도 61의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 64는 도 61의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 65는 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 66은 도 65의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 67은 도 65의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 68은 도 65의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 69는 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 70은 도 69의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 71은 도 69의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 72는 도 69의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 73은 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 74는 도 73의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 75는 도 73의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 76은 도 73의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 77은 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 78은 도 77의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 79는 도 77의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 80은 도 77의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 81은 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 82는 도 81의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 83은 도 81의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 84는 도 81의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 85는 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 86은 도 85의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 87은 도 85의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 88은 도 85의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 89는 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 90은 도 89의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 91은 도 89의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 92는 도 89의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 93은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 94는 도 93의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 95는 도 93의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 96은 도 93의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 97은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 98은 도 97의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 99는 도 97의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 100은 도 97의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 101은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 102는 도 101의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 103은 도 101의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 104는 도 101의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 105는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 106은 도 105의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 107은 도 105의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 108은 도 105의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 109는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 110은 도 109의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 111은 도 109의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 112는 도 109의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 113은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 114는 도 113의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 115는 도 113의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 116은 도 113의 Ⅲ-Ⅲ선을 따라 취한 모시적 단면 구성도.
도 117은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 118은 도 117의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 119은 도 117의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 120은 도 117의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 121은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 122는 도 121의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 123은 도 121의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 124는 도 121의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 125는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 126은 도 125의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 127은 도 125의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 128은 도 125의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 129는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 130은 도 129의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 131은 도 129의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 132는 도 129의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 133은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 134는 도 133의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 135는 도 133의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 136은 도 133의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 137은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 138은 도 137의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 139는 도 137의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 140은 도 137의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 141은 본 발명의 실시예6에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 142는 본 발명의 실시예6에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 143은 도 142의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 144는 도 142의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 145는 도 142의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 146은 본 발명의 실시예7에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 147은 본 발명의 실시예7에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 평면 패턴 구성도.
도 148은 도 147의 Ⅰ-Ⅰ선을 따라 취한 모식적 단면 구성도.
도 149는 도 147의 Ⅱ-Ⅱ선을 따라 취한 모식적 단면 구성도.
도 150은 도 147의 Ⅲ-Ⅲ선을 따라 취한 모식적 단면 구성도.
도 151은 본 발명의 실시예8에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 단면 구성도.
도 152는 본 발명의 실시예8에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 단면 구성도.
도 153은 본 발명의 실시예8에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 단면 구성도.
도 154는 본 발명의 실시예8에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정에서의 모식적 단면 구성도.
도 155는 본 발명의 실시예9로서, 본 발명의 실시예1 내지 실시예8에 따른 불휘발성 반도체 기억 장치에서의 응용예.
<도면의 주요 부분에 대한 부호의 설명>
1 : 비트선 구동 회로
2 : 컨트롤 게이트(제2 게이트 전극)
4, 6 : 선택 게이트
8 : 부유 게이트(제1 게이트 전극)
10 : 메모리 셀 영역
12 : 선택 게이트 트랜지스터 영역
18 : 확산층
20 : 제어 게이트선 구동 회로
21 : 선택 게이트선 구동 회로
22 : 소스선 구동 회로
23 : 2개의 제어 게이트선 사이에 끼워지는 모든 메모리 셀 트랜지스터
24 : NAND 메모리 셀 어레이
24a∼24f : NAND 메모리 셀 유닛
26 : p웰 또는 실리콘 반도체 기판
28 : 소자 분리 영역
30 : 제1 절연막
32 : 제2 절연막
40 : 제3 절연막
46 : 측벽 절연막
48 : 제4 절연막
49 : 금속 살리사이드막
50 : 제1 개구 영역
52 : 제5 절연막
54 : 제6 절연막
56 : 제1 컨택트 홈
58 : 제2 컨택트 홈
60 : 제1 금속막
62 : 제1 컨택트
64 : 제2 컨택트
66 : 제1 배선
68 : 제2 배선
70, 82 : 제3 컨택트
72 : 제7 절연막
74 : 제2 금속막
76 : 제3 금속막
78 : 제3 배선(BL)
80 : 제2 개구 영역
83 : 제8 절연막
84 : 제9 절연막
85 : 컨트롤 게이트(제3 게이트 전극)
86, 88 : 제10 절연막(측벽 절연막)
87 : 제11 절연막
89 : 부유 게이트(제4 게이트 전극)
90 : 제12 절연막
91 : 제13 절연막
92 : 제14 절연막
93 : 제4 배선
94 : 제15 절연막
95 : 제16 절연막
99 : 제5 배선
100 : 제6 배선
101 : 제4 컨택트
102 : 제5 컨택트
103 : 제17 절연막
104 : 제6 컨택트
106 : 제7 배선
108 : 제8 배선
109 : 제8 컨택트
110 : 제3 개구 영역
120 : 제4 개구 영역
130 : 게이트간 절연막
144 : 호스트 플랫폼
146 : USB 플래시 장치
148 : USB 케이블
150, 152 : USB 커넥터
154 : USB 호스트 제어기
158 : 플래시 메모리 모듈
160 : 제어 라인
162 : 어드레스 데이터 버스
BL, BLk, BLk-1, BLk+1 : 비트선
SG01, SG02, SG03, SG04, SGD1, SGD2, SGS : 선택 게이트선
CG0, CG1, CG2, …, CG8, …, CG17, WL : 제어 게이트선(컨트롤 게이트선)
SG1, SG2, SG3, SG4 : 선택 게이트 트랜지스터
MC, MC1.k, MC2.k, …, MC8.k, MC1.k+1, MC2.k+1, …, MC8.k+1 : 메모리 셀
CB : 비트선 컨택트
CS : 소스선 컨택트
Vdd : 전원 전압
Vbl, VBLpgm, VBLinhibit : 비트선에 인가하는 전압
Vread : 판독 전압
Vsg, Vsgd : 선택 게이트 트랜지스터에 인가하는 전압
Vth(SG) : 선택 게이트 트랜지스터의 임계값 전압
Vpgm : 기입 전압
Vpass : 중간 전압
A∼N : 표시
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 2개의 메모리 셀 열에서 1개의 비트선을 공유하여, 고집적화를 가능하게 하는 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래 기술의 일례로서, NAND형 EEPROM은, 각 NAND 열에 대하여, 1개의 비트선을 갖는다. 비트선 BLk를 기입 비트선, BLk+1/BLk-1을 기입 억제 비트선으로 하였을 때, 기입 시에는, 비트선 BL측의 선택 게이트 트랜지스터 SG1에 소정의 게이트 전위 Vsg를 인가하고, 기입을 행하는 비트선 BL에는 충분히 낮은 전위 VBLpgm을 인가한다. 상술한 Vsg는, VBLpgm에 대하여 선택 게이트 트랜지스터 SG1을 충분히 온할 수 있는 전위로 설정한다. 한편, 기입을 억제하는 비트선 BLk+1/BLk-1에는, 충분히 높은 전위 VBLinhibit를 인가한다. VBLinhibit는, 상술한 선택 게이트 트랜지스터 SG1이 충분히 오프하는 전위로 설정한다. 기입을 행하는 비트선 BL에 충분히 낮은 전위 VBLpgm을 인가한 NAND 메모리 셀 트랜지스터는, 선택 게이트 트랜지스터 SG1이 온하여 VBLpgm이 메모리 셀 트랜지스터에 전달되기 때문에, 메모리 셀 트랜지스터의 채널 전위가 충분히 저하되어 기입이 행해진다. 한편, 기입을 억제하는 비트선 BLk+1/BLk-1에, 충분히 높은 전위 VBLinhibit를 인가한 NAND 메모리 셀 트랜지스터는, 선택 게이트 트랜지스터 SG1이 오프로 되기 때문에, 메모리 셀 트랜지스터의 채널 전위는, 컨트롤 게이트 CG와의 용량 결합에 의해 상승하여, 기입은 행해지지 않는다. 이 상태가 기입 억제 상태이다(비특허 문헌1).
[비특허 문헌1]
今宮 외, "10메가바이트/초의 프로그램 속도를 갖는 125㎟의 1기가비트 NAND 플래시 메모리", 미국 전기 전자학회, 저널 오브 솔리드 스테이트 서킷츠, 제37권, No.11, 2002년 11월호, 1493-1501 페이지(K. Imamiya, et.al., "A125-㎟ 1-Gb NAND Flash Memory With 10-MBytes/s Program Speed", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11, NOVEMBER 2002, pp.1493-1501)
종래 기술의 문제점으로서는, NAND형 메모리 셀 트랜지스터의 소자 영역의 피치를 2F로 하였을 때, 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 컨택트 사이즈는, 노광 기술에 크게 의존하고, 정합 어긋남을 고 려하면 F보다 크게 할 필요가 있다. 여기서, F는 최소 가공 치수를 나타낸다. 그 때문에, 인접한 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB의 간격은, F보다 작아져, 전기적으로 접촉할 위험이 크다. 당연히, 비트선 BL에 대해서도 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB와 각각에 접속할 필요가 있어, 가공이 매우 엄격하다고 하는 문제가 발생한다.
본 발명의 목적은, 특히, NAND형 EEPROM에서, 2열의 NAND 열에서 1개의 비트선 BL을 공유하고, 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하는 것이 가능한, NAND형 EEPROM의 고집적화를 가능하게 하는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 특징은, (a) 부유 게이트, 부유 게이트의 양측에 배치된 제1, 제2 컨트롤 게이트를 게이트 구조로 하는 메모리 셀 트랜지스터가 복수 직렬로 접속된 제1 및 제2 메모리 셀 열과, (b) 제1 메모리 셀 열과 비트선 사이에 접속된 제1 선택 게이트 트랜지스터와, (c) 제2 메모리 셀 열과 비트선 사이에 접속된 제2 선택 게이트 트랜지스터를 구비하고, (d) 비트선과 제1 및 제2 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트를 메모리 셀 열 피치의 2배의 피치로 배치하는 불휘발성 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제2 특징은, (a) 반도체 기판 상에 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터의 게이트 절연막으로 되는 제1 절연막을 형성하는 공정과, (b) 메모리 셀 트랜지스터의 부유 게이트 및 선택 게이트 트랜지스터의 게이트 전극으로 되는 제1 게이트 전극을 형성하고, 또한 제2 절연막을 형성하는 공정과, (c) 소자 분리 영역을 형성한 후, 메모리 셀 트랜지스터의 부유 게이트와 컨트롤 게이트의 층간 절연막으로 되는 제3 절연막을 퇴적하고, 메모리 셀 트랜지스터의 컨트롤 게이트와 선택 게이트 트랜지스터의 게이트 배선으로 되는 제2 게이트 전극을 형성하는 공정과, (d) 제4 절연막을 전면에 적층 형성하고, 제2 게이트 전극 상과 노출된 반도체 기판 표면 상의 제4 절연막을 제거하는 공정을 구비하는 불휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
본 발명의 제3 특징은, (a) 반도체 기판 상에 메모리 셀 트랜지스터의 게이트 절연막으로 되는 제8 절연막과, 컨트롤 게이트로 되는 제3 게이트 전극과, 제9 절연막을 적층 형성하는 공정과, (b) 소자 분리 영역 형성 후, 반도체 기판을 에칭하여, 부유 게이트의 형성 예정 부분을 형성하는 공정과, (c) 열 처리 후, 컨트롤 게이트와 부유 게이트 사이의 층간 절연막으로 되는 제10 절연막을 퇴적하여, 메모리 셀 트랜지스터의 채널 프로파일을 형성한 후, 터널 절연막으로서 기능하는 제11 절연막 형성부의 개구를 행하는 공정과, (d) 메모리 셀 트랜지스터의 터널 절연막으로 되는 제11 절연막을 형성하는 공정과, (e) 부유 게이트로 되는 제4 게이트 전극을 전면에 적층하고, 에치백 기술을 이용하여, 부유 게이트의 높이를 내리는 공정과, (f) 제12 절연막을 전면에 형성한 후, 제3 게이트 전극만을 노출시키는 공정 과, (g) 제3 게이트 전극막을 선택 에칭한 후, 제13 절연막을 전면에 퇴적한 후, 제3 게이트 전극만을 노출시키는 공정과, (h) 제3 개구 영역 내의 제12 절연막을 선택 에칭하여, 제4 게이트 전극을 노출시키는 공정과, (i) 에칭 기술을 이용하여 제3 게이트 전극의 상면의 높이를 내리고, 제14 절연막을 전면 형성한 후, 부유 게이트 상면에 게이트 폭보다 좁은 개구부를 형성하는 공정을 구비하는 불휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
본 발명의 제4 특징은, (a) 반도체 기판 상에, 터널 절연막으로 되는 제1 절연막과, 선택 게이트 트랜지스터의 게이트 전극으로 되는 제1 게이트 전극과, 제2 절연막을 형성한 후, 리소그래피와 에칭에 의해 가공하는 공정과, (b) 제1 게이트 전극과 컨트롤 게이트 형성 예정 영역 사이의 게이트간 절연막을 전면에 퇴적하는 공정과, (c) 게이트간 절연막을 제1 게이트 전극의 측면에서, 리소그래피와 에칭에 의해 박리하는 공정과, (d) 컨트롤 게이트 및 선택 게이트 트랜지스터의 게이트 배선으로 되는 게이트 전극막을 전면에 퇴적한 후, 제1 게이트 전극과 컨트롤 게이트 및 선택 게이트 트랜지스터의 게이트 배선으로 되는 게이트 전극막을 전기적으로 접촉시키는 공정을 구비하는 불휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
본 발명에 따르면, NAND형 EEPROM에서, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하는 것이 가능하게 되어, NAND형 EEPROM의 고집적화를 가능하게 하는, 불휘발성 반도체 기억 장치를 제 공할 수 있다.
NAND형 EEPROM에서, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하였다.
[실시예1]
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치는, 도 1의 (a), (b)에 도시한 바와 같은 회로 구성 및 소자 단면 구조를 갖는다. 메모리 셀 MC는 측벽 컨트롤 게이트형 구조를 갖고, 부유 게이트(FG)(8)의 양측을 컨트롤 게이트(CG)(2) 사이에 끼우는 구성을 갖는다. 이러한 메모리 셀 MC를 직렬로 접속하여, 메모리 셀 열을 구성하고 있다. 이러한 메모리 셀 열은 비트선 BLk와의 사이에 선택 게이트 트랜지스터 SG1 혹은 SG2를 구비하고, 컨트롤 게이트선 CG0∼CG8에 평행하게 2개의 선택 게이트선 SGD1, SGD2가 접속되어 있다. 여기서, 도 1의 예에서는, 8NAND 열의 예를 나타내고 있다. 1개의 NAND 열에 접속되는 메모리 셀 트랜지스터의 수는, 8개로 한정되는 것이 아니라, 도 4에서 도시한 바와 같이, 16NAND 열이어도 된다. 또한, 32NAND 열이어도 된다. 이들 수는 설계적 사항으로서, 제한이 있는 것은 아니다. 또한, 단위의 메모리 셀 트랜지스터가 측벽 컨트롤 게이트 구조를 갖기 때문에, 컨트롤 게이트선 CG의 개수는, 8NAND 열인 경우에 9개, 16NAND 열인 경우에 17개, 32NAND 열인 경우에 33개로 되는 것도 명백하다. 또한, 이러한 메모리 셀 열은 소스선 SL과의 사이에 선택 게이트 트랜지스터 SG3을 구비하고, 컨트롤 게이트 CG0∼CG8에 평행하게 1개의 선택 게이트선 SGS가 접속되어 있다. 메 모리 셀 열은, CG8에 인접하여 접속되는 선택 게이트 트랜지스터 SG1 혹은 SG2를 통해, 비트선 BLk에 접속된다. 마찬가지로, CG0에 인접하여 접속되는 선택 게이트 트랜지스터 SG3을 통해, 소스선 SL에 접속된다. 이들 선택 게이트 트랜지스터 SG1, SG2, SG3의 각 게이트에 대하여 선택 게이트선 SGD1, SGD2, SGS가 배선되어 있다. 도 1의 (a)로부터 명백해지는 바와 같이, 2개의 메모리 셀 열은, 비트선측 선택 게이트 트랜지스터 SG1 혹은 SG2를 1개씩 번갈아 접속하여 구비함으로써, 1개의 비트선 BLk를 공유하고 있어, 비트선 컨택트 CB의 스페이스를 절약하고, 결과적으로 집적도의 향상을 도모할 수 있다. 도 1의 (b)에 도시한 바와 같이, 메모리 셀 열의 비트선 BL측은, 비트선측 선택 게이트 트랜지스터 SG1 혹은 SG2의 선택 게이트선 SGD1 혹은 SGD2를 통해 비트선 컨택트 영역(14)에 접속되고, 메모리 셀 열의 소스선 SL측은, 소스선측 선택 게이트 트랜지스터 SG3의 선택 게이트선 SGS를 통해 소스선 컨택트 영역(16)에 접속되어 있다. 메모리 셀 열에 대하여 또한, 이러한 소스측 선택 게이트 트랜지스터 SG1 혹은 SG2 및 비트선측의 선택 게이트 트랜지스터 SG3까지도 포함한 구성을 「메모리 셀 유닛」 혹은 「메모리 셀 블록」이라고 하기로 한다. 도 1의 (a)의 구성은, 메모리 셀 열은 NAND 메모리 셀 구성에 직렬로 접속되어 있기 때문에, 「NAND 메모리 셀 유닛」 혹은 「NAND 메모리 셀 블록」이라고 할 수 있다. 따라서, 도 1의 (a)의 회로 구성에서는, NAND 메모리 셀 유닛이 2열 도시되어, 1개의 비트선 BLk를 공유한 구성을 갖는 것이 명백하다.
도 1의 (b)의 구조는, 도 1의 (a)의 회로 구성 중, 1개의 NAND 메모리 셀 유닛 부분을 모식적으로 도시한 단면 구조에 상당하고, 또한, 후술하는 도 2의 (b)의 평면 패턴도에서 Ⅳ-Ⅳ선을 따라 취한 모식적 단면 구조를 도시하고 있다. p웰 혹은 실리콘 반도체 기판(26) 내에 형성된 n형 확산층(18)은 메모리 셀 트랜지스터의 소스, 드레인 영역이며, 이 소스, 드레인 영역 사이에 끼워진 채널 영역 상에 형성되어 절연막을 개재하여, 부유 게이트(FG)(8)가 배치되어 있다.
상기 예에서는, 비트선측 선택 게이트선이 2개(SGD1, SGD2), 소스측 선택 게이트선이 1개(SGS)인 예를 나타냈지만, 이에 한정되는 것이 아니라, 예컨대, 비트선 컨택트수를 감소시켜, 컨택트수를 절약하는 구성이면 된다. 따라서, 비트선측 선택 게이트선의 개수를 3개로 해도 되고, 개수를 더 증가시켜도 된다. 소스측 선택 게이트선에 관해서도, 1개로 한정되는 것이 아니라, 후술하는 바와 같이, 2개이어도 된다. 또한, 개수를 증가시켜도 된다.
도 2의 (a), (b)는 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 모식적 회로 구성도와 모식적 평면 패턴도를 도시한다. 도 2의 (a), (b)는 각각 대응하도록 도시되어 있으며, 비트선 컨택트 CB는 2개의 NAND 메모리 셀 유닛에서 1개를 공유하고, 따라서, 비트선 BLk는 2개의 NAND 메모리 셀 유닛에서 1개 배치되면 되는 모습이 도시되어 있다. 도 2의 (b)의 Ⅰ-Ⅰ선, Ⅱ-Ⅱ선, Ⅲ-Ⅲ선을 따라 취한 소자 단면 구조는, 각각, 도 3의 (a), 도 3의 (b), 도 3의 (c)에 도시된 바와 같다. 또한, Ⅳ-Ⅳ선을 따라 취한 소자 단면 구조는 도 1의 (b)에 모식적으로 도시된 바와 같다. 도 3의 (a)로부터 명백해지는 바와 같이, 각 비트선마다 비트선 컨택트 CB를 배치하는 경우에 비해, 비트선 컨택트 CB간의 스페이스에 여유를 취할 수 있다. 특히, 55㎚ 스케일 등의 미세한 불휘발성 반도체 기억 장치에서는, 비트 선 컨택트 CB의 배치상, 컨택트 홀간의 치수가 미세하기 때문에, 충분한 정합 여유를 취할수 없어, 수율 저하 등의 문제가 있다. 본 발명의 실시예1의 구성에 의해, 이들 문제를 해결할 수 있다.
도 3의 (b)로부터 명백해지는 바와 같이, 도 2의 (b)의 Ⅱ-Ⅱ선을 따라 취한 단면 구조는, 부유 게이트(FG)(8) 부분에서의 단면 구조이다. 터널 게이트 절연막으로서 동작하는 제1 게이트 절연막(30) 상에 부유 게이트(FG)(8)가 배치되어 있다. 채널 영역은 p웰(26)과 공통 영역이지만, 소자 분리 영역(28)에 의해 사이에 끼워져 형성된다. 부유 게이트(FG)(8) 상에는 제2 절연막(32)이 형성되며, 또한 전체를 제5 절연막(52)이 피복하고 있다.
도 3의 (c)로부터 명백해지는 바와 같이, 도 2의 (b)의 Ⅲ-Ⅲ선을 따라 취한 단면 구조는, 컨트롤 게이트(CG)(2) 부분에서의 단면 구조이다. 게이트 절연막으로서 동작하는 제3 절연막(40) 상에 컨트롤 게이트(CG)(2)가 배치되어 있다. n형 확산층(18)은 메모리 셀 트랜지스터의 소스, 드레인 영역이지만, 소자 분리 영역(28)에 의해 사이에 끼워져 형성된다. 컨트롤 게이트(CG)(2) 상에는 금속 살리사이드막(49)이 형성되며, 또한 전체를 제5 절연막(52)이 피복하고 있다. 또한, 도 18 등에서 후술하는 바와 같이, 제3 절연막(40)은 게이트간 절연막(40)으로서도 기능한다. 도 3의 (c)에서는, 컨트롤 게이트(2)의 측벽부에 형성되는 게이트간 절연막(40)은, 설명을 간단하게 하기 위해 생략하고 있다. 실제로는, 후술하는 제조 방법에서, 구조는 상세히 설명한다. 또한, 도 2의 (b)에 도시한 소스선 컨택트 CS는, 소스선 SL에 대하여 전기적으로 공통으로 접속되기 때문에, 비트선 컨택트 CB 상호간의 전기적인 분리라는 문제점은, 소스선 컨택트 CS 상호간에는 존재하지 않는다.
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 매트릭스 회로 구성은, 예를 들면, 도 4에 도시한 바와 같이, 6개의 NAND 메모리 셀 유닛(24a∼24f)과, 제어 게이트선 CG1∼CG17과, 선택 게이트선 SG01∼SG03과, 비트선 BLk-1, BLk, BLk+1과, 소스선 SL과, 비트선 구동 회로(1)와, 제어 게이트선 구동 회로(20)와, 선택 게이트선 구동 회로(21)와, 소스선 구동 회로(22)로 구성된다. NAND 메모리 셀 유닛(24a∼24f)은, 도 4의 예에서는, 16개 직렬로 접속된 메모리 셀 트랜지스터와, 제어 게이트선 CG17에 인접하여 배치되는 선택 게이트선 SG01 혹은 SG02를 구비하는 1개의 비트선측 선택 게이트 트랜지스터 SG1 혹은 SG2와, 제어 게이트선 CG1에 인접하여 배치되는 선택 게이트선 SG03을 구비하는 1개의 소스선측 선택 게이트 트랜지스터 SG3을 구비하고, 상기 선택 게이트 트랜지스터를 통해 각각 비트선 BL, 소스선 SL에 접속하고 있다. 또한, 도 4에서, 예를 들면, 2개의 제어 게이트선 CG12, CG13 사이에 끼워지는 모든 메모리 셀 트랜지스터(23)에 의해, 페이지 모드에서의 1페이지분에 상당하는 메모리 셀의 1행분을 정의할 수도 있다.
(동작 모드)
이하, 도 5의 (a), (b)∼도 8의 (a), (b)를 이용하여, 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 동작 방법을 설명한다. 여기서, 설명을 용이하게 하기 위해, 도 4의 NAND 메모리 셀 유닛(24a∼24f)을 각각 NAND 열1∼NAND 열6으로 부르기로 한다. 도 5의 (a), (b)∼도 8의 (a), (b)의 각 도면에는, 비트선 BLk-1, BLk, BLk+1의 전압 파형, 선택 게이트 트랜지스터 SG1, SG2, SG3의 게이트 전압 파형, 선택 및 비선택 워드선(컨트롤 게이트선) WL의 전압 파형이 도시되어 있다.
(기입 동작 모드)
NAND 열3의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형을 도 5의 (a)에 도시한다. 또한, NAND 열4의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형을 도 5의 (b)에 도시한다.
NAND 열3을 기입 NAND 메모리 셀로 하고, NAND 열1, 2, 4, 5, 6을 기입 억제 NAND 열로 한다.
도 5의 (a)에 도시한 바와 같이, 비트선 BL측의 선택 게이트 트랜지스터 SG1, 2에 공급하는 게이트 전압 파형에 의해, NAND 열1, 2, 3, 4, 5, 6에 비트선 BL로부터 Vdd-Vth(SG)를 전송하여, 채널 전위를 승압시킨 후, 도 5의 (a)에 도시한 바와 같이, 비트선 BLk와 선택 게이트 트랜지스터 SG1에 공급하는 전압 파형에 의해, NAND 열3의 메모리 셀 트랜지스터의 채널 전위는 충분히 저하되어, 기입이 행해진다. 단, Vsgd는, Vb1에 대하여, 충분히 오프하는 전압으로 설정한다. 한편, NAND 열1, 2, 4, 5, 6의 메모리 셀 트랜지스터는 선택 게이트 트랜지스터 SG1, SG2가 오프로 되기 때문에, 메모리 셀 트랜지스터의 채널 전위는, Vdd-Vth(SG) 외에 컨트롤 게이트 CG와의 용량 결합에 의해, 더욱 상승하여 기입은 행해지지 않는다.
(판독 동작 모드)
(비트선 실드 사용 시)
비트선 실드 사용 시에 있어서의 판독 동작을 도 6의 (a), (b) 및 도 7의 (a), (b)를 이용하여 설명한다. 또한, 비트선 실드 불사용 시에 있어서의 판독 동작을 도 8의 (a), (b)를 이용하여 설명한다.
NAND 열3의 임의의 메모리 셀 트랜지스터를 판독하는 경우의 동작 파형을 도 6의 (a)에 도시한다. 또한, NAND 열4의 임의의 메모리 셀 트랜지스터를 판독하는 경우의 동작 파형을 도 6의 (b)에 도시한다.
도 6의 (a)에서, 표시 A는 비트선 BLk 상에서의 충전 상태를 나타내고, 표시 B는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
도 6의 (b)에서, 표시 C는 비트선 BLk 상에서의 충전 상태를 나타내고, 표시 D는 판독 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
NAND 열2, 6의 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 7의 (a)에 도시한다. 또한, NAND 열1, 5의 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 7의 (b)에 도시한다.
도 7의 (a)에서, 표시 E는 비트선 BLk-1 상에서의 충전 상태를 나타내고, 표시 F는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk-1 상에서의 방전 상태를 나타낸다. 또 한, 표시 G는 비트선 BLk+1 상에서의 충전 상태를 나타내고, 표시 H는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk+1 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk-1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 또한, 비트선 BLk+1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
도 7의 (b)에서, 표시 I는 비트선 BLk-1 상에서의 충전 상태를 나타내고, 표시 J는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk-1 상에서의 방전 상태를 나타낸다. 또한, 표시 K는 비트선 BLk+1 상에서의 충전 상태를 나타내고, 표시 L은 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk+1 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk-1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 또한, 비트선 BLk+1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
(비트선 실드 불사용 시)
도 8의 (a), (b)를 이용하여, 비트선 실드 불사용 시에 있어서의 판독 동작을 설명한다.
NAND 열1, 3, 5에 배치된 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 8의 (a)에 도시한다. 또한, NAND 열2, 4, 6에 배치된 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 8의 (b)에 도시한다. 비트선 실드를 사용하지 않기 때문에, 도 8의 동작 파형으로부터 명백해지는 바와 같이, 인접하는 비트선을 동시 에 판독하는 동작을 행하고 있다.
도 8의 (a)에서, 표시 A는 비트선 BLk 상에서의 충전 상태를 나타내고, 표시 B는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 표시 E는 비트선 BLk-1 상에서의 충전 상태를 나타내고, 표시 F는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk-1 상에서의 방전 상태를 나타낸다. 또한, 표시 G는 비트선 BLk+1 상에서의 충전 상태를 나타내고, 표시 H는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk+1 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk-1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 또한, 비트선 BLk+1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
도 8의 (b)에서, 표시 C는 비트선 BLk 상에서의 충전 상태를 나타내고, 표시 D는 판독 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 표시 I는 비트선 BLk-1 상에서의 충전 상태를 나타내고, 표시 J는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk-1 상에서의 방전 상태를 나타낸다. 또한, 표시 K는 비트선 BLk+1 상에서 의 충전 상태를 나타내고, 표시 L은 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk+1 상에서의 방전 상태를 나타낸다. 또한, 비트선 BLk-1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 또한, 비트선 BLk+1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 비트선 실드를 사용하지 않는 경우에는, 인접하는 비트선끼리의 상호 간섭을 억제하는 동작 범위에서, 메모리 셀 어레이를 효율적으로 동작시킬 수 있다. 또한, 비트선 실드를 사용하지 않는 경우에는, 비트선에 대하여 랜덤하게 전압을 인가할 수 있다고 하는 이점도 존재한다.
(실시예1의 변형예)
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 변형예는, 도 9에 도시한 바와 같이, NAND 메모리 셀 유닛(24a∼24f)을 포함하는 NAND 메모리 셀 어레이(24)와, 2개의 비트측 선택 게이트선 SG01, SG02와, 2개의 소스선측 선택 게이트선 SG03, SG04와, 예시로서의 비트선 BLk-1, BLk, BLk+1과, 비트선 구동 회로(1)와, 제어 게이트선 구동 회로(20)와, 선택 게이트선 구동 회로(21)와, 소스선 구동 회로(22)로 구성된다. 도 8의 구성에는, 비선택 제어 게이트선 CG와 선택 제어 게이트선 CG가 구별되어 도시되어 있지만, 각각 제어 게이트선 구동 회로(20)에 접속되는 점은, 도 4와 마찬가지이다.
실시예1의 변형예에서는, 도 9에 도시한 바와 같이, 도 4에 도시한 실시예1과 비교하여, 소스측 선택 게이트선을 1개 증가시켜, SG03, SG04로서, 2개 배치한 점에 특징을 갖는다. 이와 같이 구성함으로써, 회로 구성상, 비트선측과 소스선측 을 거의 대칭으로 구성할 수 있어, 패턴 레이아웃 구성이 용이해진다. 또한, 회로 동작상의 자유도를 증가시킬 수도 있어, 후술하는 바와 같이, 예를 들면, 기입 시간을 단축할 수 있다고 하는 이점도 있으며, 또한 리드 간섭에 대한 부하를 저감할 수 있다고 하는 이점도 있다.
(동작 모드)
이하, 도 10의 (a), (b)∼도 13의 (a), (b)를 이용하여, 본 발명의 실시예1의 변형예에 따른 불휘발성 반도체 기억 장치의 동작 방법을 설명한다. 도 10의 (a), (b)∼도 13의 (a), (b)의 각 도면에는, 비트선 BLk-1, BLk, BLk+1의 전압 파형, 선택 게이트 트랜지스터 SG1, SG2, SG3, SG4의 게이트 전압 파형, 선택 및 비선택 워드선(컨트롤 게이트선) WL의 전압 파형 및 공통 소스선 SL의 전압 파형이 도시되어 있다.
(기입 동작 모드)
NAND 열3의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형을 도 10의 (a)에 도시한다. 또한, NAND 열4의 임의의 메모리 셀에 기입을 행하는 경우의 동작 파형을 도 10의 (b)에 도시한다.
도 10의 (a)에 도시한 바와 같이, 비트선 BL측의 선택 게이트 트랜지스터 SG1에 공급하는 게이트 전압 파형에 의해, NAND 열2, 6에 비트선 BL로부터 Vdd-Vth(SG)를 전송하고, NAND 열3에 비트선 BL로부터 0V를 전송하고 있다. 공통 소스선 SL측의 선택 게이트 트랜지스터 SG3에 공급하는 게이트 전압 파형에 의해, NAND 열1, 4, 5에 공통 소스선 SL로부터 Vdd-Vth(SG)를 전송하고 있다.
도 10의 (b)에 도시한 바와 같이, 비트선 BL측의 선택 게이트 트랜지스터 SG2에 공급하는 게이트 전압 파형에 의해, NAND 열1, 5에 비트선 BL로부터 Vdd-Vth(SG)를 전송하고, NAND 열4에 비트선 BL로부터 0V를 전송하고 있다. 공통 소스선 SL측의 선택 게이트 트랜지스터 SG4에 공급하는 게이트 전압 파형에 의해, NAND 열2, 3, 6에 공통 소스선 SL로부터 Vdd-Vth(SG)를 전송하고 있다.
도 4에 도시한 회로 구성을 갖는 실시예1에서는, 오기입을 방지하기 위해, 기입 전에, 기입 금지 메모리 셀이 있는 NAND 열에, Vdd-Vth(SG)로 되는 전압을 전송하여, 채널 전위를 상승시키고 있다. 그 결과로서, 기입 메모리 셀이 있는 NAND 열은, 한번 충전된 Vdd-Vth(SG)로 되는 전압을 방전하여, 채널 전위를 내리는 동작이 필요하다. 이에 대하여, 도 9에 도시한 회로 구성을 갖는 실시예1의 변형예에서는, 소스측의 선택 게이트선을 2개로 하고, 비트선측의 선택 게이트선과 합쳐 합계 4개로 함으로써, 기입 금지 메모리 셀이 있는 NAND 열에는 Vdd-Vth(SG)로 되는 전압을, 기입 메모리 셀이 있는 NAND 열에는 0(V)을, 동시에 전송하는 것이 가능이기 때문에, 기입 시간을 단축할 수 있다.
(판독 동작 모드)
NAND 열3의 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 11의 (a)에 도시한다. 또한, NAND 열4의 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 11의 (b)에 도시한다.
도 11의 (a)에서, 표시 A는 비트선 BLk 상에서의 충전 상태를 나타내고, 표시 B는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG4를 개방 상태(Vsg)로 하여, 비트선 BLk 상에서의 방전 상태를 나타낸다. 즉, 소스선측 선택 게이트선 SG04에 공급하는 동작 파형에 의해, 비트선 BLk로부터 NAND 열3에 충전한 전위를 공통 소스선 SL에 방전하고 있다. 또한, 비트선 BLk 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
도 11의 (b)에서, 표시 C는 비트선 BLk 상에서의 충전 상태를 나타내고, 표시 D는 선택 메모리 셀이 기입 완료 메모리 셀인 경우, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk 상에서의 방전 상태를 나타낸다. 즉, 소스선측 선택 게이트선 SG03에 공급하는 동작 파형에 의해, 비트선 BLk로부터 NAND 열4에 충전한 전위를 공통 소스선 SL에 방전하고 있다. 또한, 비트선 BLk 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
NAND 열2, 6의 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 12의 (a)에 도시한다. 또한, NAND 열1, 5의 임의의 메모리 셀을 판독하는 경우의 동작 파형을 도 12의 (b)에 도시한다.
도 12의 (a)에서, 표시 E는 비트선 BLk-1 상에서의 충전 상태를 나타내고, 표시 F는 선택 메모리 셀이 기입 완료 메모리 셀인 경우, 선택 게이트 트랜지스터 SG4를 개방 상태(Vsg)로 하여, 비트선 BLk-1 상에서의 방전 상태를 나타낸다. 또한, 표시 G는 비트선 BLk+1 상에서의 충전 상태를 나타내고, 표시 H는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG4를 개방 상태(Vsg)로 하여, 비트선 BLk+1 상에서의 방전 상태를 나타낸다. 즉, 소스선측 선택 게이트선 SG04에 공급하는 동작 파형에 의해, 비트선 BLk로부터 NAND 열2, 6에 충 전한 전위를 공통 소스선 SL에 방전하고 있다. 또한, 비트선 BLk-1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 또한, 비트선 BLk+1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
도 12의 (b)에서, 표시 I는 비트선 BLk-1 상에서의 충전 상태를 나타내고, 표시 J는 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vstg)로 하여, 비트선 BLk-1 상에서의 방전 상태를 나타낸다. 또한, 표시 K는 비트선 BLk+1 상에서의 충전 상태를 나타내고, 표시 L은 선택 메모리 셀이 기입 완료 메모리 셀인 경우에, 선택 게이트 트랜지스터 SG3을 개방 상태(Vsg)로 하여, 비트선 BLk+1 상에서의 방전 상태를 나타낸다. 즉, 소스선측 선택 게이트선 SG03에 공급하는 동작 파형에 의해, 비트선 BLk로부터 NAND 열1, 5에 충전한 전위를 공통 소스선 SL에 방전하고 있다. 또한, 비트선 BLk-1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다. 또한, 비트선 BLk+1 상의 비방전 시의 파형은, 점선으로 나타내고 있는 바와 같다.
도 4에 도시한 회로 구성을 갖는 실시예1에서는, 공통 소스선 SL의 전위 0(V)이 소스측 선택 게이트 트랜지스터 SG3의 개방 시(Vsg)에 모두 NAND 열로 전송되어, 결과적으로 모든 NAND 열의 채널 전위가 0(V)으로 되어, 리드 간섭에 대한 부하가 높아진다. 단, 비판독 NAND 열에서 기입 메모리 셀의 제어 게이트선(컨트롤 게이트선) CG가 선택(0V)되어 있으면, 소스측 선택 게이트선 SG03으로부터 그 메모리 셀까지의 채널 전위가 0(V)으로 된다. 이에 대하여, 도 9에 도시한 회로 구성을 갖는 실시예1의 변형예에서는, 소스측의 선택 게이트선을 2개로 하고, 비트 선측의 선택 게이트선과 합하여 합계 4개로 함으로써, 소스선측 선택 게이트선(SG03 혹은 SG04) 개방 시에 0(V)이 전송되는 NAND 열은, 절반의 NAND 열로 감소할 수 있고, 또한 비선택 선택 게이트선(SG03 혹은 SG04)에 연결되는 NAND 열의 채널 전위는 부유 상태로 되기 때문에, 리드 간섭에 대한 부하를 저감할 수 있다.
또한, 도 11 및 도 12에 도시한 판독 동작에서는, 비트선 실드를 사용하는 경우에 대해 설명하였지만, 비트선 실드를 사용하지 않는 경우에 대해서도, 상술한 도 8의 설명과 마찬가지로 행할 수 있는 것은 명백하다. 동작은, 도 8에 도시한 파형과 마찬가지이기 때문에 설명은 생략한다. 비트선 실드를 사용하지 않는 경우에는, 인접하는 비트선끼리의 상호 간섭을 억제하는 동작 범위에서, 메모리 셀 어레이를 효율적으로 동작시킬 수 있다. 또한, 비트선 실드를 사용하지 않는 경우에는, 비트선에 대하여 랜덤하게 전압을 인가할 수 있다고 하는 이점도 존재한다.
[실시예2]
도 13 내지 도 48을 이용하여, 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 메모리 셀 영역(10), 선택 게이트 트랜지스터 영역(12), 및 비트선 BL 형성의 제조 방법을 평면 패턴도, Ⅰ-Ⅰ 방향 단면도, Ⅱ-Ⅱ 방향 단면도, Ⅲ-Ⅲ 방향 단면도를 이용하여 설명한다.
(a) 우선, 실리콘 반도체 기판(26) 상에 메모리 셀 트랜지스터의 터널 산화막으로 되며 선택 게이트 트랜지스터의 게이트 산화막으로 되는 제1 절연막(30)을 형성하고, 전면에 메모리 셀 트랜지스터의 부유 게이트(8)와 선택 게이트 트랜지스터의 게이트 전극으로 되는 제1 게이트 전극(8)의 막을 퇴적하고, 제2 절연막(32) 을 퇴적한다. 제2 절연막(32)의 선택에는, 제1 게이트 전극(8)의 막과의 에칭 선택비가 얻어지는 것이 최저 조건이지만, 후술하는 소자 분리 영역(28)용 절연막과, 제2 게이트 전극(2)과의 화학적 기계적 연마(CMP) 기술 공정에서의 연마 선택비가 얻어지는 절연막인 것이 보다 바람직하다. 그 후, 리소그래피 기술과 에칭 기술을 이용하여 소자 분리홈을 형성하고, 소자 분리 영역(28)용 절연막을 전면에 퇴적한 후, CMP 기술을 이용하여, 소자 분리 영역(28)을 형성한다. 그 후, 리소그래피 기술과 에칭 기술을 이용하여, 도 13 내지 도 16에 도시한 구조를 형성한다.
(b) 그 후, 메모리 셀 트랜지스터의 부유 게이트(8)와 컨트롤 게이트(2) 사이의 층간 절연막으로 되는 제3 절연막(40)을 퇴적하고, 메모리 셀 트랜지스터의 컨트롤 게이트(2)와 선택 게이트 트랜지스터의 게이트 배선으로 되는 제2 게이트 전극(2)의 막을 퇴적하며, CN4P 기술을 이용하여, 도 17 내지 도 20에 도시한 구조를 형성한다.
(c) 다음으로, 선택 게이트 트랜지스터 영역(12)을 형성하는 공정의 일부로서, 리소그래피 기술과 에칭 기술을 이용하여, 도 21 내지 도 24에 도시한 구조를 형성한다.
(d) 다음으로, 금속 살리사이드막(49)의 살리사이드 억제막으로서 사용하는 제4 절연막(48)을 전면에 적층 형성하고, 선택 에칭 기술을 이용하여, 제2 게이트 전극(2)의 막 상면과 노출된 실리콘 반도체 기판(26) 표면의 제4 절연막(48)을 제거하여, 도 25 내지 도 28에 도시하는 구조를 형성한다. 제4 절연막(48)의 선택에는, 제1 게이트 전극(8)의 막과 제2 게이트 전극(2)의 막과의 에칭 선택비가 얻어 지는 절연막인 것을 고려한다.
(e) 다음으로, 리소그래피 기술과 에칭 기술을 이용하여, 제1 개구 영역(50) 내의 제2 절연막(32)을 제거한다. 이 때, 제1 개구 영역(50) 내의 제3 절연막(40)도 마찬가지로 제거되며, 후술하는 금속 살리사이드 공정에서, 제1 개구 영역(50) 내의 제3 절연막(40)을 개재하여 인접하는 제1 게이트 전극(8)의 막과 제2 게이트 전극(2)의 막이 금속 살리사이드막(49)을 개재하여 전기적으로 접속 가능하게 된다. 그 후, 전면에 금속 박막을 형성하여 가열을 행하고, 제2 절연막(32)과 제4 절연막(48)을 살리사이드 억제막으로서 사용함으로써, 제2 게이트 전극(2)의 막 상면, 제1 개구 영역(50) 내의 제1 게이트 전극(8)의 막 상면과 노출된 실리콘 반도체 기판(26) 표면에만 금속 살리사이드막(49)을 형성하는 것이 가능하다(도 29 내지 도 32).
(f) 다음으로, 층간 절연막으로서 제5 절연막(52)을 전면에 적층하고, CMP 기술이나 화학적 드라이 에칭(CDE) 기술을 이용하여 평탄화하며, 제6 절연막(54)을 전면에 적층한다. 그 후, 리소그래피 기술과 에칭 기술을 이용하여, 제1 컨택트 홈(56)과 제2 컨택트 홈(58)을 형성하여, 도 33 내지 도 36에 도시한 구조를 형성한다.
(g) 다음으로, 도 37 내지 도 40에 도시한 바와 같이, 리소그래피 기술과 에칭 기술을 이용하여, 제6 절연막(54)만을 일부 제거하여, 제1 배선홈과 제2 배선홈을 형성한 후, 전면에 제1 금속막(60)을 퇴적하고, CMP 기술을 이용하여, 제6 절연막(54)까지 연마하여, 제1 컨택트(62)와 제2 컨택트(64)와 제1 배선(66)과 제2 배 선(68)을 형성한다. 이 때, 제1 컨택트(62)에 접하는 인접하는 부유 게이트(8)는, 제1 컨택트(62)를 통해 전기적으로 접속된다. 제1 컨택트(62)와 제1 배선(66)은 전기적으로 접속된다. 제2 컨택트(64)는, 제2 컨택트(64)에 접하는 선택 게이트 트랜지스터의 확산층에 전기적으로 접속되며, 이 결과, 인접하는 2개의 NAND 열은 전기적으로 접속된다. 제2 컨택트(64)와 제2 배선(68)은 전기적으로 접속된다. 이 때, 제1 컨택트(62)와 제1 배선(66)과, 제2 컨택트(64)와 제2 배선(68)은 전기적으로 독립이다(도 37 내지 도 40).
(h) 다음으로, 도 41 내지 도 44에 도시한 바와 같이, 층간 절연막으로 되는 제7 절연막(72)을 전면에 퇴적한 후, 리소그래피 기술과 에칭 기술을 이용하여, 제3 컨택트 홈(70)을 형성하고, 제2 금속막(74)을 퇴적하며, CMP 기술을 이용하여, 제7 절연막(72)까지 연마하여, 제2 금속막(74)으로 이루어지는 제3 컨택트(70)를 형성한다. 이 때, 제3 컨택트(70)는 제2 배선(68)에 전기적으로 접속된다.
(i) 다음으로, 제3 금속막(76)을 전면에 퇴적하고, 리소그래피 기술과 에칭 기술을 이용하여, 도 45 내지 도 48에 도시한 제3 배선(78)을 형성한다. 이 때, 제3 배선(78)은, 제2 금속막(74)으로 이루어지는 제3 컨택트와 전기적으로 접속된다. 제3 배선(78)은, 제2 금속막(74)으로 이루어지는 제3 컨택트(70)와, 제2 배선(68)과, 제2 컨택트(64)를 통해, 2개의 NAND 열에 전기적으로 접속된다. 제3 배선(78)은 비트선 BL로 된다. 이상의 공정을 거침으로써, 도 1의 (a), 도 2의 (a), 도 4 및 도 9의 회로 구성도에 도시한 바와 같이, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 EL 자신과 비트선 BL과 비트선 BL측의 선택 게이트 트랜지 스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하는 것이 가능하다.
[실시예3]
도 49 내지 도 68을 이용하여, 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 메모리 셀 영역(10), 선택 게이트 트랜지스터 영역(12), 및 비트선 BL 형성의 제조 방법을 평면 패턴도, Ⅰ-Ⅰ 방향 단면도, Ⅱ-Ⅱ 방향 단면도, Ⅲ-Ⅲ 방향 단면도를 이용하여 설명한다.
(a) 도 49 내지 도 52에 도시한 구조는, 실시예1의 도 25 내지 도 28에 상당한다. 실시예1과의 차이는, 2개의 선택 게이트 트랜지스터의 배선을 함께, 제2 게이트 전극(2)의 막으로 형성하는 것이다.
(b) 다음으로, 도 53 내지 도 56에 도시한 바와 같이, 리소그래피 기술과 에칭 기술을 이용하여, 제1 개구 영역(50) 내와 제2 개구 영역(80) 내의 제2 절연막(32)을 제거한다. 이 때, 제1 개구 영역(50), 및 제2 개구 영역(80) 내의 제3 절연막(40)도 마찬가지로 제거되며, 후술하는 금속 살리사이드 공정에 의해, 제1 개구 영역(50), 및 제2 개구 영역(80) 내의 제3 절연막(40)을 개재하여 인접하는 제1 게이트 전극(8)의 막과 제2 게이트 전극(2)의 막이, 금속 살리사이드막(49)을 개재하여 전기적으로 접속 가능하게 된다. 다음으로, 전면에 금속 박막을 형성하여 가열을 행하고, 제2 절연막(32)과 제4 절연막(48)을 살리사이드 억제막으로서 사용함으로써, 제2 게이트 전극(2)의 막 상면, 제1 개구 영역(50), 및 제2 개구 영역(80) 내의 제1 게이트 전극(8)의 막 상면과 노출된 실리콘 반도체 기판(26) 표면에만 금 속살리사이드막(49)을 형성하는 것이 가능하다(도 53 내지 도 56).
(c) 다음으로, 층간 절연막으로서 제5 절연막(52)을 전면에 적층하고, CMP 기술이나 화학적 드라이 에칭(CDE) 기술을 이용하여 평탄화하며, 리소그래피 기술과 에칭 기술을 이용하여, 제2 컨택트 홈(58)를 형성하여, 도 57 내지 도 60에 도시한 구조를 형성한다.
(d) 다음으로, 전면에 제1 금속막(60)을 퇴적하고, CMP 기술을 이용하여, 제5 절연막(52)까지 연마하여, 도 61 내지 도 64에 도시한 제2 컨택트(64)를 형성한다. 이 때, 제2 컨택트(64)는, 제2 컨택트(64)에 접하는 선택 게이트 트랜지스터의 확산층에 전기적으로 접속되며, 인접하는 2개의 NAND 열은 전기적으로 접속된다.
(e) 다음으로, 도 65 내지 도 68에 도시한 바와 같이, 제3 금속막(76)을 전면에 퇴적하고, 리소그래피 기술과 에칭 기술을 이용하여, 제3 금속막(76)으로 이루어지는 제3 배선(78)을 형성한다. 이 때, 제3 배선(78)은 제2 컨택트(64)와 전기적으로 접속된다. 제3 배선(78)은, 제2 컨택트(64)를 통해, 2개의 NAND 열에 전기적으로 접속된다. 제3 배선(78)은 비트선 BL로 된다. 이상의 공정을 거침으로써, 도 1의 (a), 도 2의 (a), 도 4 및 도 9의 회로 구성도에 도시한 바와 같이, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 BL 자신과 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하는 것이 가능하다. 특히, 실시예3에서는, 실시예2와 비교하여, 제1 배선(66) 및 제2 배선(68)과 제3 컨택트(70)를 생략하는 것 이 가능하여, 제조 프로세스가 간단해진다고 하는 이점도 있다.
[실시예4]
도 69 내지 도 92를 이용하여, 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 메모리 셀 영역(10), 선택 게이트 트랜지스터 영역(12), 및 비트선 형성의 제조 방법을 평면 패턴도, Ⅰ-Ⅰ 방향 단면도, Ⅱ-Ⅱ 방향 단면도, Ⅲ-Ⅲ 방향 단면도를 이용하여 설명한다.
(a) 도 69 내지 도 72에 도시한 구조는, 실시예2의 도 25 내지 도 28, 혹은 실시예3의 도 49 내지 도 52에 상당한다. 실시예2, 혹은 실시예3과의 차이는, 2개의 선택 게이트 트랜지스터의 배선을 함께, 제1 배선(66)으로 형성하는 것이다.
(b) 다음으로, 도 73 내지 도 76에 도시한 바와 같이, 전면에 금속 박막을 형성하여 가열을 행하고, 제2 절연막(32)과 제4 절연막(48)을 살리사이드 억제막으로서 사용함으로써, 제2 게이트 전극(2)의 막 상면과 노출된 실리콘 반도체 기판(26) 표면에만 금속 살리사이드막(49)을 형성하는 것이 가능하다.
(c) 다음으로, 층간 절연막으로서 제5 절연막(52)을 전면에 적층하고, CMP 기술이나 CDE 기술을 이용하여 평탄화하며, 제6 절연막(54)을 전면에 적층한다. 그 후, 리소그래피 기술과 에칭 기술을 이용하여, 제1 컨택트 홈(56)과 제2 컨택트 홈(58)을 형성하여, 도 77 내지 도 80에 도시한 구조를 형성한다.
(d) 다음으로, 도 81 내지 도 84에 도시한 바와 같이, 리소그래피 기술과 에칭 기술을 이용하여, 제6 절연막(54)만을 일부 제거하여, 제1 배선홈과 제2 배선홈을 형성한 후, 전면에 제1 금속막(60)을 퇴적하고, CMP 기술을 이용하여, 제6 절연 막(54)까지 연마하여, 제1 컨택트(62)와 제2 컨택트(64)와 제1 배선(66)과 제2 배선(68)을 형성한다. 이 때, 제1 컨택트(62)에 접하는 인접하는 부유 게이트(8)는, 제1 컨택트(62)를 통해 전기적으로 접속된다. 제1 컨택트(62)와 제1 배선(66)은 전기적으로 접속된다. 제2 컨택트(64)는, 제2 컨택트(64)에 접하는 선택 게이트 트랜지스터의 확산층에 전기적으로 접속된다. 그 결과, 인접하는 2개의 NAND 열은 전기적으로 접속되며, 제2 컨택트(64)와 제2 배선(68)은 전기적으로 접속된다.
(e) 다음으로, 도 85 내지 도 88에 도시한 바와 같이, 층간 절연막으로 되는 제7 절연막(72)을 전면에 퇴적한 후, 리소그래피 기술과 에칭 기술을 이용하여, 제3 컨택트 홈을 형성하고, 제2 금속막(74)을 퇴적하며, CMP 기술을 이용하여, 제7 절연막(72)까지 연마하여, 제2 금속막(74)으로 이루어지는 제3 컨택트(82)를 형성한다. 이 때, 제3 컨택트(82)는 제2 배선(68)에 전기적으로 접속된다.
(f) 다음으로, 도 89 내지 도 92에 도시한 바와 같이, 제3 금속막(76)을 전면에 퇴적하고, 리소그래피 기술과 에칭 기술을 이용하여, 제3 금속막(76)으로 이루어지는 제3 배선(78)을 형성한다. 이 때, 제3 배선(78)은 제3 컨택트(82)와 전기적으로 접속된다. 제3 배선(78)은 제3 컨택트(82)와 제2 배선(68)과 제2 컨택트(64)를 통해, 2개의 NAND 열에 전기적으로 접속된다. 그 결과, 제3 배선(78)은 비트선 BL로 된다.
이상의 공정을 거침으로써, 도 1의 (a), 도 2의 (a), 도 4 및 도 9의 회로 구성도에 도시한 바와 같이, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 BL 자신과 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속 하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하는 것이 가능하다. 실시예2와 비교하여, 도 29에 도시한 제1 개구 영역(50)을 형성하는 공정이 생략 가능하여, 제조 프로세스가 간단해진다고 하는 이점도 있다.
[실시예5]
도 93 내지 도 140을 이용하여, 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 메모리 셀 영역(10), 선택 게이트 트랜지스터 영역(12), 및 비트선 형성의 제조 방법을 평면 패턴도, Ⅰ-Ⅰ 방향 단면도, Ⅱ-Ⅱ 방향 단면도, Ⅲ-Ⅲ 방향 단면도를 이용하여 설명한다.
(a) 우선, 실리콘 반도체 기판(26) 상에 메모리 셀 트랜지스터의 게이트 절연막으로 되는 제8 절연막(83), 컨트롤 게이트로 되는 제3 게이트 전극(85)의 막과 제9 절연막(84)을 전면에 적층한다. 제9 절연막(84)의 선택에는, 제3 게이트 전극(85)과 에칭 선택비가 얻어지는 것이 최저 조건이지만, 후술하는 소자 분리 영역(28)용 절연막과, 제4 게이트 전극(89)과의 CMP 공정에서의 연마 선택비가 얻어지는 절연막인 것이 보다 바람직하다. 그 후, 리소그래피 기술과 에칭 기술을 이용하여 소자 분리홈을 형성하고, 소자 분리 영역(28)용 절연막을 전면에 퇴적한 후, CMP 기술을 이용하여, 소자 분리 영역(28)을 형성한다. 그 후, 리소그래피 기술과 에칭 기술을 이용하여, 부유 게이트(89)의 형성 예정 부분을 형성한다(도 93 내지 도 96). 이 때, 부유 게이트(89)의 형성 예정 부분은 적절한 깊이까지 실리콘 반도체 기판(26)의 에칭이 행해지며, 소자 분리 영역(28)은 선택 에칭에 의해 매립 절연막이 거의 에칭되지 않는 것이 바람직하다.
(b) 다음으로, 적당한 열 처리를 행한 후, 컨트롤 게이트(85)와 부유 게이트(89) 사이의 층간 절연막으로 되는 제10 절연막(86)을 퇴적하고, 메모리 셀 트랜지스터의 채널 프로파일의 형성, 터널 절연막으로서 기능하는 제11 절연막(87) 형성부의 개구를 행한다. 메모리 셀 형성 영역의 웰 내의 불순물 프로파일과 파들어 간 깊이로 메모리 셀 트랜지스터의 임계값을 조정함으로써, 채널 프로파일의 형성 공정을 생략하는 것도 물론 가능하다. 다음으로, 메모리 셀 트랜지스터의 터널 산화막으로 되는 제11 절연막(87)을 형성하여, 도 97 내지 도 100에 도시한 구조를 형성한다.
(c) 다음으로, 부유 게이트(89)로 되는 제4 게이트 전극(89)의 막을 전면에 적층하고, 에치백 기술을 이용하여, 부유 게이트(89)의 높이를 내려, 도 101 내지 도 104에 도시한 구조를 형성한다. 도 101 내지 도 104에 도시한 컨트롤 게이트(85)의 상면은, 후술한 CMP 공정에서 형성되는 부유 게이트(89) 상면으로부터, 적절한 절연 내성이 얻어지는 거리까지 떨어진 위치로 제어되는 것이 바람직하다. 이 때, 컨트롤 게이트(85) 높이의 제어성을 높이기 위해, 제10 절연막(87)을 마스크재로서 CMP 기술에 의해 제4 전극(89)의 막을 평탄화한 후, 상기 에칭을 행하는 것도 가능하다.
(d) 다음으로, 컨트롤 게이트(85)를 절연하기 위해 제12 절연막(90)을 전면에 형성한 후, CMP 기술을 이용하여, 제3 게이트 전극(85)만을 노출시켜, 도 105 내지 도 108에 도시한 구조를 형성한다. 이 때, 제12 절연막(90)은, 제3 게이트 전극(85)과 에칭 선택비가 얻어지는 것이 최저 조건이다.
(e) 다음으로, 선택 게이트 트랜지스터를 형성하는 공정의 하나로서, 리소그래피 기술과 에칭 기술을 이용하여, 제3 게이트 전극(85)을 선택 에칭한 후, 제13 절연막(91)을 전면에 퇴적한 후, CMP 기술을 이용하여, 제3 게이트 전극(85)만을 노출시켜, 도 109 내지 도 112에 도시한 구조를 형성한다.
(f) 다음으로, 리소그래피 기술과 에칭 기술을 이용하여, 도 113에 도시한 제3 개구 영역(110) 내의 제12 절연막(90)을 선택 에칭하여, 제4 게이트 전극(89)을 노출시켜, 도 113 내지 도 116에 도시한 구조를 형성한다.
(g) 다음으로, 에칭 기술을 이용하여 제3 게이트 전극(85)의 막 상면의 높이를 내리고, 제14 절연막(92)을 전면 형성한 후, 에칭 기술을 이용하여, 부유 게이트(89) 상면에 제어 게이트 폭보다 좁은 개구부를 형성하여, 도 117 내지 도 120에 도시한 구조를 형성한다. 여기서 형성하는 제14 절연막(92)은, 인접하는 컨트롤 게이트(85)와의 내압을 충분히 확보하기 위해 적절한 막 두께로 설정되는 것이 바람직하다.
(h) 다음으로, 금속막을 전면에 퇴적한 후, 리소그래피 기술과 에칭 기술을 이용하여, 컨트롤 게이트로서 기능하는 제3 게이트 전극(85)의 막과 금속막을 전기적으로 접속시켜, 워드선이며, 선택 게이트 트랜지스터의 게이트 배선으로 되는 제4 배선(93)을 형성하고, 층간 절연막으로 되는 제15 절연막(94)을 퇴적하여, 도 121 내지 도 124에 도시한 구조를 형성한다. 그 방법은, 예를 들면 금속막을 전면 형성한 후에 선택 에칭에 의해 제4 배선(93)을 형성하는 방법, 또는, 절연막을 형성한 후에 홈을 파서 금속을 매립하고, CMP에 의해 제4 배선(93)을 형성하는 방법 등 통상의 배선을 형성하는 방법이면 어느 것을 이용해도 형성 가능하다. 이들 배선을 형성하기 위한 리소그래피 시에 정합 어긋남이 발생하지만, 상기 컨트롤 게이트(85) 상면에 자기 정합적으로 형성한 개구부에 의해, 인접 워드선 사이에서의 내압은 충분히 확보하는 것이 가능하다. 또한, 컨트롤 게이트(85)와 상기 제4 배선(93)의 배선재와의 접촉 저항을 저감하기 위해, 제4 배선(93) 형성 전에 살리사이드 공정을 행하는 것도 물론 가능하다.
(i) 다음으로, 제16 절연막(95)을 전면에 퇴적한 후, 리소그래피 기술과 에칭 기술을 이용하여, 제4 컨택트 홈(96)과 제5 컨택트 홈(97)을 형성하여, 도 125 내지 도 128에 도시한 구조를 형성한다.
(j) 다음으로, 리소그래피 기술과 에칭 기술을 이용하여, 제16 절연막(95)만을 일부 제거하여, 제5 배선홈과 제6 배선홈을 형성한 후, 전면에 금속막을 퇴적하고, CMP 기술을 이용하여, 제16 절연막(95)까지 연마하여, 도 129 내지 도 132에 도시한 제4 컨택트(101)와 제5 컨택트(102)와 제5 배선(99)과 제6 배선(100)을 형성한다. 이 때, 제4 컨택트(101)에 접하는 인접하는 제4 게이트 전극(89)은, 제4 컨택트(101)를 통해 전기적으로 접속된다. 제4 배선(93)은 선택 게이트 트랜지스터의 게이트 배선으로 된다. 제5 컨택트(102)는, 제5 컨택트(102)에 접하는 선택 게이트 트랜지스터의 확산층에 전기적으로 접속된다. 그 결과, 인접하는 2개의 NAND 열은, 전기적으로 접속되며, 제5 컨택트(102)와 제6 배선(100)은 전기적으로 접속된다. 이 때, 제5 컨택트(102)와 제5 배선(99)과, 제4 컨택트(101)와 제6 배선(100)은 전기적으로 독립이다.
(k) 다음으로, 층간 절연막으로 되는 제17 절연막(103)을 전면에 퇴적한 후, 리소그래피 기술과 에칭 기술을 이용하여, 제6 컨택트 홈을 형성하고, 금속막을 퇴적하며, CMP 기술을 이용하여, 제17 절연막(103)까지 연마하여, 도 133 내지 도 136에 도시한 제6 컨택트(104)를 형성한다. 이 때, 제6 컨택트(104)는, 제6 배선(100)에 전기적으로 접속된다.
(l) 다음으로, 금속막을 전면에 퇴적하고, 리소그래피 기술과 에칭 기술을 이용하여, 도 137 내지 도 140에 도시한 제7 배선(106)을 형성한다. 이 때, 제7 배선(106)은, 제6 컨택트(104)와 전기적으로 접속된다. 제7 배선(106)은, 제6 컨택트(104)와 제6 배선(100)과 제5 컨택트(102)를 통해, 2개의 NAND 열에 전기적으로 접속된다. 그 결과, 제7 배선(106)은 비트선 BL로 된다.
이상의 공정을 거침으로써 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 배의 피치로 배치하는 것이 가능하다.
[실시예6]
도 141 내지 도 145를 이용하여, 본 발명의 실시예6에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 메모리 셀 영역(10), 선택 게이트 트랜지스터 영역(12), 및 비트선 형성의 제조 방법을 평면 패턴도, Ⅰ-Ⅰ 방향 단면도, Ⅱ-Ⅱ 방향 단면도, Ⅲ-Ⅲ 방향 단면도를 이용하여 설명한다.
(a) 도 141에 도시한 구조는, 실시예5의 도 113 내지 도 116에 상당한다. 실시예5와의 차이는, 제3 개구 영역(110), 제4 개구 영역(120)을 형성하고, 제4 배 선(93)으로 제1, 제2 선택 게이트 트랜지스터의 게이트 배선으로 하는 것이다.
(b) 도 142 내지 도 145에 실시예5의 도 137 내지 도 140에 상당하는 구조를 도시한다. 실시예2와 실시예3의 차이와 마찬가지로, 제5 배선(99), 및 제6 배선(100)과 제4 컨택트(101), 및 제5 컨택트(102)를 생략하는 것이 가능하다.
[실시예7]
도 146 내지 도 150을 이용하여, 본 발명의 실시예7에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 메모리 셀 영역(10), 선택 게이트 트랜지스터 영역(12), 및 비트선 형성의 제조 방법을 평면 패턴도, Ⅰ-Ⅰ 방향 단면도, Ⅱ-Ⅱ 방향 단면도, Ⅲ-Ⅲ 방향 단면도를 이용하여 설명한다.
(a) 도 146에 도시한 구조는 실시예5의 도 125 내지 도 128에 상당한다. 실시예5, 혹은 실시예6과의 차이는, 제3 개구 영역(110), 혹은 제4 개구 영역(120)을 형성할 필요가 없고, 제5 배선(99)으로 제1, 제2 선택 게이트 트랜지스터의 게이트 배선으로 하는 것이다.
(b) 도 147 내지 도 150에 실시예5의 도 137 내지 도 140에 상당하는 구조를 도시한다. 실시예2와 실시예3의 차이와 마찬가지로, 제3 개구 영역(110), 혹은 제4 개구 영역(120)을 형성하는 공정이 생략 가능하다.
[실시예8]
도 151 내지 도 154를 이용하여, 본 발명의 실시예8에 따른 불휘발성 반도체 기억 장치로서, NAND형 EEPROM의 특히 선택 게이트 트랜지스터 영역(12)의 제조 방법을 부분적인 단면 구조도를 이용하여 설명한다. 도 151 내지 도 154는 상기 실 시예2 및 실시예3에 관계되어 있으며, 특히 컨트롤 게이트(2)와 부유 게이트(8) 근방에서의 확대 단면 구조도로 되어 있다. 측벽 부분의 일부의 게이트간 절연막(130)을 박리하여 직접 부유 게이트(8)와 컨트롤 게이트(2)를 전기적으로 접촉시키는 구조를 갖는 점에 특징이 있다. 또한, 도 151 내지 도 154에서는, 실리콘 반도체 기판보다 위의 부분의 확대도로서, 실리콘 반도체 기판에 대해서는 생략하고 있다.
(a) 부유 게이트 혹은 선택 게이트 트랜지스터의 게이트 전극으로 되는 제1 게이트 전극(8)의 막을 리소그래피와 에칭에 의해 가공한 직후의 단면 구조는, 도 151에 도시한 바와 같이, 터널 산화막에 의해 형성된 제1 절연막(30)과, 제1 게이트 전극(8)과, 제2 절연막(32)을 구비한다.
(b) 다음으로, 제1 게이트 전극(8)과 컨트롤 게이트(2) 사이의 게이트간 절연막(130)을 전면에 퇴적한 직후의 단면 구조는, 도 152에 도시한 바와 같이, 도 151에서의 측벽 부분에도 거의 균일하게 게이트간 절연막(130)이 퇴적되어 있다.
(c) 다음으로, 상기 게이트간 절연막(130)을 제1 게이트 전극(8)의 측면에서, 리소그래피와 에칭에 의해 박리한 직후의 단면 구조는, 도 153의 부분 M으로 나타낸 바와 같이, 게이트간 절연막(130) 박리 시에 제1 게이트 전극(8) 상의 게이트간 절연막(130)도 일부 제거되어 있어도 된다. 혹은 또한, 도 153의 부분 N으로 나타낸 바와 같이, 박리 부분은 제1 게이트 전극(8)의 측면의 일부이어도 된다. 또는, 박리 부분은 제1 게이트 전극(8)의 측면의 전부이어도 된다. 제1 게이트 전극(8)과, 선택 게이트 트랜지스터의 선택 게이트 배선(SG)으로 되는 컨트롤 게이트 (CG)(2)가 전기적으로 접속될 수 있는 구조가 실현되어 있으면 된다.
(d) 다음으로, 컨트롤 게이트(CG) 및 선택 게이트 트랜지스터의 게이트 배선(SG)으로 되는 게이트 전극막을 전면에 퇴적한 후, 도 154에 도시한 바와 같이, 제1 게이트 전극(8)과 컨트롤 게이트(CG)(2) 및 선택 게이트 트랜지스터의 선택 게이트 배선(SG)으로 되는 게이트 전극막을 전기적으로 접촉시킨다. 그 후의 공정은, 실시예2 및 실시예3과 마찬가지이다. 단, 제1 게이트 전극(8) 상면의 마스크재를 박리하는 공정은 필요없다.
[실시예9]
본 발명의 실시예1 내지 실시예8에 따른 불휘발성 반도체 기억 장치에서의 응용예를 본 발명의 실시예9로서 도 155에 도시한다. 도 155는 본 발명에 따른 플래시 메모리 장치 및 시스템의 주요 구성 요소의 개략적인 블록도이다. 도면에 도시한 바와 같이, 플래시 메모리 시스템(142)은 호스트 플랫폼(144) 및 유니버셜 직렬 버스(USB) 플래시 장치(146)로 구성된다.
호스트 플랫폼(144)은, USB 케이블(148)을 통해, 본 발명에 따른 USB 플래시 장치(146)에 접속되어 있다. 호스트 플랫폼(144)은, USB 호스트 커넥터(150)를 통해 USB 케이블(148)에 접속하고, USB 플래시 장치(146)는 USB 플래시 장치 커넥터(152)를 통해 USB 케이블(148)에 접속한다. 호스트 플랫폼(144)은, USB 버스 상의 패킷 전송을 제어하는 USB 호스트 제어기(154)를 갖는다.
USB 플래시 장치(146)는, USB 플래시 장치(146)의 다른 요소를 제어하고, 또한 USB 플래시 장치(146)의 USB 버스에의 인터페이스를 제어하는 USB 플래시 장치 제어기(156)와, USB 플래시 장치 커넥터(152)와, 본 발명의 실시예1 내지 실시예8에 따른 불휘발성 반도체 기억 장치로 구성된 적어도 하나의 플래시 메모리 모듈(158)을 포함한다.
USB 플래시 장치(146)가 호스트 플랫폼(144)에 접속되면, 표준 USB 열거 처리가 시작된다. 이 처리에서, 호스트 플랫폼(144)은, USB 플래시 장치(146)를 인지하여 USB 플래시 장치(146)와의 통신 모드를 선택하고, 엔드 포인트라는, 전송 데이터를 저장하는 FIFO 버퍼를 통해, USB 플래시 장치(146)와의 사이에서 데이터의 송수신을 행한다. 호스트 플랫폼(144)은, 다른 엔드 포인트를 통해 USB 플래시 장치(146)의 탈착 등의 물리적, 전기적 상태의 변화를 인식하고, 수취해야 할 패킷이 있으면, 그것을 수취한다.
호스트 플랫폼(144)은, USB 호스트 제어기(154)에 요구 패킷을 보냄으로써, USB 플래시 장치(146)로부터의 서비스를 구한다. USB 호스트 제어기(154)는, USB 케이블(148) 상에 패킷을 송신한다. USB 플래시 장치(146)가 이 요구 패킷을 받아들인 엔드 포인트를 갖는 장치이면, 이들 요구는 USB 플래시 장치 제어기(156)에 의해 수취된다.
다음으로, USB 플래시 장치 제어기(156)는, 플래시 메모리 모듈(158)로부터, 혹은 플래시 메모리 모듈(158)에, 데이터의 판독, 기입, 혹은 소거 등의 다양한 조작을 행한다. 그와 함께, USB 어드레스의 취득 등의 기본적인 USB 기능을 서포트한다. USB 플래시 장치 제어기(156)는, 플래시 메모리 모듈(158)의 출력을 제어하는 제어 라인(160)을 통해, 또한, 예를 들면, /CE 등의 다양한 다른 신호나 판독 기입 신호를 통해, 플래시 메모리 모듈(158)을 제어한다. 또한, 플래시 메모리 모듈(158)은, 어드레스 데이터 버스(162)에 의해서도 USB 플래시 장치 제어기(156)에 접속되어 있다. 어드레스 데이터 버스(162)는, 플래시 메모리 모듈(158)에 대한 판독, 기입 혹은 소거의 커맨드와, 플래시 메모리 모듈(158)의 어드레스 및 데이터를 전송한다.
호스트 플랫폼(144)이 요구한 다양한 조작에 대한 결과 및 상태에 관하여 호스트 플랫폼(144)에 알리기 위해, USB 플래시 장치(146)는, 상태 엔드 포인트(엔드 포인트0)를 이용하여 상태 패킷을 송신한다. 이 처리에서, 호스트 플랫폼(144)은, 상태 패킷이 없는지를 체크하고(폴링), USB 플래시 장치(146)는, 새로운 상태 메시지의 패킷이 존재하지 않는 경우에 빈 패킷을, 혹은 상태 패킷 그 자체를 돌려보낸다.
이상, USB 플래시 장치의 다양한 기능을 실현 가능하다. 상기 USB 케이블을 생략하고, 커넥터 사이를 직접 접속하는 것도 가능하다.
상기한 바와 같이, 본 발명은 실시예에 따라 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해하면 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시예 및 운용 기술이 명백해질 것이다. 따라서, 본 발명의 기술 범위는 상기한 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다. 또한, 상기 각 실시예는 각각 조합하여 실시할 수 있다. 이와 같 이, 본 발명은 여기서는 기재하지 않는 다양한 실시예 등을 포함하는 것은 물론이다.
본 발명에 따르면, NAND형 EEPROM에서, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, 비트선 BL과 비트선 BL측의 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트 CB를 NAND 열 피치의 2배의 피치로 배치하는 것이 가능하게 되어, NAND형 EEPROM의 고집적화를 가능하게 하는, 불휘발성 반도체 기억 장치를 제공할 수 있다.
본 발명의 불휘발성 반도체 기억 장치에 따르면, 2열의 NAND 열에서 1개의 비트선 BL을 공유하여, NAND형 EEPROM의 고집적화를 가능하게 하기 때문에, 메모리 카드, IC 카드뿐만 아니라, 차량 탑재용 시스템, 하드디스크 드라이버, 휴대 전화, 고속 네트워크용 모뎀 기기 등 폭넓은 산업상의 이용 가능성이 존재한다.

Claims (27)

  1. 부유 게이트, 상기 부유 게이트의 양측에 배치된 제1, 제2 컨트롤 게이트를 게이트 구조로 하는 메모리 셀 트랜지스터가 복수 직렬로 접속된 제1 및 제2 메모리 셀 열과,
    상기 제1 메모리 셀 열과 비트선 사이에 접속된 제1 선택 게이트 트랜지스터와,
    상기 제2 메모리 셀 열과 상기 비트선 사이에 접속된 제2 선택 게이트 트랜지스터
    를 구비하고,
    상기 비트선과 상기 제1 및 제2 선택 게이트 트랜지스터의 확산층을 접속하는 비트선 컨택트를 상기 메모리 셀 열 피치의 2배의 피치로 배치하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 메모리 셀 열과 소스선 사이에 각각 접속된 제3 선택 게이트 트랜지스터를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 셀 열과 소스선 사이에 접속된 제3 선택 게이트 트랜지스터 와,
    상기 제2 메모리 셀 열과 상기 소스선 사이에 접속된 제4 선택 게이트 트랜지스터
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1, 제2 컨트롤 게이트에 접속되며, 상기 비트선에 대하여 직교하는 복수의 컨트롤 게이트선과,
    상기 제1 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제1 선택 게이트선과,
    상기 제2 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제2 선택 게이트선과,
    상기 제3 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제3 선택 게이트선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 메모리 셀의 상기 제1, 제2 컨트롤 게이트에 접속되며, 상기 비트선에 대하여 직교하는 복수의 컨트롤 게이트선과,
    상기 제1 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제1 선택 게이트선과,
    상기 제2 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제2 선택 게이트선과,
    상기 제3 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제3 선택 게이트선과,
    상기 제4 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제4 선택 게이트선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 비트선에 접속되는 비트선 구동 회로와,
    상기 컨트롤 게이트선에 접속되는 컨트롤 게이트선 구동 회로와,
    상기 선택 게이트선에 접속되는 선택 게이트선 구동 회로와,
    상기 소스선에 접속되는 소스선 구동 회로
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    반도체 기판과 상기 부유 게이트 사이에 형성된 게이트 절연막과,
    상기 부유 게이트의 양측에 대응하는 상기 반도체 기판 내에 형성되며, 상기 메모리 셀 트랜지스터의 소스 또는 드레인으로 되는 확산층과,
    상기 2개의 확산층에 면하는 상기 제1, 제2 컨트롤 게이트와 상기 부유 게이트 사이의 2개의 측벽에 형성되는 게이트간 절연막
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 메모리 셀 열과 소스선 사이에 접속된 제3 선택 게이트 트랜지스터를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 제1 메모리 셀 열과 소스선 사이에 접속된 제3 선택 게이트 트랜지스터와,
    상기 제2 메모리 셀 열과 상기 소스선 사이에 접속된 제4 선택 게이트 트랜지스터
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 메모리 셀의 상기 제1, 제2 컨트롤 게이트에 접속되며, 상기 비트선에 대하여 직교하는 복수의 컨트롤 게이트선과,
    상기 제1 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제1 선택 게이트선과,
    상기 제2 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제2 선택 게이트선과,
    상기 제3 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제3 선택 게이트선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 메모리 셀의 상기 제1, 제2 컨트롤 게이트에 접속되며, 상기 비트선에 대하여 직교하는 복수의 컨트롤 게이트선과,
    상기 제1 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제1 선택 게이트선과,
    상기 제2 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제2 선택 게이트선과,
    상기 제3 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제3 선택 게이트선과,
    상기 제4 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제4 선택 게이트선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 비트선에 접속되는 비트선 구동 회로와,
    상기 컨트롤 게이트선에 접속되는 컨트롤 게이트선 구동 회로와,
    상기 선택 게이트선에 접속되는 선택 게이트선 구동 회로와,
    상기 소스선에 접속되는 소스선 구동 회로
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서,
    반도체 기판에 형성된 홈과,
    상기 부유 게이트와 상기 홈의 바닥부 사이에 형성된 제8 게이트 절연막과,
    상기 부유 게이트의 양측에 대응하는 상기 반도체 기판 내에 형성되며, 상기 메모리 셀 트랜지스터의 소스 또는 드레인으로 되는 확산층과,
    상기 확산층 상에 위치하며, 상기 부유 게이트를 구동하는 제1, 제2 컨트롤 게이트와 상기 부유 게이트 사이의 양 측벽에 형성된 게이트간 절연막
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 제1 및 제2 메모리 셀 열과 소스선 사이에 각각 접속된 제3 선택 게이트 트랜지스터를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 제1 메모리 셀 열과 소스선 사이에 접속된 제3 선택 게이트 트랜지스터와,
    상기 제2 메모리 셀 열과 상기 소스선 사이에 접속된 제4 선택 게이트 트랜지스터
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 메모리 셀의 상기 제1, 제2 컨트롤 게이트에 접속되며, 상기 비트선에 대하여 직교하는 복수의 컨트롤 게이트선과,
    상기 제1 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제1 선택 게이트선과,
    상기 제2 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제2 선택 게이트선과,
    상기 제3 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제3 선택 게이트선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 메모리 셀의 상기 제1, 제2 컨트롤 게이트에 접속되며, 상기 비트선에 대하여 직교하는 복수의 컨트롤 게이트선과,
    상기 제1 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제1 선택 게이트선과,
    상기 제2 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제2 선택 게이트선과,
    상기 제3 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제3 선택 게이트선과,
    상기 제4 선택 게이트 트랜지스터의 게이트에 접속되며, 상기 복수의 컨트롤 게이트선에 평행하게 배열된 제4 선택 게이트선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 비트선에 접속되는 비트선 구동 회로와,
    상기 컨트롤 게이트선에 접속되는 컨트롤 게이트선 구동 회로와,
    상기 선택 게이트선에 접속되는 선택 게이트선 구동 회로와,
    상기 소스선에 접속되는 소스선 구동 회로
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 반도체 기판 상에 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터의 게이트 절연막으로 되는 제1 절연막을 형성하는 공정과,
    상기 메모리 셀 트랜지스터의 부유 게이트 및 상기 선택 게이트 트랜지스터 의 게이트 전극으로 되는 제1 게이트 전극을 형성하고, 또한 제2 절연막을 형성하는 공정과,
    소자 분리 영역을 형성한 후, 상기 메모리 셀 트랜지스터의 부유 게이트와 컨트롤 게이트의 층간 절연막으로 되는 제3 절연막을 퇴적하고, 상기 메모리 셀 트랜지스터의 컨트롤 게이트와 상기 선택 게이트 트랜지스터의 게이트 배선으로 되는 제2 게이트 전극을 형성하는 공정과,
    제4 절연막을 전면에 적층 형성하고, 상기 제2 게이트 전극 상과 노출된 상기 반도체 기판 표면 상의 상기 제4 절연막을 제거하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    제1 개구 영역 내의 상기 제2 절연막 및 상기 제3 절연막을 제거한 후, 상기 제2 게이트 전극 상과, 상기 제1 개구 영역 내의 상기 제1 게이트 전극 상과, 노출된 상기 반도체 기판 표면 상에만 금속 살리사이드막을 형성하는 공정과,
    제5 및 제6 절연막을 전면에 적층한 후, 제1 컨택트 홈과 제2 컨택트 홈을 형성하는 공정과,
    상기 제6 절연막만을 일부 제거하여, 제1 배선홈과 제2 배선홈을 형성한 후, 전면에 제1 금속막을 퇴적하고, 상기 제6 절연막까지 연마하여, 제1 컨택트와 제2 컨택트와 제1 배선과 제2 배선을 형성하고, 상기 제1 컨택트에 접하는 인접하는 상기 부유 게이트를 상기 제1 컨택트를 통해 전기적으로 접속하고, 상기 제1 컨택트 와 상기 제1 배선을 전기적으로 접속하며, 상기 제2 컨택트를 상기 제2 컨택트에 접하는 상기 선택 게이트 트랜지스터의 확산층에 전기적으로 접속하여 인접하는 2개의 메모리 셀 열을 전기적으로 접속하고, 상기 제2 컨택트와 상기 제2 배선을 전기적으로 접속하는 공정과,
    제7 절연막을 전면에 퇴적한 후, 제3 컨택트 홈을 형성하고, 제2 금속막을 퇴적하며, 상기 제7 절연막까지 연마하여, 상기 제2 금속막으로 이루어지는 제3 컨택트를 형성하여 상기 제3 컨택트를 상기 제2 배선에 전기적으로 접속하는 공정과,
    제3 금속막을 전면에 퇴적하고, 제3 배선을 형성하여 상기 제3 배선을 상기 제2 금속막으로 이루어지는 제3 컨택트와 전기적으로 접속하며, 상기 제3 배선을, 상기 제3 컨택트와 상기 제2 배선과 상기 제2 컨택트를 통해, 상기 2개의 메모리 셀 열에 전기적으로 접속하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  21. 제19항에 있어서,
    제1 개구 영역 내와 제2 개구 영역 내의 제2 절연막 및 제3 절연막을 제거하여, 제2 게이트 전극 상과, 제1 개구 영역 및 제2 개구 영역 내의 제1 게이트 전극 상과, 노출된 반도체 기판 표면 상에만 금속 살리사이드막을 형성하는 공정과,
    제5 절연막을 전면에 적층하여, 제2 컨택트 홈을 형성하는 공정과,
    전면에 제1 금속막을 퇴적하고, 제5 절연막까지 연마하여, 제2 컨택트를 형 성하며, 상기 제2 컨택트를, 상기 제2 컨택트에 접하는 상기 선택 게이트 트랜지스터의 확산층에 전기적으로 접속하여, 인접하는 2개의 메모리 셀 열을 전기적으로 접속하는 공정과,
    제3 금속막을 전면에 퇴적하여 제3 배선을 형성하고, 상기 제3 배선을 상기 제2 컨택트와 전기적으로 접속하며, 상기 제3 배선을, 상기 제2 컨택트를 통해, 2개의 메모리 셀 열에 전기적으로 접속하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  22. 제19항에 있어서,
    전면에 금속 박막을 형성하여 가열을 행하고, 상기 제2 절연막과 상기 제4 절연막을 살리사이드 억제막으로서 사용함으로써, 상기 제2 게이트 전극 상과 노출된 실리콘 반도체 기판 표면 상에만 금속 살리사이드막을 형성하는 공정과,
    제5 및 제6 절연막을 전면에 적층한 후, 제1 컨택트 홈과 제2 컨택트 홈을 형성하는 공정과,
    제6 절연막만을 일부 제거하여, 제1 배선홈과 제2 배선홈을 형성한 후, 전면에 제1 금속막을 퇴적하고, 제6 절연막까지 연마하여, 제1 컨택트와 제2 컨택트와 제1 배선과 제2 배선을 형성하고, 상기 제1 컨택트에 접하는 인접하는 부유 게이트를, 상기 제1 컨택트를 통해 전기적으로 접속하고, 상기 제1 컨택트와 상기 제1 배선을 전기적으로 접속하며, 상기 제2 컨택트를 상기 제2 컨택트에 접하는 선택 게 이트 트랜지스터의 확산층에 전기적으로 접속하여, 인접하는 2열의 메모리 셀 열을 전기적으로 접속하고, 상기 제2 컨택트와 상기 제2 배선을 전기적으로 접속하는 공정과,
    제7 절연막을 전면에 퇴적한 후, 제3 컨택트 홈을 형성하여 제2 금속막을 퇴적하고, 상기 제7 절연막까지 연마하여 제3 컨택트를 형성하고, 상기 제3 컨택트를 상기 제2 배선에 전기적으로 접속하는 공정과,
    제3 금속막을 전면에 퇴적하여 제3 배선을 형성하고, 상기 제3 배선을 상기 제3 컨택트와 전기적으로 접속하며, 상기 제3 배선을, 상기 제3 컨택트와 상기 제2 배선과 상기 제2 컨택트를 통해, 2개의 메모리 셀 열에 전기적으로 접속하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  23. 반도체 기판 상에 메모리 셀 트랜지스터의 게이트 절연막으로 되는 제8 절연막과, 컨트롤 게이트로 되는 제3 게이트 전극과, 제9 절연막을 적층 형성하는 공정과,
    소자 분리 영역 형성 후, 반도체 기판을 에칭하여, 부유 게이트의 형성 예정 부분을 형성하는 공정과,
    열 처리 후, 컨트롤 게이트와 부유 게이트 사이의 층간 절연막으로 되는 제10 절연막을 퇴적하고, 상기 메모리 셀 트랜지스터의 채널 프로파일을 형성한 후, 터널 절연막으로서 기능하는 제11 절연막 형성부의 개구를 행하는 공정과,
    상기 메모리 셀 트랜지스터의 터널 절연막으로 되는 제11 절연막을 형성하는 공정과,
    부유 게이트로 되는 제4 게이트 전극을 전면에 적층하고, 에치백 기술을 이용하여, 상기 부유 게이트의 높이를 내리는 공정과,
    제12 절연막을 전면에 형성한 후, 상기 제3 게이트 전극만을 노출시키는 공정과,
    상기 제3 게이트 전극막을 선택 에칭한 후, 제13 절연막을 전면에 퇴적한 후, 상기 제3 게이트 전극만을 노출시키는 공정과,
    제3 개구 영역 내의 상기 제12 절연막을 선택 에칭하여, 상기 제4 게이트 전극을 노출시키는 공정과,
    에칭 기술을 이용하여 상기 제3 게이트 전극의 상면의 높이를 내리고, 제14 절연막을 전면 형성한 후, 상기 부유 게이트 상면에 게이트 폭보다 좁은 개구부를 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  24. 제23항에 있어서,
    금속막을 전면에 퇴적한 후, 상기 제3 게이트 전극과 상기 금속막을 전기적으로 접속시키고, 상기 메모리 셀 트랜지스터의 컨트롤 게이트선과 선택 게이트 트랜지스터의 게이트 배선으로 되는 제4 배선을 형성하며, 층간 절연막으로 되는 제15 절연막을 퇴적하는 공정과,
    제16 절연막을 전면에 퇴적한 후, 제4 컨택트 홈과 제5 컨택트 홈을 형성하는 공정과,
    상기 제16 절연막만을 일부 제거하여, 제5 배선홈과 제6 배선홈을 형성한 후, 전면에 금속막을 퇴적하고, 상기 제16 절연막까지 연마하여, 제4 컨택트와 제5 컨택트와 제5 배선과 제6 배선을 형성하고, 상기 제4 컨택트에 접하는 인접하는 상기 제4 게이트 전극을, 상기 제4 컨택트를 통해 전기적으로 접속하고, 상기 제4 배선을 상기 선택 게이트 트랜지스터의 게이트 배선으로 하며, 상기 제5 컨택트는, 상기 제5 컨택트에 접하는 상기 선택 게이트 트랜지스터의 확산층에 전기적으로 접속하여 인접하는 2개의 메모리 셀 열을 전기적으로 접속하고, 상기 제5 컨택트와 상기 제6 배선을 전기적으로 접속하는 공정과,
    제17 절연막을 전면에 퇴적한 후, 제6 컨택트 홈을 형성하고, 금속막을 퇴적하며, 상기 제17 절연막을 연마하여, 제6 컨택트를 형성하고, 상기 제6 컨택트를 상기 제6 배선에 전기적으로 접속하는 공정과,
    금속막을 전면에 퇴적하고, 제7 배선을 형성하여 상기 제7 배선을 상기 제6 컨택트와 전기적으로 접속하고, 상기 제7 배선을, 상기 제6 컨택트와 상기 제6 배선과 상기 제5 컨택트를 통해, 상기 2개의 메모리 셀 열에 전기적으로 접속하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  25. 제23항에 있어서,
    금속막을 전면에 퇴적한 후, 상기 제3 게이트 전극과 상기 금속막을 전기적으로 접속시키고, 상기 메모리 셀 트랜지스터의 컨트롤 게이트선으로 되는 제8 배선과 선택 게이트 트랜지스터의 게이트 배선으로 되는 제4 배선을 형성하며, 층간 절연막으로 되는 제15 절연막을 퇴적하는 공정과,
    상기 제4 배선을 상기 선택 게이트 트랜지스터의 게이트 배선으로 하고, 제17 절연막을 전면에 퇴적한 후, 제8 컨택트 홈을 형성하고, 금속막을 퇴적하며, 제17 절연막을 연마하여, 제8 컨택트를 형성하고, 상기 선택 게이트 트랜지스터의 확산층과 전기적으로 접속하는 공정과,
    금속막을 전면에 퇴적하여, 제7 배선을 형성하고, 상기 제7 배선을 상기 제8 컨택트를 통해, 2개의 메모리 셀 열에 전기적으로 접속하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  26. 제23항에 있어서,
    금속막을 전면에 퇴적한 후, 상기 제3 게이트 전극과 상기 금속막을 전기적으로 접속시키고, 상기 메모리 셀 트랜지스터의 컨트롤 게이트선으로 되는 제4 배선을 형성하며, 층간 절연막으로 되는 제15 절연막을 퇴적하는 공정과,
    제16 절연막을 전면에 퇴적한 후, 제4 컨택트 홈과 제5 컨택트 홈을 형성하는 공정과,
    상기 제16 절연막만을 일부 제거하여, 제5 배선홈과 제6 배선홈을 형성한 후, 전면에 금속막을 퇴적하고, 상기 제16 절연막까지 연마하여, 제4 컨택트와 제5 컨택트와 제5 배선과 제6 배선을 형성하고, 상기 제4 컨택트에 접하는 인접하는 상기 제4 게이트 전극을 상기 제4 컨택트를 통해 전기적으로 접속하고, 상기 제5 배선을 상기 선택 게이트 트랜지스터의 게이트 배선으로 하고, 상기 제5 컨택트를 상기 제5 컨택트에 접하는 상기 선택 게이트 트랜지스터의 확산층에 전기적으로 접속하여 인접하는 2개의 메모리 셀 열을 전기적으로 접속하며, 상기 제5 컨택트와 상기 제6 배선을 전기적으로 접속하는 공정과,
    제17 절연막을 전면에 퇴적한 후, 제6 컨택트 홈을 형성하고, 금속막을 퇴적하며, 제17 절연막을 연마하여, 제6 컨택트를 형성하고, 상기 제6 컨택트를 상기 제6 배선에 전기적으로 접속하는 공정과,
    금속막을 전면에 퇴적하고, 제7 배선을 형성하여, 상기 제7 배선을 상기 제6 컨택트와 전기적으로 접속하고, 상기 제7 배선을 상기 제6 컨택트와 상기 제6 배선과 상기 제5 컨택트를 통해, 2개의 메모리 셀 열에 전기적으로 접속하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  27. 반도체 기판 상에, 터널 절연막으로 되는 제1 절연막과, 선택 게이트 트랜지스터의 게이트 전극으로 되는 제1 게이트 전극과, 제2 절연막을 형성한 후, 리소그래피와 에칭에 의해 가공하는 공정과,
    상기 제1 게이트 전극과 컨트롤 게이트 형성 예정 영역 사이의 게이트간 절연막을 전면에 퇴적하는 공정과,
    상기 게이트간 절연막을 상기 제1 게이트 전극의 측면에서, 리소그래피와 에칭에 의해 박리하는 공정과,
    컨트롤 게이트 및 선택 게이트 트랜지스터의 게이트 배선으로 되는 게이트 전극막을 전면에 퇴적한 후, 상기 제1 게이트 전극과 상기 컨트롤 게이트 및 상기 선택 게이트 트랜지스터의 게이트 배선으로 되는 상기 게이트 전극막을 전기적으로 접촉시키는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
KR1020040060229A 2003-08-01 2004-07-30 불휘발성 반도체 기억 장치 및 그 제조 방법 KR100575181B1 (ko)

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JP2003285015A JP2005056989A (ja) 2003-08-01 2003-08-01 不揮発性半導体記憶装置及びその製造方法
JPJP-P-2003-00285015 2003-08-01

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