KR100780774B1 - 낸드형 플래쉬 메모리소자 및 그 제조방법 - Google Patents
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Abstract
낸드형 플래쉬 메모리소자의 제조방법은, 반도체기판 상에, 터널절연막, 플로팅게이트용 도전막 및 유전체막을 형성하는 단계, 선택 트랜지스터 영역의 유전체막의 일부를 식각하여 플로팅게이트용 도전막을 노출시키는 개구부를 형성하는 단계, 개구부를 저저항막으로 매립하는 단계, 반도체기판 상에 컨트롤게이트용 도전막을 형성하는 단계, 및 컨트롤게이트용 도전막, 유전체막, 플로팅게이트용 도전막 및 터널절연막을 식각하여 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트스택을 형성하는 단계를 포함한다.
낸드 플래쉬메모리, 소스 선택트랜지스터, 드레인 선택트랜지스터, 접촉저항
Description
도 1은 낸드형 플래쉬 메모리소자의 등가회로이다.
도 2는 본 발명에 의한 낸드형 플래쉬 메모리소자의 일 실시예를 도시한 단면도이다.
도 3 내지 도 8은 본 발명에 의한 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 낸드형 플래쉬 메모리소자 및 그 제조방법에 관한 것으로, 특히 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에서의 접촉저항을 최소화하여 소자의 동작속도를 향상시킬 수 있는 낸드형 플래쉬 메모리소자 및 그 제조방법에 관한 것이다.
낸드형 플래쉬 메모리(NAND type flash memory) 소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리소자로서, MP3 플레이어, 디지털 카메라, 캠코더(camcoder), 노트북 컴퓨터, PDA, 셀룰러폰(cellular phone) 등의 휴대용 가전(portable electronics)과 컴퓨터 바이오스(BIOS), 프린터, USB 드라이브(drive) 등에 널리 사용된다.
도 1은 낸드형 플래쉬 메모리소자의 등가회로이다.
메모리 셀 어레이는 대응하는 비트라인들(BL1, BL2...)에 연결된 복수 개의 셀 스트링(cell string)들로 구성된다. 각각의 셀 스트링은 소스 선택트랜지스터(SST)와, 메모리 셀들(M1∼M32)과, 드레인 선택트랜지스터(DST)로 이루어진다. 드레인 선택트랜지스터(DST)는 비트라인(BLe, BLo)에 연결되며 소스 선택트랜지스터(SST)는 공통소스라인(CSL)에 연결된다. 메모리 셀들(M1∼M32)은 소스 선택트랜지스터(SST)와 드레인 선택트랜지스터(DST) 사이에 직렬로 연결된다. 하나의 스트링 내에 포함된 메모리 셀의 수는 메모리소자의 저장용량에 따라 달라질 수 있다. 셀 스트링들의 소스 선택트랜지스터들(SST)의 게이트는 소스 선택라인(SSL)에 공통으로 접속되어 있다. 소스 선택라인(SSL)은 로우디코더로부터 제공되는 스트링 선택신호를 전송하는 역할을 한다. 로우디코더로부터 제공되는 드레인 선택신호를 전송하는 드레인선택라인(DSL)에는 셀 스트링들의 드레인 선택트랜지스터(DST)들의 게이트가 접속된다. 메모리 셀들(M1∼M32)의 컨트롤게이트 각각에는 워드라인들(WL1∼WL32)이 접속된다.
상기 메모리 셀의 트랜지스터는 터널절연막, 플로팅게이트, ONO(Oxide-Nitride-Oxide) 게이트간절연막 및 컨트롤게이트가 차례로 적층된 구조로 이루어진다. 소스 선택트랜지스터(SST)와 드레인 선택트랜지스터(DST)에서는 게이트간절연막을 관통하도록 형성된 컨택홀을 통해 셀 트랜지스터의 플로팅게이트를 형성하기 위한 제1 폴리실리콘막과 컨트롤게이트를 형성하기 위한 제2 폴리실리콘막이 접촉된 구조로 이루어져 있다. 이때, 제1 폴리실리콘막과 제2 폴리실리콘막 사이의 접촉저항이 비정상적으로 높게 되면, 신호전달이 지연되어 칩 불량(chip fail)이 발생하고 제조수율이 급격하게 저하된다.
이렇게 소스 선택트랜지스터 또는 드레인 선택트랜지스터에서 제1 폴리실리콘막과 제2 폴리실리콘막의 접촉저항이 높아지는 이유는, 컨택을 형성하기 위하여 게이트간절연막을 식각할 때 발생한 폴리머(polymer)나 기생 산화막이 제2 폴리실리콘막을 증착하기 전에 식각액에 의해 충분히 제거되지 않고 잔류하기 때문이다. 뿐만 아니라, 제1 폴리실리콘막과 제2 폴리실리콘막을 접촉시키기 위한 컨택 자체도 저항이 높기 때문에 소스 선택라인(SSL) 및 드레인 선택라인(DSL)의 신호지연을 초래하고 칩 불량의 발생을 유발하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 선택 트랜지스터에서의 제1 폴리실리콘막과 제2 폴리실리콘막 사이의 접촉저항을 감소시켜 신호지연을 방지할 수 있는 구조의 낸드형 플래쉬 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 선택 트랜지스터에서의 제1 폴리실리콘막과 제2 폴리실리콘막 사이의 접촉저항을 감소시켜 신호지연을 방지할 수 있는 낸드형 플래쉬 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모리소 자는, 반도체기판 상에 형성된 소스 선택트랜지스터, 메모리 셀, 드레인 선택트랜지스터; 상기 소스 선택트랜지스터와 드레인 선택트랜지스터 내에 플로팅게이트와 컨트롤게이트를 연결하기 위해 형성된 개구부; 상기 개구부 내에 형성된 저저항막을 구비하는 것을 특징으로 한다.
상기 저저항막은 금속 실리사이드막일 수 있다. 상기 금속은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt) 니오븀(Nb) 중의 어느 하나일 수 있다.
상기 저저항막과 상기 개구부의 측벽 사이에 배치된 스페이서를 더 구비할 수 있다. 상기 스페이서는 폴리실리콘막으로 이루어진다.
상기 개구부에는 상기 개구부의 내벽을 따라 배치된 저저항막과 상기 개구부의 나머지 부분을 매립하도록 배치된 장벽금속막이 배치될 수 있다. 상기 장벽금속막은 티타늄나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN) 및 텅스텐(W) 중의 어느 하나로 이루어진다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모리소자의 제조방법은, 반도체기판 상에, 터널절연막, 플로팅게이트용 도전막 및 유전체막을 형성하는 단계; 선택 트랜지스터 영역의 상기 유전체막의 일부를 식각하여 상기 플로팅게이트용 도전막을 노출시키는 개구부를 형성하는 단계; 상기 개구부를 저저항막으로 매립하는 단계; 상기 반도체기판 상에 컨트롤게이트용 도전막을 형성하는 단계; 및 상기 컨트롤게이트용 도전막, 유전체막, 플로팅게이트용 도전막 및 터널절연막을 식각하여 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트스택을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 플로팅게이트용 도전막 및 컨트롤게이트용 도전막 중 적어도 어느 하나는 폴리실리콘막으로 형성할 수 있다.
상기 개구부를 형성하는 단계 전에, 상기 유전체막 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다. 상기 버퍼층은 폴리실리콘막으로 형성할 수 있다.
상기 개구부를 형성하는 단계 후에, 상기 개구부의 측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 스페이서는 폴리실리콘막으로 형성할 수 있다.
상기 스페이서를 형성하는 단계 후에, 노출된 플로팅게이트용 도전막의 상부를 식각하여 리세스시키는 단계를 더 포함할 수 있다.
상기 개구부를 매립하는 단계는, 개구부의 내벽에 실리사이드막을 형성하는 단계를 포함할 수 있다. 상기 실리사이드를 형성하기 위한 금속막은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt) 니오븀(Nb) 중의 어느 하나로 형성할 수 있다.
상기 개구부의 내벽에 실리사이드막을 형성하는 단계 후에, 상기 개구부의 나머지 영역에 저항을 감소시키기 위한 장벽금속막을 형성하는 단계를 더 포함할 수 있다. 상기 장벽금속막은 티타늄나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN) 및 텅스텐(W) 중의 어느 하나로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 2는 본 발명의 일 실시예에 의한 낸드형 플래쉬 메모리소자의 일 실시예를 도시한 단면도이다.
도 2를 참조하면, 반도체기판(200)은 다수의 메모리 셀 트랜지스터가 형성되는 영역(B)과 소스 선택트랜지스터 또는 드레인 선택트랜지스터가 형성되는 영역(A)으로 이루어져 있다.
도면에서 가운데에 위치하는 메모리 셀 트랜지스터는 반도체기판(200) 상에 배치된 터널절연막(210), 플로팅게이트(220), 게이트간절연막(230), 컨트롤게이트(290), 상기 컨트롤게이트 상에 형성된 저저항층(292), 그리고 하드마스크(294)로 이루어진 게이트스택을 구비한다.
터널절연막(210)은 예컨대 실리콘산화막(SiO2)으로 이루어진다.
플로팅게이트(220)는 예컨대 불순물이 도핑된 제1 폴리실리콘막으로 이루어진다.
게이트간절연막(230)은 예컨대 산화막(SiO2)(232), 질화막(Si3N4)(234), 그리고 산화막(SiO2)(236)이 차례로 적층된 ONO(Oxide-Nitride-Oxide) 구조로 이루어질 수 있다.
컨트롤게이트(290)는 불순물이 도핑된 제2 폴리실리콘막으로 이루어지나, 경우에 따라서 금속으로 이루어질 수 있다. 컨트롤게이트(290)가 폴리실리콘막으로 이루어질 경우에는 컨트롤게이트의 저항을 감소시키기 위하여 도시된 바와 같이 폴리실리콘막 위에 예컨대 텅스텐(W) 또는 텅스텐실리사이드(WSi)로 이루어진 저저항 층(292)을 더 구비할 수 있다.
상기 컨트롤게이트(290) 또는 저저항층(292) 위에는 게이트스택을 형성하기 위한 식각공정시 하부 막질들을 보호하기 위한 하드마스크(294)가 배치된다.
한편, 소스 선택트랜지스터 및 드레인 선택트랜지스터가 형성되는 영역에서는, 플로팅게이트(220)용 제1 폴리실리콘막과 컨트롤게이트(290)용 제2 폴리실리콘막을 접촉시키기 위하여 컨택이 배치된다. 상기 컨택은 게이트간절연막(230)이 식각되어 형성된 개구부의 내부에 배치된다. 상기 개구부의 측벽에는 예컨대 폴리실리콘막으로 이루어진 스페이서(250)가 배치된다.
개구부의 바닥면을 포함하는 내벽에는 상기 제1 폴리실리콘막과 제2 폴리실리콘막의 접촉저항을 감소시키기 위하여 실리사이드막(270)이 배치된다. 상기 실리사이드막(270)은 예컨대 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니오븀(Nb) 또는 백금(Pt) 중의 어느 하나의 금속을 포함하는 실리사이드이고, 1 ∼ 1,000Å 정도의 두께를 갖는다.
그리고, 장벽금속막(280)이 나머지 개구부를 매립하도록 배치된다. 상기 장벽금속막(280)은 예컨대 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 또는 텅스텐(W) 중의 어느 하나로 이루어지며 1 ∼ 5,000Å 정도의 두께를 갖는다.
본 발명의 일 실시예에 의한 낸드형 플래쉬 메모리소자에 따르면, 소스 선택트랜지스터와 드레인 선택트랜지스터의 제1 폴리실리콘막과 제2 폴리실리콘막은 실리사이드와 장벽금속막으로 이루어진 컨택을 통해 접촉한다. 따라서, 종래에 비해 접촉저항이 대폭 감소되므로 소자의 동작속도가 향상되고, 소자불량이 감소되어 제조수율이 향상된다.
도 3 내지 도 8은 본 발명에 의한 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 2와 동일한 참조번호는 동일한 부분을 나타낸다.
도 3을 참조하면, 반도체기판(200) 상에 얇은 산화막을 성장시켜 터널절연막(210)을 형성한 다음에, 이 터널절연막 상에 플로팅게이트용 제1 폴리실리콘막(220)을 형성한다. 도시되지는 않았지만, 상기 반도체기판(200)에는 소자간 분리를 위한 소자분리막과 트랜지스터의 소스/드레인영역으로 사용되는 불순물영역이 통상의 방법으로 형성되어 있다. 상기 불순물영역은 일정 간격 서로 이격되도록 형성되고, 상기 불순물영역 사이의 반도체기판에는 트랜지스터의 채널영역이 형성된다. 상기 터널절연막(210)은 소스 선택 트랜지스터 및 드레인 선택트랜지스터에서는 게이트절연막이 된다.
다음에 상기 제1 폴리실리콘막(220) 상에, 셀 트랜지스터의 게이트간절연막(230)과, 버퍼층(240)을 차례로 형성한다. 상기 게이트간절연막(230)은 예컨대 산화막(SiO2)(232)과 질화막(Si3N4)(234) 그리고 산화막(SiO2)(236)을 차례로 증착하여 ONO(Oxide-Nitride-Oxide) 구조로 형성한다. 그리고, 상기 버퍼층(240)은 폴리실리콘막으로 형성한다. 버퍼층(240)은 후속되는 개구부 형성을 위한 식각공정 및 플로팅게이트용 제1 폴리실리콘막(220)에 대한 식각공정시 하부의 게이트간절연 막(230)을 보호하는 역할을 한다.
도 4를 참조하면, 상기 버퍼층(240) 위에, 컨택이 형성될 영역을 오픈(open)하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 컨택은 소스 선택트랜지스터와 드레인 선택트랜지스터의 게이트가 형성될 부분에 형성되므로, 상기 포토레지스트 패턴은 메모리 셀 트랜지스터영역은 마스킹하고 선택 트랜지스터의 게이트가 형성될 영역만을 오픈하는 모양으로 형성된다.
다음에 포토레지스트 패턴을 마스크로 사용하여 버퍼층(240)과 게이트간절연막(230)을 차례로 식각하여 개구부를 형성한다. 상기 게이트간절연막(230)은 ONO 구조로 이루어져 있는데, 건식식각 또는 액상 케미컬(chemical)을 이용한 습식식각 방법으로 식각할 수 있다. 액상 케미컬을 사용하여 산화막(236, 232)을 식각할 때는 불소(F)가 함유된 케미컬을 사용하고, 질화막(234)을 식각할 때는 인산(H3PO4)을 베이스로 하는 케미컬을 사용할 수 있다.
개구부가 형성된 다음에는, 전면에 폴리실리콘막을 일정 두께 증착한 다음, 증착된 폴리실리콘막을 에치백(etchback)하여 상기 개구부의 측벽에 스페이서(250)를 형성한다. 상기 스페이서(250)는 후속 공정에서 수행될 플로팅게이트용 폴리실리콘막에 대한 건식식각 공정에서 개구부의 측벽을 보호하는 역할을 하면서, 컨택저항을 감소시키기 위해 개구부의 내벽에 실리사이드를 형성할 때 실리콘(Si)을 제공하여 개구부의 측벽에 실리사이드가 형성되도록 하는 역할을 하기도 한다.
도 5를 참조하면, 스페이서가 형성된 상태에서 폴리실리콘막 식각제를 사용 하여 개구부 바닥면에 노출된 플로팅게이트용 폴리실리콘막(220)을 일정 두께, 예컨대 1 ∼ 1,000Å 정도를 식각하여 리세스(recess)시킨다. 이때, 개구부의 측벽에 형성된 스페이서(250)에 의해 개구부의 내벽에 보호된다. 그리고, 게이트간절연막(230) 상에 형성되어 있던 버퍼층(도 4의 240)도 이 식각과정에서 함께 제거된다.
다음에, 상기 개구부의 내벽에 실리사이드를 형성하여, 플로팅게이트용 폴리실리콘막(220)과 후속 단계에서 형성될 컨트롤게이트용 폴리실리콘막이 접촉하는 컨택영역에서의 접촉저항을 감소시키는 단계를 수행한다. 이를 위하여 먼저, 플로팅게이트용 폴리실리콘막의 일부가 리세스된 상태에서 실리사이드를 형성하기 위하여 금속, 예컨대 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니오븀(Nb) 또는 백금(Pt) 중의 어느 하나를 1 ∼ 1,000Å 정도의 두께로 증착하여 금속막(260)을 형성한다. 다음에, 증착된 금속막(260)을 소정의 온도에서 열처리하면, 상기 금속막(260)의 금속과 플로팅게이트용 폴리실리콘막(220) 또는 스페이서(250) 속의 실리콘(Si)이 반응하여 실리사이드막(270)이 형성된다. 즉, 상기 금속막 중 플로팅게이트용 폴리실리콘막(220) 또는 스페이서(250)와 접촉하는 부분에서는 실리사이드막(270)이 형성되고, 나머지 부분 즉 게이트간절연막(230) 위에는 그대로 금속막(260)이 존재하게 된다. 상기 실리사이드막(270)을 형성하기 위한 열처리공정은 하부 막질이 받는 영향을 최소화하기 위하여 급속열처리공정(Rapid Thermal Process; RTP)으로 진행하는데, 열처리 온도는 450 ∼ 1,000℃ 정도가 바람직하다.
도 6을 참조하면, 실리사이드막(270)이 형성된 결과물 상에 장벽금속을 증착 하여 장벽층(280)을 형성한다. 상기 장벽층(280)은 예컨대 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 또는 텅스텐(W) 중의 어느 하나를 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 중의 어느 한 방식을 사용하여 1 ∼ 5,000Å 정도의 두께로 증착한다. 다음에, 상기 장벽층(280)에 대해 화학기계적연마(CMP) 또는 전면식각을 실시하여 게이트간절연막(230) 상의 장벽층을 제거한다. 그리하면, 개구부 내에만 장벽층(280)이 남게 된다. 상기 장벽층을 화학기계적연마(CMP) 방법으로 제거할 경우 게이트간절연막(230)의 표면이 드러날 때까지 공정을 수행한다. 그리고, 식각제를 사용한 전면식각 방법으로 제거할 경우에는, 질산(NH4OH), 황산(H2SO4), 염산(HCl), 과산화수소수(H2O2), 증류수(H2O) 등이 혼합된 케미컬을 식각제로 사용할 수 있다.
도 7을 참조하면, 개구부를 장벽층으로 매립한 다음에는 결과물의 전면에 컨트롤게이트용 폴리실리콘막(290)을 증착한다. 선택트랜지스터 영역에서는 컨트롤게이트용 폴리실리콘막(290)이 상기 장벽층(280), 실리사이드막(270) 및 스페이서(250)로 매립된 컨택을 통해 플로팅게이트용 폴리실리콘막(220)과 접속하게 된다.
이어서, 상기 컨트롤게이트용 폴리실리콘막(290) 위에 예컨대 텅스텐실리사이드(WSi)를 증착하여 컨트롤게이트의 저항을 감소시키는 저저항층(292)을 형성한다. 이 저저항층(292) 위에 예컨대 산화막을 일정 두께 증착하여 게이트패터닝 공정에서 하부 막질들을 보호하는 하드마스크(294)를 형성한다.
도 8을 참조하면, 하드마스크(294) 위에 게이트패터닝을 위한 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 마스크로 사용하여 하드마스크(294), 저저항층(292), 컨트롤게이트용 폴리실리콘막(290), 게이트간절연막(230), 플로팅게이트용 폴리실리콘막(220) 및 터널절연막(210)을 차례로 이방성식각함으로써, 게이트스택을 형성한다. 다음에, 게이트스택이 형성된 결과물 상에 예컨대 산화막을 증착하여 상기 게이트스택 사이를 절연시키기 위한 층간절연막(296)을 형성한다. 계속해서 후속 공정을 통상의 방법에 따라 진행하여 플래쉬 메모리소자의 제조를 완료한다.
상술한 본 발명에 의한 낸드형 플래쉬 메모리소자 및 그 제조방법에 따르면, 소스 선택트랜지스터와 드레인 선택트랜지스터의 제1 폴리실리콘막과 제2 폴리실리콘막이 실리사이드와 장벽금속으로 이루어진 컨택을 통해 접촉한다. 따라서, 종래에 비해 접촉저항이 대폭 감소되므로 소자의 동작속도가 향상되고, 소자불량이 감소되어 제조수율이 향상된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (18)
- 반도체기판 상에 형성된 소스 선택트랜지스터, 메모리 셀, 드레인 선택트랜지스터;상기 소스 선택트랜지스터와 드레인 선택트랜지스터 내에 플로팅게이트와 컨트롤게이트를 연결하기 위해 형성된 개구부;상기 개구부 내에 형성된 저저항막을 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
- 제1항에 있어서,상기 저저항막은 금속 실리사이드막인 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
- 제2항에 있어서,상기 금속은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt) 니오븀(Nb) 중의 어느 하나인 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
- 제1항에 있어서,상기 저저항막과 상기 개구부의 측벽 사이에 배치된 스페이서를 더 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
- 제4항에 있어서,상기 스페이서는 폴리실리콘막으로 이루어진 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
- 제1항에 있어서,상기 개구부에는, 상기 개구부의 내벽을 따라 배치된 저저항막과 상기 개구부의 나머지 부분을 매립하도록 배치된 장벽금속막이 배치된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
- 제6항에 있어서,상기 장벽금속막은 티타늄나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN) 및 텅스텐(W) 중의 어느 하나로 이루어진 것을 특징으로 하는 낸드형 불휘발성 메모리소자.
- 반도체기판 상에, 터널절연막, 플로팅게이트용 도전막 및 유전체막을 형성하는 단계;선택 트랜지스터 영역의 상기 유전체막의 일부를 식각하여 상기 플로팅게이트용 도전막을 노출시키는 개구부를 형성하는 단계;상기 개구부를 저저항막으로 매립하는 단계;상기 반도체기판 상에 컨트롤게이트용 도전막을 형성하는 단계; 및상기 컨트롤게이트용 도전막, 유전체막, 플로팅게이트용 도전막 및 터널절연막을 식각하여 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제8항에 있어서,상기 플로팅게이트용 도전막 및 컨트롤게이트용 도전막 중 적어도 어느 하나는 폴리실리콘막으로 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제8항에 있어서,상기 개구부를 형성하는 단계 전에,상기 유전체막 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제10항에 있어서,상기 버퍼층은 폴리실리콘막으로 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제8항에 있어서,상기 개구부를 형성하는 단계 후에,상기 개구부의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제12항에 있어서,상기 스페이서는 폴리실리콘막으로 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제 12항에 있어서,상기 스페이서를 형성하는 단계 후에,노출된 플로팅게이트용 도전막의 상부를 식각하여 리세스시키는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제8항에 있어서, 상기 개구부를 매립하는 단계는,상기 개구부의 내벽에 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제15항에 있어서,상기 실리사이드를 형성하기 위한 금속막은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt) 니오븀(Nb) 중의 어느 하나로 형성하는 것을 특징으로 하는 낸드 형 플래쉬 메모리소자의 제조방법.
- 제15항에 있어서,상기 개구부의 내벽에 실리사이드막을 형성하는 단계 후에,상기 개구부의 나머지 영역에, 저항을 감소시키기 위한 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
- 제17항에 있어서,상기 장벽금속막은 티타늄나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN) 및 텅스텐(W) 중의 어느 하나로 형성하는 것을 특징으로 하는 낸드형 불휘발성 메모리소자의 제조방법.
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