CN108573975B - 导电组件及存储器组合件 - Google Patents

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Abstract

本申请案涉及导电组件及存储器组合件。一些实施例包含一种存储器组合件，其具有紧接于导电源极的存储器单元。沟道材料沿所述存储器单元延伸且与所述导电源极电耦合。所述导电源极在绝缘材料上方且包含直接靠着所述绝缘材料的粘着材料。所述粘着材料包括金属、氮化硅、氮氧化硅、碳化硅、金属硅化物、金属碳化物、金属氧化物、金属氮氧化物及金属氮化物中的一或多者。所述导电源极包含在所述粘着材料上方且直接靠着所述粘着材料的含金属材料。所述含金属材料基本上由金属组成。所述导电源极包含在所述含金属材料上方且直接靠着所述含金属材料的含金属及氮材料，且包含在所述含金属及氮材料上方的导电掺杂半导体材料。

Description

导电组件及存储器组合件
技术领域
本发明涉及导电组件及存储器组合件。
背景技术
存储器对电子系统提供数据存储。闪速存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。举例来说，现代个人计算机可具有存储在闪速存储器芯片上的BIOS。作为另一实例，计算机及其它装置利用固态驱动机中的闪速存储器来替换常规硬驱动机正变得越来越普遍。作为又一实例，闪速存储器流行于无线电子装置，这是因为随着无线电子装置变得标准化，闪速存储器使制造商能够支持新通信协议，且提供针对增强式特征远程升级所述装置的能力。
NAND可为闪速存储器的基本架构。NAND单元包括串联耦合到存储器单元的串联组合的至少一个选择装置(其中所述串联组合通常被称为NAND串)。NAND架构可经配置以包括垂直堆叠式存储器单元及沿所述存储器单元的沟道材料。沟道材料与导电源极线电耦合。沿源极线的电阻可能成问题，且因此将期望开发与常规配置相比具有减小的电阻的源极线配置。还可期望：除利用减小电阻的配置作为NAND存储器的源极线外或替代利用减小电阻的配置作为NAND存储器的源极线，还在其它电组件及结构中利用此类减小电阻的配置。
发明内容
在一个方面中，本申请案提供一种存储器组合件，其包括：存储器单元，其紧接于导电源极；沟道材料，其沿所述存储器单元延伸且与所述导电源极电耦合；且其中所述导电源极在绝缘材料上方且包含：粘着材料，其直接靠着所述绝缘材料；所述粘着材料包括金属、氮化硅、氮氧化硅、碳化硅、金属硅化物、金属碳化物、金属氧化物、金属氮氧化物及金属氮化物中的一或多者；第一含金属材料，其在所述粘着材料上方且直接靠着所述粘着材料；所述第一含金属材料基本上由金属组成；第二含金属材料，其在所述第一含金属材料上方且直接靠着所述第一含金属材料；所述第二含金属材料包括金属及氮；及导电掺杂半导体材料，其在所述第二含金属材料上方。
在另一方面中，本申请案提供一种NAND存储器组合件，其包括：导电源极；垂直堆叠式存储器单元，其在所述导电源极上方；沟道材料，其沿所述垂直堆叠式存储器单元延伸且与所述导电源极电耦合；且其中所述导电源极包含：第一含金属材料；所述第一含金属材料基本上由金属组成；第二含金属材料，其在所述第一含金属材料上方；所述第二含金属材料包括金属及氮；及导电掺杂半导体材料，其在所述第二含金属材料上方。
在另一方面中，本申请案提供一种导电组件，其包括：第一含金属材料，其基本上由金属组成且包含钨、钽及钌中的一或多者；第二含金属材料，其在所述第一含金属材料上方；所述第二含金属材料与所述第一含金属材料包含共同金属，且另外包含氮；第三含金属材料，其在所述第二含金属材料上方；所述第三含金属材料包含金属及氮，且在组分上与所述第二含金属材料不同；及一或多种含硅导电材料，其在所述第三含金属材料上方。
在另一方面中，本申请案提供一种在绝缘材料上方的导电组件，所述导电组件包括：粘着材料，其直接靠着所述绝缘材料；所述粘着材料包含金属且具有从一个单层到小于或等于约200埃的厚度；所述金属是钛及钨中的一或两者；含金属材料，其在所述粘着材料上方，所述含金属材料包含钨、钽及钌中的一或多者；所述含金属材料具有在从约50埃到约1000埃的范围内的厚度；硅迁移势垒材料，其在所述含金属材料上方；所述硅迁移势垒材料包含金属及氮；所述硅迁移势垒材料具有在从约5埃到约400埃的范围内的厚度；及一或多种含硅导电材料，其在所述硅迁移势垒材料上方。
附图说明
图1是实例存储器组合件的区域的图解横截面视图。
图2是现有技术源极线的区域的图解横截面视图。
图3到6是实例源极线的区域的图解横截面视图。
具体实施方式
一些实施例包含多种含金属材料堆叠在彼此顶部上的源极线配置。与常规源极线配置相比，此类源极线配置可具有减小的电阻，这可实现跨NAND存储器阵列改良性能。尽管一些实施例受到减小沿源极线的电阻的期望激发，但应理解，本文中所描述的包括堆叠式含金属材料的配置的一般应用可为结合在具有高导电性(即，低电阻)的集成组件及结构内。尽管本文中所描述的实例配置涉及源极“线”，但应理解，源极可具有任何适合配置(例如，板、插塞、槽、区域等)。因此，术语“源极”可用于所附权利要求书中，其中此类术语为源极线、板、插塞等所通用，且源极的任何其它配置现在已知或有待开发。
参考图1，此类图说明包括NAND存储器阵列的集成结构10的部分。在一些实施例中，集成结构10的所说明部分可被视为包括存储器组合件12的区域。
存储器组合件12是由基座14支撑。基座14可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基座14可被称为半导体衬底。术语“半导体衬底”意指包括以下各者的任何构造：半导电材料，包含但不限于块状半导电材料，例如半导电晶片(单独地或在包括其它材料的组合件中)；及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基座14可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐熔金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。在一些应用中，基座可包含CMOS、绝缘材料、布线等。
存储器组合件12包含在绝缘材料16上方的源极线18。
绝缘材料16可包括任何适合组分或组分组合；包含例如二氧化硅、氮化硅等中的一或多者。
源极线18是导电的，且可包括导电材料堆叠；如下文参考图2到6更详细地所描述。源极线18的最上导电材料可为导电掺杂半导体材料(例如，导电掺杂硅)；其中此类导电掺杂半导体材料具有至少约1020个原子/厘米3的掺杂剂浓度。掺杂剂可为n型或p型。
间隙提供在绝缘材料16与基座14之间以指示可存在提供在绝缘材料16与基座14之间的其它材料及/或组件。在一些实施例中，绝缘材料16可直接靠着基座14。在一些实施例中，间隙内的组件及/或结构可包含例如CMOS、布线、隔离材料等。
绝缘材料22在源极线18上方。绝缘材料22可包括任何适合组分或组分组合；且在一些实施例中可包括以下各者中的一或多者、基本上由以下各者中的一或多者组成或由以下各者中的一或多者组成：氧化铝、氧化铪、氧化锆、二氧化硅、氮化硅、氮化铝等。
交替的导电层面24及绝缘层面26的堆叠20是由绝缘材料22支撑。间隙提供在所说明堆叠20内以指示所述堆叠可包含不只所说明数目个导电层面及绝缘层面。绝缘层面26及导电层面24可具有任何适合厚度；且可例如具有在从约
Figure BDA0001592913440000041
到约
Figure BDA0001592913440000042
的范围内的厚度。在一些应用中，绝缘层面26可薄于导电层面24。举例来说，绝缘层面26可为约
Figure BDA0001592913440000043
厚且导电层面24可为约
Figure BDA0001592913440000044
厚。
绝缘层面26可包括任何适合绝缘组分或绝缘组分组合；且在一些实施例中可包括二氧化硅。
导电层面24包括导电材料28。此类导电材料可包含任何适合组分或组分组合；例如各种金属(例如，钛、钨、钴、镍、铂等)、含金属组分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
下导电层面是源极侧选择栅极(SGS栅极)30的部分。SGS栅极包含沿导电材料28的介电材料32。SGS栅极30是SGS装置31(其是用括号图解地说明)的部分。尽管在图1的横截面视图中似乎存在两个SGS装置31，其中每一装置在延伸通过下导电层24的开口50的单独侧上；但实际上，导电层24可完全地围绕开口50延伸且所说明装置31可由完全地围绕开口50延伸的单个SGS装置包括。
上导电层面24的导电材料28包含存储器单元40的控制栅极36(其中存储器单元40的近似位置是用括号图解地说明)。每一存储器单元40可完全地围绕开口50延伸，使得图1的横截面视图中的水平相邻存储器单元实际上是同一存储器单元的部分。
在一些应用中，每一NAND串中的存储器单元的数目是由堆叠20中的控制栅极层面的数目确定。所述堆叠可包括任何适合数目个控制栅极层面。举例来说，堆叠20可具有8个控制栅极层面、16个控制栅极层面、32个控制栅极层面、64个控制栅极层面、128个控制栅极层面等。
存储器单元40包含电荷阻挡材料42、电荷存储材料44及栅极介电材料46。
电荷阻挡材料42可包括任何适合组分或组分组合；且在一些实施例中可包括二氧化硅、氮化硅及二氧化硅的层压堆叠。
电荷存储材料44可包括任何适合组分或组分组合；且在一些实施例中可包括浮动栅极材料(例如，掺杂或未掺杂硅)或电荷俘获材料(例如，氮化硅、金属点等)。
栅极介电材料46可包括任何适合组分或组分组合；且在一些实施例中可包括二氧化硅。栅极介电材料46可用作电荷载流子在编程操作、擦除操作等期间隧穿或以其它方式传递通过的材料。在一些背景中，栅极介电材料可被简称为绝缘材料或介电材料。SGS装置31的介电材料32可与介电材料46具有相同组分，或可相对于介电材料46具有不同组分。
开口50延伸通过堆叠20，通过绝缘材料22，且到导电源极线18的上表面，其中此类开口具有沿堆叠20的层面24及26的侧壁51。开口50可在从上方观看时具有连续形状；且可为例如圆形、椭圆形等。因此，图1的侧壁51可由围绕开口50的外围延伸的连续侧壁包括。
沟道材料52沿开口50的侧壁51且沿开口50的底部延伸。沟道材料可包括任何适合组分，且一些实施例可包括适当掺杂半导体材料(例如，适当掺杂硅、适当掺杂锗等)。
在所展示实施例中，沟道材料52直接接触源极线18的上表面。在其它实施例中，沟道材料可通过中介导电材料而与源极线18的上表面电耦合。
在一些实施例中，沟道材料52及源极线18的上表面两者可包括相同半导体材料(例如，硅)。可使用适当热处理将来自源极线18的上区域的导电性增强掺杂剂扩散到沟道材料52的下区域中，以在沟道材料52的沿SGS装置31的区域内提供所期望掺杂剂。
所说明配置具有阻挡材料42、电荷存储材料44，及相对于导电层面24中的每一个延伸到空腔53中的介电材料46。在其它实施例中，电荷阻挡材料42、电荷存储材料44及介电材料46可加内衬于开口50的侧壁51。
在一些实施例中，存储器单元40可被视为NAND存储器阵列的垂直堆叠式存储器单元。在其它实施例中，存储器单元40可具有其它配置。存储器单元40可被视为紧接于导电源极线18且垂直堆叠在导电源极线18上方。在其它实施例中，存储器单元40可紧接于导电源极线18而不垂直堆叠在所述导电源极线上方。
一些实施例涉及源极线18的配置。
图2展示具有现有技术配置的源极线18a。此类现有技术配置包括：下区域60，其包括硅化钨、基本上由硅化钨组成或由硅化钨组成；及上区域62，其包括导电掺杂硅、基本上由导电掺杂硅组成或由导电掺杂硅组成。源极线18a可具有至少约
Figure BDA0001592913440000051
Figure BDA0001592913440000052
的总厚度T。上区域及下区域的相对厚度可彼此大致相同(如所展示)，或可彼此大体上不同。在利用现有技术配置18a时所遭遇的问题是，通过此类配置的电阻就增大集成级来说变得不可接受得高，且如果配置18a薄化到小于
Figure BDA0001592913440000053
那么此类电阻可变得甚至更高。因此，期望开发与现有技术配置18a相比具有减小的电阻的新源极线配置，同时优选地保持总厚度小于或等于约
Figure BDA0001592913440000061
图3说明可在一些实施例中利用的实例导电源极线18b。导电源极线18b包括粘着材料70、在所述粘着材料上方的第一含金属材料72、在所述第一含金属材料上方的第二含金属材料74、在所述第二含金属材料上方的第三含金属材料76，及在所述第三含金属材料上方的导电掺杂半导体材料78(其中在一些实施例中，图3的半导体材料78与图2的现有技术结构的上区域62内的半导体材料相同)。
粘着材料70用于在绝缘材料16与第一含金属材料72之间产生稳固界面。粘着材料70可为导电的(如所展示)或绝缘的，且可包括任何适合组分或组分组合。粘着材料70被展示为导电的且是导电源极线18a的部分。如果粘着材料70是绝缘的，那么此类粘着材料可被视为下伏绝缘基座16的部分而非导电源极线18a的部分。
在一些实施例中，粘着材料70可包括金属、氮化硅、氮氧化硅、碳化硅、金属硅化物、金属碳化物、金属氧化物、金属氮氧化物及金属氮化物中的一或多者。举例来说，粘着材料可包括W、Ta、Ti、WSi、TaSi、TiSi、WN、TaN、TiN、WO、TaO、TiO、WC、TaC、TiC、WON、TaON、TiON、SiN、SiON、SiC等中的一或多者；其中分子式指示主要化学成分而非特定化学计量。粘着材料70优选地跨绝缘材料16形成连续层。粘着材料70可经形成为任何适合厚度，包含例如从约一个单层到约
Figure BDA0001592913440000062
Figure BDA0001592913440000063
的厚度。在所展示实施例中，粘着材料70直接靠着绝缘材料16的上表面。
第一含金属材料72可包括任何适合组分或组分组合。在一些实施例中，第一含金属材料基本上由具有高导电性的金属组成或由具有高导电性的金属组成；例如钨、钽及钌中的一或多者。第一含金属材料72可经形成为任何适合厚度，例如在从约
Figure BDA0001592913440000064
Figure BDA0001592913440000065
到约
Figure BDA0001592913440000066
的范围内的厚度。在所展示实施例中，第一含金属材料72直接靠着粘着材料70。
第二含金属材料74可用作势垒以阻止从沿结构18b的顶部的含半导体材料(例如，导电掺杂半导体78及/或金属硅化物材料76)到第一含金属材料72中的半导体迁移(例如，硅迁移)。如果硅(或其它半导体)迁移到第一含金属材料72中，那么此类情形可使从含金属材料72的金属形成金属硅化物且由此非期望地增大第一含金属材料72内的电阻。在一些实施例中，第二含金属材料74可被称为半导体迁移势垒材料或被称为硅迁移势垒材料。
第二含金属材料74可包括任何适合组分或组分组合；且在一些实施例中可包括金属及氮。举例来说，第二含金属材料74可包括TiN、WN、TaN等中的一或多者；其中分子式指示主要化学成分而非特定化学计量。在一些实施例中，除金属及氮外，第二含金属材料74还可包括硅；且可例如包括TiSiN、TaSiN、WSiN等中的一或多者(其中分子式指示主要化学成分而非特定化学计量)。
在所展示实施例中，第二含金属材料74直接靠着第一含金属材料72。第一含金属材料72及第二含金属材料74可包括共同金属(举例来说，材料72及74两者可包括钨及碳中的一或两者)，或可能不包括共同金属。
第二含金属材料74可包括任何适合厚度，且在一些实施例中可具有在从约
Figure BDA0001592913440000079
到约
Figure BDA00015929134400000710
的范围内的厚度。
第三含金属材料76是任选材料，且可在发现形成直接靠着第二含金属材料74(如图4所展示，相对于源极线配置18c)的导电掺杂半导体材料78是可接受的实施例中被省略。如果利用第三含金属材料76，那么此类材料可包含金属硅化物及/或金属氮化物；例如硅化钨、氮化钨等。第三含金属材料76可具有小于或等于约
Figure BDA00015929134400000711
的厚度，且在所展示实施例中经形成为直接靠着第二含金属材料74的上表面。
导电掺杂半导体材料78在图3的实施例中经形成为直接靠着第三含金属材料76的上表面，但在省略第三含金属材料76的其它实施例中(如图4所展示)可经形成为直接靠着第二含金属材料74的上表面。导电掺杂半导体材料78可包括任何适合导电掺杂半导体材料，包含例如导电掺杂锗、导电掺杂硅等。在一些实施例中，导电掺杂半导体材料78可包括用导电性增强掺杂剂(例如，磷、硼等)掺杂到至少约1020个原子/厘米3的浓度的硅、基本上由所述硅组成或由所述硅组成。导电掺杂半导体材料78可经形成为任何适合厚度；包含例如在从约
Figure BDA0001592913440000071
到约
Figure BDA0001592913440000072
的范围内的厚度。
在一些实施例中，材料76及78可分别被称为第一含硅导电材料及第二含硅导电材料；且在实例实施例中可表示可形成在势垒材料74上方的一或多种含硅导电材料。
图3的源极线配置18b相比于图2的现有技术源极线配置18a可具有较高导电性(较低电阻)，同时具有小于或等于
Figure BDA0001592913440000073
的厚度(T1)。在一些实施例中，各种材料70、72、74、76及78的组合厚度T1可在从约
Figure BDA0001592913440000074
到约
Figure BDA0001592913440000075
的范围内。在材料70、72、74、76及78经配置为将结合到高度集成电路中的源极线的应用中，可期望厚度T1在所指示范围的下端；且具体来说，在从约
Figure BDA0001592913440000076
到小于或等于约
Figure BDA0001592913440000077
的范围内。在材料70、72、74、76及78经配置成除导电源极线外的其它类型的组件或结构的实施例中，厚度T1可不太严格；且就厚度T1延伸到所述范围的上端(即，延伸到约
Figure BDA0001592913440000078
)来说是可接受的。
材料70、72、74、76及78中的每一者被展示为贯穿其整个厚度大体上均匀。在其它实施例中，此类材料中的一或多者可包括两种或多于两种离散组分的层压物；及/或可包括组分梯度。此外，在一些实施例中，额外材料可引入到源极线配置中。举例来说，所说明的含金属材料72可为层压物，所述层压物包括第二组分，所述第二组分包括Ti、基本上由Ti组成或由Ti组成；在第一组分上方，所述第一组分包括W、基本上由W组成或由W组成。作为另一实例，所说明的含金属材料74可为层压物，所述层压物包括第二组分，所述第二组分包括TiN、基本上由TiN组成或由TiN组成；在第一组分上方，所述第一组分包括WN、基本上由WN组成或由WN组成。
在一些实例实施例中，势垒材料74可被细分成两种或多于两种不同组分；且每一组分可被视为不同势垒材料。举例来说，图5展示具有两种半导体迁移势垒材料74a及74b的源极线配置18d。
在一些实施例中，图5的配置18d可被视为包括上文参考图3所描述的粘着材料70及第一含金属材料72。所述配置包括可包含上文关于图3的材料74所描述的任何组分的第二含金属材料74a；且在一些实施例中可包含金属及氮(例如，可包括钨及氮、基本上由钨及氮组成或由钨及氮组成)。第二含金属材料74a可具有在从约
Figure BDA0001592913440000081
到约
Figure BDA0001592913440000082
的范围内的厚度。配置18d包含第三含金属材料74b，其中此类第三含金属材料包括上文关于图3的材料74所描述的任何组分；且在一些实施例中包含金属、氮及硅(例如，包括钨、氮及硅，基本上由钨、氮及硅组成，或由钨、氮及硅组成)。第三含金属材料74b可具有在从约
Figure BDA0001592913440000083
到约
Figure BDA0001592913440000084
的范围内的厚度。
配置18d包含在第三含金属材料74b上方的材料76及78。在一些实施例中，材料76可被称为第四含金属材料。在一些实施例中，材料76可经省略以形成与图4的构造类似的构造，但包含材料74a及74b以代替图4的材料74。
源极线配置18d包括厚度T2。此类厚度可与上文参考图3所论述的厚度T1大致相同，且在一些实施例中可在从约
Figure BDA0001592913440000085
到约
Figure BDA0001592913440000086
的范围内。
图6展示源极线配置18d的特定实例。此类实例包含：粘着材料70，其包括WSi、基本上由WSi组成或由WSi组成；第一含金属材料72，其包括W、基本上由W组成或由W组成；第二含金属材料74a，其包括WN、基本上由WN组成或由WN组成；第三含金属材料74b，其包括WSiN、基本上由WSiN组成或由WSiN组成；第四含金属材料76，其包括WSi、基本上由WSi组成或由WSi组成；及半导体材料78，其包括导电掺杂硅、基本上由导电掺杂硅组成或由导电掺杂硅组成(其中分子式指示主要成分而非特定化学计量)。
在一些实施例中，可存在少量半导体(例如，硅)迁移通过势垒材料(例如，在上文所描述的实施例中是材料74)，这是由于例如势垒材料的局部化区域失效。在此类实施例中，含金属材料72可具有含有半导体(例如，硅)的局部区域，及关联高电阻。然而，大多数含金属材料72可保持大体上不含半导体(例如，硅)，且因此可具有所期望的低电阻。在一些实施例中，含金属材料72的具有高电阻的局部区域将不成问题，前提是足够的含金属材料72具有低电阻以沿具有在所期望容限内的电导的源极线提供导电路径。在此类实施例中，含金属材料72可被视为“基本上由金属组成”，前提是其具有电导与纯金属大致相同的导电路径(其中术语“大致相同”意指在合理制造及测量容限内是相同的)。
在一些实施例中，图5及6的配置18d可被视为包括与第一含金属材料72具有共同金属(例如，在图6的实施例中是钨)的第二含金属材料74a。第三含金属材料74b也与第二含金属材料74a具有共同金属(例如，在图6的实施例中是钨)；且同样地，除金属外，第二含金属材料74a还包含氮。然而，第三含金属材料74b在组分上与第二含金属材料74a不同。在图6的实施例中，此类组分差异包含将硅结合在第三含金属材料74b内(即，包含第二含金属材料74a与第三含金属材料74b之间的硅浓度差异；其中所述第二含金属材料不具有可测量的硅且所述第三含金属材料具有一定可测量的硅)。在其它实施例中，除第二含金属材料74a与第三含金属材料74b之间的硅浓度差异外或替代所述硅浓度差异，第二含金属材料74a与第三含金属材料74b之间的组分差异还可由于第三含金属材料74b内的氮浓度与第二含金属材料74a相比的差异。举例来说，在一些实施例中，第三含金属材料74b相比于第二含金属材料74a可具有较高原子百分比的氮。
上文所论述的结构可结合到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明设备、车辆、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞行器等。
除非另有指定，否则可使用现在已知或有待开发的任何适合方法形成本文中所描述的各种材料、物质、组分等，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”及“绝缘”可用以描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义。在一些例子中利用术语“介电”且在其它例子中利用术语“绝缘”(或“电绝缘”)可用以在本发明内提供语言变化以简化所附权利要求书内的前置基础，且并非用以指示任何显著化学或电差异。
附图中的各个实施例的特定定向仅用于说明目的，且所述实施例可在一些应用中相对于所展示定向旋转。本文中所提供的描述及所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是呈附图的特定定向还是相对于此类定向旋转。
随附说明的横截面视图仅展示横截面的平面内的特征，且不展示横截面的平面后方的材料以便简化附图。
当结构在上文被提及“在另一结构上”或“靠着另一结构”时，其可直接在另一结构上或也可存在中介结构。与此对比，当结构被提及“直接在另一结构上”或“直接靠着另一结构”时，不存在中介结构。
结构(例如，层、材料等)可被提及“垂直延伸”以指示结构整体上从下伏基座(例如，衬底)向上延伸。垂直延伸结构可大体上正交于或不正交于基座的上表面延伸。
一些实施例包含一种存储器组合件，其具有紧接于导电源极的存储器单元。沟道材料沿所述存储器单元延伸且与所述导电源极电耦合。所述导电源极在绝缘材料上方且包含直接靠着所述绝缘材料的粘着材料。所述粘着材料包括金属、氮化硅、氮氧化硅、碳化硅、金属硅化物、金属碳化物、金属氧化物、金属氮氧化物及金属氮化物中的一或多者。所述导电源极包含在所述粘着材料上方且直接靠着所述粘着材料的第一含金属材料。所述第一含金属材料基本上由金属组成。所述导电源极包含在所述第一含金属材料上方且直接靠着所述第一含金属材料的第二含金属材料。所述第二含金属材料包括金属及氮。导电掺杂半导体材料在所述第二含金属材料上方。
一些实施例包含一种NAND存储器组合件，其具有导电源极且具有在所述导电源极上方的垂直堆叠式存储器单元。沟道材料沿所述垂直堆叠式存储器单元延伸且与所述导电源极电耦合。所述导电源极包含：第一含金属材料，其基本上由金属组成；第二含金属材料，其在所述第一含金属材料上方且包括金属及氮；及导电掺杂半导体材料，其在所述第二含金属材料上方。
一些实施例包含一种导电组件，其具有第一含金属材料，所述第一含金属材料基本上由金属组成且包含钨、钽及钌中的一或多者。第二含金属材料在所述第一含金属材料上方。所述第二含金属材料与所述第一含金属材料包含共同金属，且另外包含氮。第三含金属材料在所述第二含金属材料上方。所述第三含金属材料包含金属及氮，且在组分上与所述第二含金属材料不同。一或多种含硅导电材料在所述第三含金属材料上方。
一些实施例包含一种在绝缘材料上方的导电组件。所述导电组件可包含直接靠着所述绝缘材料的粘着材料。所述粘着材料可包含金属及/或半导体；且可具有从一个单层到小于或等于约200埃的厚度。所述金属可包含例如钛及钨中的一或两者；且所述半导体可包含例如硅(例如，可为导电掺杂硅)。所述导电组件可包含在所述粘着材料上方的含金属材料及/或半导体。所述含金属材料可包含例如钨、钽及钌中的一或多者；且所述半导体可包含例如硅(例如，可为导电掺杂硅)。所述导电组件可具有在从约50埃到约1000埃的范围内的厚度。所述导电组件可包含在所述含金属材料上方的硅迁移势垒材料。所述硅迁移势垒材料可例如包括金属及氮。所述硅迁移势垒材料可具有在从约5埃到约400埃的范围内的厚度。所述导电组件可包含在所述硅迁移势垒材料上方的一或多种含硅导电材料。

Claims (26)

1.一种存储器组合件，其包括：
存储器单元，其紧接于导电源极；
沟道材料，其沿所述存储器单元延伸且与所述导电源极电耦合；且
其中所述导电源极在绝缘材料上方且包含：
粘着材料，其直接靠着所述绝缘材料；所述粘着材料包括金属、氮化硅、氮氧化硅、碳化硅、金属硅化物、金属碳化物、金属氧化物、金属氮氧化物及金属氮化物中的一或多者；
第一含金属材料，其在所述粘着材料上方且直接靠着所述粘着材料；所述第一含金属材料由金属组成；
第二含金属材料，其在所述第一含金属材料上方且直接靠着所述第一含金属材料；所述第二含金属材料包括金属及氮；及
导电掺杂半导体材料，其在所述第二含金属材料上方。
2.根据权利要求1所述的存储器组合件，其中所述第一含金属材料及所述第二含金属材料包括钨及钽中的一或两者。
3.根据权利要求1所述的存储器组合件，其中所述第二含金属材料包括TiSiN、TaSiN及WSiN中的一或多者，其中分子式指示主要成分而非特定化学计量。
4.根据权利要求1所述的存储器组合件，其中所述导电掺杂半导体材料直接靠着所述第二含金属材料。
5.根据权利要求1所述的存储器组合件，其包含第三含金属材料，所述第三含金属材料在所述导电掺杂半导体材料与所述第二含金属材料之间；所述第三含金属材料包含金属，以及硅及氮中的一或两者。
6.根据权利要求5所述的存储器组合件，其包含第四含金属材料，所述第四含金属材料在所述导电掺杂半导体材料与所述第三含金属材料之间；所述第四含金属材料包含金属硅化物。
7.根据权利要求6所述的存储器组合件，其中：
所述粘着材料包括硅化钨；
所述第一含金属材料由钨组成；
所述第二含金属材料包括钨及氮；
所述第三含金属材料包括钨、氮及硅；
所述第四含金属材料包括硅化钨；且
所述导电掺杂半导体材料包括导电掺杂硅。
8.一种NAND存储器组合件，其包括：
导电源极；
垂直堆叠式存储器单元，其在所述导电源极上方；
沟道材料，其沿所述垂直堆叠式存储器单元延伸且与所述导电源极电耦合；且
其中所述导电源极包含：
第一含金属材料；所述第一含金属材料由金属组成；
第二含金属材料，其在所述第一含金属材料上方；所述第二含金属材料包括金属及氮；及
导电掺杂半导体材料，其在所述第二含金属材料上方。
9.根据权利要求8所述的NAND存储器组合件，其中所述第一含金属材料包括钨、钽及钌中的一或多者。
10.根据权利要求8所述的NAND存储器组合件，其中所述第二含金属材料包括钛、钨及钽中的一或多者。
11.根据权利要求8所述的NAND存储器组合件，其中所述第二含金属材料包含硅。
12.根据权利要求8所述的NAND存储器组合件，其中所述第二含金属材料包括TiSiN、TaSiN及WSiN中的一或多者，其中分子式指示主要成分而非特定化学计量。
13.根据权利要求8所述的NAND存储器组合件，其包含第三含金属材料，所述第三含金属材料在所述导电掺杂半导体材料与所述第二含金属材料之间；所述第三含金属材料包含金属，以及硅及氮中的一或两者。
14.根据权利要求8所述的NAND存储器组合件，其中所述沟道材料直接接触所述导电掺杂半导体材料。
15.根据权利要求14所述的NAND存储器组合件，其中所述沟道材料及所述导电掺杂半导体材料两者包括硅。
16.一种导电组件，其包括：
第一含金属材料，其由金属组成且包含钨、钽及钌中的一或多者；
第二含金属材料，其在所述第一含金属材料上方；所述第二含金属材料与所述第一含金属材料包含共同金属，且另外包含氮；
第三含金属材料，其在所述第二含金属材料上方；所述第三含金属材料包含金属及氮，且在组分上与所述第二含金属材料不同；及
一或多种含硅导电材料，其在所述第三含金属材料上方。
17.根据权利要求16所述的导电组件，其中所述第三含金属材料相比于所述第二含金属材料包括较高原子百分比的氮。
18.根据权利要求16所述的导电组件，其中所述第三含金属材料包括金属、硅及氮。
19.根据权利要求16所述的导电组件，其中所述第三含金属材料包括所述第一含金属材料及所述第二含金属材料的所述共同金属且另外包括硅。
20.根据权利要求16所述的导电组件，其中所述第一含金属材料由钨组成，所述第二含金属材料由钨及氮组成，且所述第三含金属材料由钨、氮及硅组成。
21.根据权利要求16所述的导电组件，其经配置为NAND存储器阵列内的源极。
22.根据权利要求16所述的导电组件，其中所述一或多种含硅导电材料包含：第一含硅导电材料，其包括硅化钨；及第二含硅导电材料，其在所述第一含硅导电材料上方且包括导电掺杂硅。
23.一种在绝缘材料上方的导电组件，所述导电组件包括：
粘着材料，其直接靠着所述绝缘材料；所述粘着材料包含金属且具有从一个单层到小于或等于200埃的厚度；所述金属是钛及钨中的一或两者；
含金属材料，其在所述粘着材料上方，所述含金属材料包含钨、钽及钌中的一或多者；所述含金属材料具有在从50埃到1000埃的范围内的厚度；
硅迁移势垒材料，其在所述含金属材料上方；所述硅迁移势垒材料包含金属及氮；
所述硅迁移势垒材料具有在从5埃到400埃的范围内的厚度；及
一或多种含硅导电材料，其在所述硅迁移势垒材料上方。
24.根据权利要求23所述的导电组件，其中所述含金属材料由金属组成。
25.根据权利要求24所述的导电组件，其经配置为NAND存储器阵列内的源极。
26.根据权利要求23所述的导电组件，其中：
所述粘着材料包括硅化钨；
所述含金属材料由钨组成且是第一含金属材料；
第二含金属材料在所述第一含金属材料上方，且所述第二含金属材料包括钨及氮；
所述硅迁移势垒材料包括钨、氮及硅；且
所述一或多种含硅导电材料包含在所述硅迁移势垒材料上方且包括硅化钨的第一含硅导电材料，且包含在所述第一含硅导电材料上方且包括导电掺杂硅的第二含硅导电材料。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290643B1 (en) * 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor
CN109727990B (zh) * 2018-12-29 2020-05-15 长江存储科技有限责任公司 一种三维存储器及其制造方法
US11024644B2 (en) * 2019-08-22 2021-06-01 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780774B1 (ko) * 2006-11-07 2007-11-30 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자 및 그 제조방법
TW201639014A (zh) * 2015-04-29 2016-11-01 台灣積體電路製造股份有限公司 半導體裝置與其製作方法
CN106170863A (zh) * 2014-03-07 2016-11-30 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3266569B2 (ja) 1998-07-29 2002-03-18 日本電気株式会社 電子透かしデータによる画像属性変更システム
CN1243379C (zh) * 2002-04-03 2006-02-22 台湾积体电路制造股份有限公司 在铜镶嵌制程中制作mim电容器的方法
US20120091418A1 (en) * 2010-10-14 2012-04-19 Yung-Tin Chen Bipolar storage elements for use in memory cells and methods of forming the same
US8853769B2 (en) * 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9305932B2 (en) * 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9850406B2 (en) 2014-11-07 2017-12-26 International Business Machines Corporation Adhesive resins for wafer bonding
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780774B1 (ko) * 2006-11-07 2007-11-30 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자 및 그 제조방법
CN106170863A (zh) * 2014-03-07 2016-11-30 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
TW201639014A (zh) * 2015-04-29 2016-11-01 台灣積體電路製造股份有限公司 半導體裝置與其製作方法

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