TWI664716B - 導電組件及記憶體總成 - Google Patents

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Abstract

一些實施例包含一種記憶體總成，其具有緊接於一導電源極之記憶體單元。通道材料沿該等記憶體單元延伸且與該導電源極電耦合。該導電源極在一絕緣材料上方且包含直接靠著該絕緣材料之一黏著材料。該黏著材料包括金屬、氮化矽、氮氧化矽、碳化矽、金屬矽化物、金屬碳化物、金屬氧化物、金屬氮氧化物及金屬氮化物之一或多者。該導電源極包含在該黏著材料上方且直接靠著該黏著材料之含金屬材料。該含金屬材料基本上由金屬組成。該導電源極包含在該含金屬材料上方且直接靠著該含金屬材料之一含金屬及氮材料，且包含在該含金屬及氮材料上方之一導電摻雜半導體材料。

Description

導電組件及記憶體總成
本發明係關於導電組件及記憶體總成。
記憶體對電子系統提供資料儲存。快閃記憶體係一種類型之記憶體，且在現代電腦及裝置中具有眾多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置利用固態驅動機中之快閃記憶體來替換習知硬驅動機正變得越來越普遍。作為又一實例，快閃記憶體流行於無線電子裝置，此係因為隨著無線電子裝置變得標準化，快閃記憶體使製造商能夠支援新通信協定，且提供針對增強式特徵遠端升級裝置之能力。 NAND可為快閃記憶體之一基本架構。一NAND單元包括串聯耦合至記憶體單元之一串聯組合之至少一個選擇裝置(其中該串聯組合通常稱為NAND串)。NAND架構可經組態以包括垂直堆疊式記憶體單元及沿該等記憶體單元之通道材料。通道材料與一導電源極線電耦合。沿源極線之電阻可能成問題，且據此將期望開發相較於習知組態具有減小之電阻之源極線組態。亦可期望：除利用減小電阻之組態作為NAND記憶體之源極線外或替代利用減小電阻之組態作為NAND記憶體之源極線，亦在其他電組件及結構中利用此等減小電阻之組態。
一些實施例包含其中多種含金屬材料堆疊在彼此頂部上之源極線組態。相較於習知源極線組態，此等源極線組態可具有減小之電阻，此可實現跨NAND記憶體陣列改良效能。儘管一些實施例受減小沿源極線之電阻之期望激發，但應理解，本文中所描述之包括堆疊式含金屬材料的組態之一般應用可為併入具有高導電性(即，低電阻)之整合式組件及結構內。儘管本文中所描述之實例性組態係關於源極「線」，但應理解，源極可具有任何適合組態(例如，板、插塞、槽、區域等)。據此，術語「源極」可用於隨附申請專利範圍中，其中此術語為源極線、板、插塞等所通用，且源極之任何其他組態現在已知或有待開發。 參考圖1，此圖繪示包括一NAND記憶體陣列之一整合式結構10之一部分。在一些實施例中，整合式結構10之所繪示部分可被視為包括一記憶體總成12之一區域。 記憶體總成12係由一基座14支撐。基座14可包括半導體材料；且可例如包括單晶矽、基本上由單晶矽組成或由單晶矽組成。基座14可稱為半導體基板。術語「半導體基板」意謂包括以下項之任何構造：半導電材料，包含但不限於塊狀半導電材料，諸如一半導電晶片(單獨地或在包括其他材料之總成中)；及半導電材料層(單獨地或在包括其他材料之總成中)。術語「基板」指代任何支撐結構，包含但不限於上文所描述之半導體基板。在一些應用中，基座14可對應於含有與積體電路製造相關聯之一或多種材料之一半導體基板。此等材料可包含例如耐熔金屬材料、阻障材料、擴散材料、絕緣體材料等之一或多者。在一些應用中，基座可包含CMOS、絕緣材料、佈線等。 記憶體總成12包含在一絕緣材料16上方之一源極線18。 絕緣材料16可包括任何適合組分或組分組合；包含例如二氧化矽、氮化矽等之一或多者。 源極線18係導電的，且可包括一導電材料堆疊；如下文參考圖2至圖6更詳細地所描述。源極線18之一最上導電材料可為導電摻雜半導體材料(例如，導電摻雜矽)；其中此導電摻雜半導體材料具有至少約1020 個原子/公分3 之一摻雜劑濃度。摻雜劑可為n型或p型。 一間隙經提供於絕緣材料16與基座14之間以指示可存在提供於絕緣材料16與基座14之間的其他材料及/或組件。在一些實施例中，絕緣材料16可直接靠著基座14。在一些實施例中，間隙內之組件及/或結構可包含例如CMOS、佈線、隔離材料等。 一絕緣材料22在源極線18上方。絕緣材料22可包括任何適合組分或組分組合；且在一些實施例中可包括以下項之一或多者、基本上由以下項之一或多者組成或由以下項之一或多者組成：氧化鋁、氧化鉿、氧化鋯、二氧化矽、氮化矽、氮化鋁等。 交替的導電層面24及絕緣層面26之一堆疊20係由絕緣材料22支撐。一間隙經提供於所繪示堆疊20內以指示該堆疊可包含不只所繪示數目個導電層面及絕緣層面。絕緣層面26及導電層面24可具有任何適合厚度；且可例如具有在自約100埃(Å)至約3000 Å之一範圍內之厚度。在一些應用中，絕緣層面26可薄於導電層面24。例如，絕緣層面26可為約200 Å厚且導電層面24可為約300 Å厚。 絕緣層面26可包括任何適合絕緣組分或絕緣組分組合；且在一些實施例中可包括二氧化矽。 導電層面24包括導電材料28。此導電材料可包含任何適合組分或組分組合；舉例而言諸如各種金屬(例如，鈦、鎢、鈷、鎳、鉑等)、含金屬組分(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)之一或多者。 下導電層面係源極側選擇閘極(SGS閘極) 30之部分。SGS閘極包含沿導電材料28之一介電材料32。SGS閘極30係SGS裝置31 (其係用括弧圖解地繪示)之部分。儘管在圖1之截面視圖中似乎存在兩個SGS裝置31，其中各裝置在延伸通過下導電層24之一開口50之一單獨側上；但實際上，導電層24可完全地圍繞開口50延伸且所繪示裝置31可由完全地圍繞開口50延伸之單一SGS裝置包括。 上導電層面24之導電材料28包含記憶體單元40之控制閘極36 (其中記憶體單元40之近似位置係用括弧圖解地繪示)。各記憶體單元40可完全地圍繞開口50延伸，使得圖1之截面視圖中之水平相鄰記憶體單元實際上係相同記憶體單元之部分。 在一些應用中，各NAND串中之記憶體單元之數目係由堆疊20中之控制閘極層面之數目判定。該堆疊可包括任何適合數目個控制閘極層面。例如，堆疊20可具有8個控制閘極層面、16個控制閘極層面、32個控制閘極層面、64個控制閘極層面、128個控制閘極層面等。 記憶體單元40包含電荷阻擋材料42、電荷儲存材料44及閘極介電材料46。 電荷阻擋材料42可包括任何適合組分或組分組合；且在一些實施例中可包括二氧化矽、氮化矽及二氧化矽之一層壓堆疊。 電荷儲存材料44可包括任何適合組分或組分組合；且在一些實施例中可包括浮動閘極材料(例如，摻雜或未摻雜矽)或電荷俘獲材料(例如，氮化矽、金屬點等)。 閘極介電材料46可包括任何適合組分或組分組合；且在一些實施例中可包括二氧化矽。閘極介電材料46可用作電荷載子在程式化操作、擦除操作等期間穿隧或以其他方式傳遞通過之一材料。在一些背景中，閘極介電材料可簡稱為絕緣材料或介電材料。SGS裝置31之介電材料32可與介電材料46具有相同組分，或可相對於介電材料46具有一不同組分。 開口50延伸通過堆疊20，通過絕緣材料22，且至導電源極線18之一上表面，其中此開口具有沿堆疊20之層面24及26之側壁51。開口50可在自上方觀看時具有一連續形狀；且可為例如圓形、橢圓形等。據此，圖1之側壁51可由圍繞開口50之周邊延伸之一連續側壁包括。 通道材料52沿開口50之側壁51且沿開口50之一底部延伸。通道材料可包括任何適合組分，且一些實施例可包括適當摻雜半導體材料(例如，適當摻雜矽、適當摻雜鍺等)。 在所展示實施例中，通道材料52直接接觸源極線18之上表面。在其他實施例中，通道材料可透過一中介導電材料與源極線18之一上表面電耦合。 在一些實施例中，通道材料52及源極線18之上表面兩者可包括相同半導體材料(例如，矽)。可使用適當熱處理將來自源極線18之一上區域之導電性增強摻雜劑擴散至通道材料52之下區域中，以在通道材料52之沿SGS裝置31之一區域內提供所期望摻雜劑。 所繪示組態具有阻擋材料42、電荷儲存材料44，及相對於導電層面24之各者延伸至空腔53中之介電材料46。在其他實施例中，電荷阻擋材料42、電荷儲存材料44及介電材料46可加內襯於開口50之側壁51。 在一些實施例中，記憶體單元40可被視為一NAND記憶體陣列之垂直堆疊式記憶體單元。在其他實施例中，記憶體單元40可具有其他組態。記憶體單元40可被視為緊接於導電源極線18且垂直堆疊於導電源極線18上方。在其他實施例中，記憶體單元40可緊接於導電源極線18而不垂直堆疊於該導電源極線上方。 一些實施例係關於源極線18之組態。 圖2展示具有一先前技術組態之一源極線18a。此先前技術組態包括：一下區域60，其包括矽化鎢、基本上由矽化鎢組成或由矽化鎢組成；及一上區域62，其包括導電摻雜矽、基本上由導電摻雜矽組成或由導電摻雜矽組成。源極線18a可具有至少約4000 Å之一總厚度T。上區域及下區域之相對厚度可彼此大致相同(如所展示)，或可彼此實質上不同。在利用先前技術組態18a時所遭遇之一問題係：通過此組態之電阻對增大整合級而言變得不可接受得高，且若組態18a薄化至小於4000 Å，則此電阻可變得甚至更高。因此，期望開發相較於先前技術組態18a具有減小之電阻之新源極線組態，同時較佳地保持一總厚度小於或等於約4000 Å。 圖3繪示可在一些實施例中利用之一實例性導電源極線18b。導電源極線18b包括一黏著材料70、在該黏著材料上方之一第一含金屬材料72、在該第一含金屬材料上方之一第二含金屬材料74、在該第二含金屬材料上方之一第三含金屬材料76，及在該第三含金屬材料上方之一導電摻雜半導體材料78 (其中在一些實施例中，圖3之半導體材料78與圖2之先前技術結構之上區域62內之半導體材料相同)。 黏著材料70用於在絕緣材料16與第一含金屬材料72之間產生一穩固介面。黏著材料70可為導電的(如所展示)或絕緣的，且可包括任何適合組分或組分組合。黏著材料70被展示為導電的且係導電源極線18a之部分。若黏著材料70係絕緣的，則此黏著材料可被視為下伏絕緣基座16之部分而非導電源極線18a之部分。 在一些實施例中，黏著材料70可包括金屬、氮化矽、氮氧化矽、碳化矽、金屬矽化物、金屬碳化物、金屬氧化物、金屬氮氧化物及金屬氮化物之一或多者。例如，黏著材料可包括W、Ta、Ti、WSi、TaSi、TiSi、WN、TaN、TiN、WO、TaO、TiO、WC、TaC、TiC、WON、TaON、TiON、SiN、SiON、SiC等之一或多者；其中分子式指示主要化學成分而非特定化學計量。黏著材料70較佳地跨絕緣材料16形成一連續層。黏著材料70可經形成為任何適合厚度，包含例如自約一個單層至約200 Å之一厚度。在所展示實施例中，黏著材料70直接靠著絕緣材料16之一上表面。 第一含金屬材料72可包括任何適合組分或組分組合。在一些實施例中，第一含金屬材料基本上由具有高導電性之金屬組成或由具有高導電性之金屬組成；舉例而言例如鎢、鉭及釕之一或多者。第一含金屬材料72可經形成為任何適合厚度，舉例而言例如在自約50 Å至約1000 Å之一範圍內之一厚度。在所展示實施例中，第一含金屬材料72直接靠著黏著材料70。 第二含金屬材料74可用作阻止自沿結構18b之頂部之含半導體材料(例如，導電摻雜半導體78及/或一金屬矽化物材料76)至第一含金屬材料72中之半導體遷移(例如，矽遷移)之一阻障。若矽(或其他半導體)遷移至第一含金屬材料72中，則此情形可自含金屬材料72之金屬形成金屬矽化物且由此非期望地增大第一含金屬材料72內之電阻。在一些實施例中，第二含金屬材料74可稱為半導體遷移阻障材料或稱為矽遷移阻障材料。 第二含金屬材料74可包括任何適合組分或組分組合；且在一些實施例中可包括金屬及氮。例如，第二含金屬材料74可包括TiN、WN、TaN等之一或多者；其中分子式指示主要化學成分而非特定化學計量。在一些實施例中，除金屬及氮外，第二含金屬材料74亦可包括矽；且可例如包括TiSiN、TaSiN、WSiN等之一或多者(其中分子式指示主要化學成分而非特定化學計量)。 在所展示實施例中，第二含金屬材料74直接靠著第一含金屬材料72。第一含金屬材料72及第二含金屬材料74可包括一共同金屬(例如，材料72及74兩者可包括鎢及鉭之一或兩者)，或可能不包括共同金屬。 第二含金屬材料74可包括任何適合厚度，且在一些實施例中可具有在自約5 Å至約400 Å之一範圍內之一厚度。 第三含金屬材料76係一可選材料，且可在其中發現形成直接靠著第二含金屬材料74 (如圖4中相對於一源極線組態18c所展示)之導電摻雜半導體材料78係可接受之實施例中被省略。若利用第三含金屬材料76，則此材料可包含一金屬矽化物及/或一金屬氮化物；舉例而言諸如矽化鎢、氮化鎢等。第三含金屬材料76可具有小於或等於約2000 Å之一厚度，且在所展示實施例中經形成為直接靠著第二含金屬材料74之一上表面。 導電摻雜半導體材料78在圖3之實施例中經形成為直接靠著第三含金屬材料76之一上表面，但在其中省略第三含金屬材料76之其他實施例中(如圖4所展示)可經形成為直接靠著第二含金屬材料74之上表面。導電摻雜半導體材料78可包括任何適合導電摻雜半導體材料，包含例如導電摻雜鍺、導電摻雜矽等。在一些實施例中，導電摻雜半導體材料78可包括用導電性增強摻雜劑(例如，磷、硼等)摻雜至至少約1020 個原子/公分3 之一濃度之矽、基本上由該矽組成或由該矽組成。導電摻雜半導體材料78可經形成為任何適合厚度；包含例如在自約100 Å至約2000 Å之一範圍內之一厚度。 在一些實施例中，材料76及78可分別稱為第一含矽導電材料及第二含矽導電材料；且在實例性實施例中可表示可形成於阻障材料74上方之一或多種含矽導電材料。 圖3之源極線組態18b相比於圖2之先前技術源極線組態18a可具有一較高導電性(較低電阻)，同時具有小於或等於4000 Å之一厚度(T1 )。在一些實施例中，各種材料70、72、74、76及78之組合厚度T1 可在自約200 Å至約6000 Å之一範圍內。在其中材料70、72、74、76及78經組態為將併入至高度積體電路中之源極線之應用中，可期望厚度T1 在所指示範圍之下端；且具體而言，在自約200 Å至小於或等於約4000 Å之一範圍內。在其中材料70、72、74、76及78經組態成除導電源極線外之其他類型之組件或結構之實施例中，厚度T1 可不太嚴格；且就厚度T1 延伸至該範圍之上端(即，延伸至約6000 Å)或更大而言係可接受的。 材料70、72、74、76及78之各者被展示為貫穿其整個厚度實質上均勻。在其他實施例中，此等材料之一或多者可包括兩種或多於兩種離散組分之一層壓物；及/或可包括一組分梯度。此外，在一些實施例中，額外材料可引入至源極線組態中。例如，所繪示之含金屬材料72可為一層壓物，該層壓物包括一第二組分，該第二組分包括Ti、基本上由Ti組成或由Ti組成；在一第一組分上方，該第一組分包括W、基本上由W組成或由W組成。作為另一實例，所繪示之含金屬材料74可為一層壓物，該層壓物包括一第二組分，該第二組分包括TiN、基本上由TiN組成或由TiN組成；在一第一組分上方，該第一組分包括WN、基本上由WN組成或由WN組成。 在一些實例性實施例中，阻障材料74可被細分成兩種或更多種不同組分；且各組分可被視為一不同阻障材料。例如，圖5展示具有兩種半導體遷移阻障材料74a及74b之一源極線組態18d。 在一些實施例中，圖5之組態18d可被視為包括上文參考圖3所描述之黏著材料70及第一含金屬材料72。該組態包括可包含上文關於圖3之材料74所描述之任何組分之一第二含金屬材料74a；且在一些實施例中可包含金屬及氮(例如，可包括鎢及氮、基本上由鎢及氮組成或由鎢及氮組成)。第二含金屬材料74a可具有在自約5 Å至約400 Å之一範圍內之一厚度。組態18d包含一第三含金屬材料74b，其中此第三含金屬材料包括上文關於圖3之材料74所描述之任何組分；且在一些實施例中包含金屬、氮及矽(例如，包括鎢、氮及矽，基本上由鎢、氮及矽組成，或由鎢、氮及矽組成)。第三含金屬材料74b可具有在自約5 Å至約400 Å之一範圍內之一厚度。 組態18d包含在第三含金屬材料74b上方之材料76及78。在一些實施例中，材料76可稱為第四含金屬材料。在一些實施例中，材料76可經省略以形成與圖4之彼構造類似之一構造，但包含材料74a及74b來代替圖4之材料74。 源極線組態18d包括一厚度T2 。此厚度可與上文參考圖3所論述之厚度T1 大致相同，且在一些實施例中可在自約400 Å至約6000 Å之一範圍內。 圖6展示源極線組態18d之一特定實例。此實例包含：一黏著材料70，其包括WSi、基本上由WSi組成或由WSi組成；一第一含金屬材料72，其包括W、基本上由W組成或由W組成；一第二含金屬材料74a，其包括WN、基本上由WN組成或由WN組成；一第三含金屬材料74b，其包括WSiN、基本上由WSiN組成或由WSiN組成；一第四含金屬材料76，其包括WSi、基本上由WSi組成或由WSi組成；及半導體材料78，其包括導電摻雜矽、基本上由導電摻雜矽組成或由導電摻雜矽組成(其中分子式指示主要成分而非特定化學計量)。 在一些實施例中，可存在少量半導體(例如，矽)遷移通過一阻障材料(例如，在上文所描述之實施例中係材料74)，此歸因於例如阻障材料之局部化區域失效。在此等實施例中，含金屬材料72可具有含有半導體(例如，矽)之局部區域，及相關聯高電阻。然而，大多數含金屬材料72可保持實質上不含半導體(例如，矽)，且因此可具有所期望低電阻。在一些實施例中，含金屬材料72之具有高電阻之局部區域將不成問題，前提是足夠含金屬材料72具有低電阻以沿具有所期望容限內之電導之源極線提供一導電路徑。在此等實施例中，含金屬材料72可被視為「基本上由金屬組成」，前提是其具有電導與純金屬大致相同之一導電路徑(其中術語「大致相同」意謂在合理製造及量測容限內係相同的)。 在一些實施例中，圖5及圖6之組態18d可被視為包括與第一含金屬材料72具有一共同金屬(例如，在圖6之實施例中係鎢)之一第二含金屬材料74a。第三含金屬材料74b亦與第二含金屬材料74a具有一共同金屬(例如，在圖6之實施例中係鎢)；且同樣地，除金屬外，第二含金屬材料74a亦包含氮。然而，第三含金屬材料74b在組分上與第二含金屬材料74a不同。在圖6之實施例中，此組分差異包含將矽併入第三含金屬材料74b內(即，包含第二含金屬材料74a與第三含金屬材料74b之間的一矽濃度差異；其中該第二含金屬材料不具有可量測矽且該第三含金屬材料具有一定可量測矽)。在其他實施例中，除第二含金屬材料74a與第三含金屬材料74b之間的一矽濃度差異外或替代該矽濃度差異，第二含金屬材料74a與第三含金屬材料74b之間的組分差異亦可歸因於第三含金屬材料74b內之氮濃度相較於第二含金屬材料74a之一差異。例如，在一些實施例中，第三含金屬材料74b相比於第二含金屬材料74a可具有一較高的氮原子百分比。 上文所論述之結構可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣泛範圍之系統之任一者，舉例而言例如相機、無線裝置、顯示器、晶片組、視訊轉換器、遊戲機、照明設備、車輛、時鐘、電視機、行動電話、個人電腦、汽車、工業控制系統、飛行器等。 除非另有指定，否則可使用現在已知或有待開發之任何適合方法形成本文中所描述之各種材料、物質、組分等，包含例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。 術語「介電」及「絕緣」可用以描述具有絕緣電性質之材料。在本發明中，該術語被視為同義。在一些例項中利用術語「介電」且在其他例項中利用術語「絕緣」(或「電絕緣」)可用以在本發明內提供語言變化以簡化隨附申請專利範圍內之前置基礎，且並非用以指示任何顯著化學或電差異。 圖式中之各項實施例之特定定向僅用於繪示目的，且該等實施例可在一些應用中相對於所展示定向旋轉。本文中所提供之描述及隨附申請專利範圍係關於具有各種特徵之間的所描述關係之任何結構，而不管該等結構是呈圖式之特定定向還是相對於此定向旋轉。 隨附繪示之截面視圖僅展示截面之平面內之特徵，且不展示截面之平面後方之材料以便簡化圖式。 當一結構在上文被提及「在另一結構上」或「靠著另一結構」時，其可直接在另一結構上或亦可存在中介結構。相比之下，當一結構被提及「直接在另一結構上」或「直接靠著另一結構」時，不存在中介結構。 結構(例如，層、材料等)可被提及「垂直延伸」以指示結構整體上自一下伏基座(例如，基板)向上延伸。垂直延伸結構可實質上正交於或不正交於基座之一上表面延伸。 一些實施例包含一種記憶體總成，其具有緊接於導電源極之一記憶體單元。通道材料沿該等記憶體單元延伸且與該導電源極電耦合。該導電源極在一絕緣材料上方且包含直接靠著該絕緣材料之一黏著材料。該黏著材料包括金屬、氮化矽、氮氧化矽、碳化矽、金屬矽化物、金屬碳化物、金屬氧化物、金屬氮氧化物及金屬氮化物之一或多者。該導電源極包含在該黏著材料上方且直接靠著該黏著材料之第一含金屬材料。該第一含金屬材料基本上由金屬組成。該導電源極包含在該第一含金屬材料上方且直接靠著該第一含金屬材料之一第二含金屬材料。該第二含金屬材料包括金屬及氮。一導電摻雜半導體材料在該第二含金屬材料上方。 一些實施例包含一種NAND記憶體總成，其具有一導電源極且具有在該導電源極上方之垂直堆疊式記憶體單元。通道材料沿該等垂直堆疊式記憶體單元延伸且與該導電源極電耦合。該導電源極包含：一第一含金屬材料，其基本上由金屬組成；一第二含金屬材料，其在該第一含金屬材料上方且包括金屬及氮；及一導電摻雜半導體材料，其在該第二含金屬材料上方。 一些實施例包含一種導電組件，其具有一第一含金屬材料，該第一含金屬材料基本上由金屬組成且包含鎢、鉭及釕之一或多者。一第二含金屬材料在該第一含金屬材料上方。該第二含金屬材料與該第一含金屬材料包含一共同金屬，且另外包含氮。一第三含金屬材料在該第二含金屬材料上方。該第三含金屬材料包含金屬及氮，且在組分上與該第二含金屬材料不同。一或多種含矽導電材料在該第三含金屬材料上方。 一些實施例包含一種在一絕緣材料上方之導電組件。該導電組件可包含直接靠著該絕緣材料之一黏著材料。該黏著材料可包含金屬及/或半導體；且可具有自一個單層至小於或等於約200埃之一厚度。該金屬可包含例如鈦及鎢之一或兩者；且該半導體可包含例如矽(例如，可為導電摻雜矽)。該導電組件可包含在該黏著材料上方之一含金屬材料及/或半導體。該含金屬材料可包含例如鎢、鉭及釕之一或多者；且該半導體可包含例如矽(例如，可為導電摻雜矽)。該導電組件可具有在自約50埃至約1000埃之一範圍內之一厚度。該導電組件可包含在該含金屬材料上方之一矽遷移阻障材料。該矽遷移阻障材料可例如包括金屬及氮。該矽遷移阻障材料可具有在自約5埃至約400埃之一範圍內之一厚度。該導電組件可包含在該矽遷移阻障材料上方之一或多種含矽導電材料。
10‧‧‧整合式結構
12‧‧‧記憶體總成
14‧‧‧基座
16‧‧‧絕緣材料/絕緣基座
18‧‧‧源極線
18a‧‧‧導電源極線/源極線組態
18b‧‧‧導電源極線/源極線組態/結構
18c‧‧‧源極線組態
18d‧‧‧源極線組態
20‧‧‧堆疊
22‧‧‧絕緣材料
24‧‧‧導電層面
26‧‧‧絕緣層面
28‧‧‧導電材料
30‧‧‧源極側選擇閘極(SGS閘極)
31‧‧‧SGS裝置
32‧‧‧介電材料
36‧‧‧控制閘極
40‧‧‧記憶體單元
42‧‧‧電荷阻擋材料
44‧‧‧電荷儲存材料
46‧‧‧閘極介電材料
50‧‧‧開口
51‧‧‧側壁
52‧‧‧通道材料
53‧‧‧空腔
60‧‧‧下區域
62‧‧‧上區域
70‧‧‧黏著材料
72‧‧‧第一含金屬材料
74‧‧‧第二含金屬材料
74a‧‧‧半導體遷移阻障材料/第二含金屬材料
74b‧‧‧半導體遷移阻障材料/第三含金屬材料
76‧‧‧第三含金屬材料/金屬矽化物材料
78‧‧‧導電摻雜半導體材料
T‧‧‧總厚度
T1‧‧‧厚度
T2‧‧‧厚度
圖1係一實例性記憶體總成之一區域之一圖解截面視圖。 圖2係一先前技術源極線之一區域之一圖解截面視圖。 圖3至圖6係實例性源極線之區域之圖解截面視圖。

Claims (26)

  1. 一種記憶體總成，其包括： 記憶體單元，其等緊接於一導電源極； 通道材料，其沿該等記憶體單元延伸且與該導電源極電耦合；且 其中該導電源極在一絕緣材料上方且包含： 一黏著材料，其直接靠著該絕緣材料；該黏著材料包括金屬、氮化矽、氮氧化矽、碳化矽、金屬矽化物、金屬碳化物、金屬氧化物、金屬氮氧化物及金屬氮化物之一或多者； 一第一含金屬材料，其在該黏著材料上方且直接靠著該黏著材料；該第一含金屬材料基本上由金屬組成； 一第二含金屬材料，其在該第一含金屬材料上方且直接靠著該第一含金屬材料；該第二含金屬材料包括金屬及氮；及 一導電摻雜半導體材料，其在該第二含金屬材料上方。
  2. 如請求項1之記憶體總成，其中該第一含金屬材料及該第二含金屬材料包括鎢及鉭之一或兩者。
  3. 如請求項1之記憶體總成，其中該第二含金屬材料包括TiSiN、TaSiN及WSiN之一或多者，其中分子式指示主要成分而非特定化學計量。
  4. 如請求項1之記憶體總成，其中該導電摻雜半導體材料直接靠著該第二含金屬材料。
  5. 如請求項1之記憶體總成，其包含一第三含金屬材料，該第三含金屬材料在該導電摻雜半導體材料與該第二含金屬材料之間；該第三含金屬材料包含金屬，以及矽及氮之一或兩者。
  6. 如請求項5之記憶體總成，其包含一第四含金屬材料，該第四含金屬材料在該導電摻雜半導體材料與該第三含金屬材料之間；該第四含金屬材料包含金屬矽化物。
  7. 如請求項6之記憶體總成，其中： 該黏著材料包括矽化鎢； 該第一含金屬材料基本上由鎢組成； 該第二含金屬材料包括鎢及氮； 該第三含金屬材料包括鎢、氮及矽； 該第四含金屬材料包括矽化鎢；且 該導電摻雜半導體材料包括導電摻雜矽。
  8. 一種NAND記憶體總成，其包括： 一導電源極； 垂直堆疊式記憶體單元，其等在該導電源極上方； 通道材料，其沿該等垂直堆疊式記憶體單元延伸且與該導電源極電耦合；且 其中該導電源極包含： 一第一含金屬材料；該第一含金屬材料基本上由金屬組成； 一第二含金屬材料，其在該第一含金屬材料上方；該第二含金屬材料包括金屬及氮；及 一導電摻雜半導體材料，其在該第二含金屬材料上方。
  9. 如請求項8之NAND記憶體總成，其中該第一含金屬材料包括鎢、鉭及釕之一或多者。
  10. 如請求項8之NAND記憶體總成，其中該第二含金屬材料包括鈦、鎢及鉭之一或多者。
  11. 如請求項8之NAND記憶體總成，其中該第二含金屬材料包含矽。
  12. 如請求項8之NAND記憶體總成，其中該第二含金屬材料包括TiSiN、TaSiN及WSiN之一或多者，其中分子式指示主要成分而非特定化學計量。
  13. 如請求項8之NAND記憶體總成，其包含一第三含金屬材料，該第三含金屬材料在該導電摻雜半導體材料與該第二含金屬材料之間；該第三含金屬材料包含金屬，以及矽及氮之一或兩者。
  14. 如請求項8之NAND記憶體總成，其中該通道材料直接接觸該導電摻雜半導體材料。
  15. 如請求項14之NAND記憶體總成，其中該通道材料及該導電摻雜半導體材料兩者包括矽。
  16. 一種導電組件，其包括： 一第一含金屬材料，其基本上由金屬組成且包含鎢、鉭及釕之一或多者； 一第二含金屬材料，其在該第一含金屬材料上方；該第二含金屬材料與該第一含金屬材料包含一共同金屬，且另外包含氮； 一第三含金屬材料，其在該第二含金屬材料上方；該第三含金屬材料包含金屬及氮，且在組分上與該第二含金屬材料不同；及 一或多種含矽導電材料，其在該第三含金屬材料上方。
  17. 如請求項16之導電組件，其中該第三含金屬材料相比於該第二含金屬材料包括一較高的氮原子百分比。
  18. 如請求項16之導電組件，其中該第三含金屬材料包括金屬、矽及氮。
  19. 如請求項16之導電組件，其中該第三含金屬材料包括該第一含金屬材料及該第二含金屬材料之該共同金屬且另外包括矽。
  20. 如請求項16之導電組件，其中該第一含金屬材料由鎢組成，該第二含金屬材料由鎢及氮組成，且該第三含金屬材料由鎢、氮及矽組成。
  21. 如請求項16之導電組件，其經組態為一NAND記憶體陣列內之一源極。
  22. 如請求項16之導電組件，其中該一或多種含矽導電材料包含：一第一含矽導電材料，其包括矽化鎢；及一第二含矽導電材料，其在該第一含矽導電材料上方且包括導電摻雜矽。
  23. 一種在一絕緣材料上方之導電組件，該導電組件包括： 一黏著材料，其直接靠著該絕緣材料；該黏著材料包含金屬且具有自一個單層至小於或等於約200埃之一厚度；該金屬係鈦及鎢之一或兩者； 一含金屬材料，其在該黏著材料上方，該含金屬材料包含鎢、鉭及釕之一或多者；該含金屬材料具有在自約50埃至約1000埃之一範圍內之一厚度； 一矽遷移阻障材料，其在該含金屬材料上方；該矽遷移阻障材料包括金屬及氮；該矽遷移阻障材料具有在自約5埃至約400埃之一範圍內之一厚度；及 一或多種含矽導電材料，其在該矽遷移阻障材料上方。
  24. 如請求項23之導電組件，其中該含金屬材料基本上由金屬組成。
  25. 如請求項24之導電組件，其經組態為一NAND記憶體陣列內之一源極。
  26. 如請求項23之導電組件，其中： 該黏著材料包括矽化鎢； 該含金屬材料基本上由鎢組成且係一第一含金屬材料； 一第二含金屬材料在該第一含金屬材料上方，且該第二含金屬材料包括鎢及氮； 該矽遷移阻障材料包括鎢、氮及矽；且 該一或多種含矽導電材料包含在該矽遷移阻障材料上方且包括矽化鎢之一第一含矽導電材料，且包含在該第一含矽導電材料上方且包括導電摻雜矽之一第二含矽導電材料。
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