JP2008288260A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置を提供する。
【解決手段】第１窒化膜上に突出したビット線を覆うように設けられた第２窒化膜の膜厚が、第１窒化膜よりも厚いことを特徴とする半導体装置。
【選択図】図１

Description

本発明は、電界効果型トランジスタ及びこのトランジスタの第２不純物拡散領域に電気接続されたビット線を有し、このビット線の表面に設けられた第２窒化膜よりも、第１窒化膜の方が膜厚が薄い半導体装置及びその製造方法に関する。

ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）型のメモリセル構造のＤＲＡＭにおいては、ビット線間に、キャパシターとメモリセル・トランジスタのソース／ドレイン領域とを接続するためのコンタクト（容量コンタクトプラグ）を配置する必要がある。

しかし、近年、デザインルールの微細化が進んでおり、ビット線の間隔が狭くなって、容量コンタクトプラグとビット線との短絡やビット線の酸化等が問題となってきている。このため、ビット線の表面（上面及び側面）に窒化膜を形成して、ビット線と容量コンタクトプラグの短絡やビット線の酸化を防止する手法が用いられている。

特許文献１（特開２００５−３９１８９号公報）、及び特許文献２（特開２００２−１１０９４３号公報）には、ビット線の上面と側面に均一な膜厚の窒化膜を形成した半導体装置が開示されている。

図１０（ａ）、（ｂ）に、従来のＣＯＢ型のメモリセルを有するＤＲＡＭの断面模式図を示す。なお、図１０（ａ）はメモリセル部のビット線が配列された方向の断面図であり、図１０（ｂ）はメモリセル部のワード線が配列された方向の断面図となっている。

図１０の半導体装置では、半導体基板上にゲート電極２が設けられ、このゲート電極２を挟んだ半導体基板内の両側にソース／ドレイン領域１０が設けられている。そして、このソース／ドレイン領域１０の一方の上には、容量コンタクトプラグ３，７が設けられており、この容量コンタクトプラグ３，７は更にキャパシター８と電気接続されている。

また、このソース／ドレイン領域１０の他方の上（容量コンタクトプラグ３，７の両側）には、ビットコンタクトプラグ１７が設けられ、このビットコンタクトプラグ１７は更にビット線５と電気接続されている。そして、このビット線５の表面（上面と側面）及び絶縁層２２上には、ビット線５を覆うように、ほぼ均一な膜厚のシリコン窒化膜２０が形成されている。
特開２００５−３９１８９号公報（第１７頁、図１） 特開２００２−１１０９４３号公報（第９頁、図１）

従来のＣＯＢ型のメモリセルでは、容量コンタクトプラグの形成時に、ビット線間に存在している窒化膜をエッチングする必要があった。この際、たとえビット線を窒化膜で保護した場合であっても、容量コンタクトプラグの形成時に、ビット線を保護する窒化膜もエッチングされることとなっていた。そして、この時、ビット線を保護している窒化膜が薄いと、エッチングで除去されてビット線が露出し、容量コンタクトプラグとビット線との短絡やビット線の異常酸化を引き起こすこととなっていた。

特許文献１及び２に記載の半導体装置では、ビット線を窒化膜で保護しているものの、その膜厚は薄くビット線上及び絶縁層上で均一となっていた。このため、容量コンタクトプラグの形成時（ビット線間に存在する窒化膜のエッチング時）に、ビット線表面上の窒化膜が除去されて、ビット線が露出することとなっていた。

そこで、本発明者は鋭意検討した結果、特別な方法により成膜することにより、ビット線表面上の第２窒化膜の膜厚を、第１窒化膜の膜厚よりも厚くすれば良いことを発見した。すなわち、本発明は、第２窒化膜を第１窒化膜よりも厚い膜厚とすることにより、ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するため、本発明は、
第１不純物拡散領域及び第２不純物拡散領域を有する電界効果型トランジスタと、
前記電界効果型トランジスタ上に設けられた第１絶縁層と、
前記第１絶縁層上に設けられた第１窒化膜と、
前記第１絶縁層及び第１窒化膜内を、その厚み方向に前記第１不純物拡散領域まで貫通するように設けられた容量コンタクトプラグと、
前記容量コンタクトプラグに電気接続されたキャパシターと、
前記第１絶縁層内を、その厚み方向に前記第２不純物拡散領域まで貫通するように設けられたビットコンタクトプラグと、
前記ビットコンタクトプラグに電気接続されると共に、ビットコンタクトプラグ上から前記第１窒化膜内を貫通して、第１窒化膜上に突出するように設けられたビット線と、
前記第１窒化膜上に突出したビット線を覆うように設けられ、前記第１窒化膜よりも膜厚が厚い第２窒化膜と、
を備えたことを特徴とする半導体装置に関する。

また、本発明は、
（１）第１不純物拡散領域及び第２不純物拡散領域を有する電界効果型トランジスタを準備する工程と、
（２）全面に絶縁層Ａを堆積させる工程と、
（３）前記絶縁層Ａ内を、その厚み方向に前記第１不純物拡散領域まで貫通するように第１容量コンタクトプラグを設ける工程と、
（４）前記絶縁層Ａ内を、その厚み方向に前記第２不純物拡散領域まで貫通するように第１ビットコンタクトプラグを設ける工程と、
（５）前記絶縁層Ａ上に、絶縁層Ｂを設ける工程と、
（６）前記絶縁層Ｂ内を、その厚み方向に前記第１ビットコンタクトプラグまで貫通するように第２ビットコンタクトプラグを設ける工程と、
（７）前記第２ビットコンタクトプラグ上に、ビット線を形成する工程と、
（８）前記ビット線の表面に第２窒化膜、前記絶縁層Ｂ及び第２ビットコンタクトプラグのビット線が設けられた以外の部分に第２窒化膜よりも膜厚が薄い第１窒化膜を、それぞれ形成する工程と、
（９）前記第１窒化膜及び絶縁層Ｂ内を、その厚み方向に前記第１容量コンタクトプラグまで貫通するように第２容量コンタクトプラグを設ける工程と、
（１０）前記第２容量コンタクトプラグに電気接続するように、キャパシターを設ける工程と、
を有することを特徴とする半導体装置の製造方法に関する。

本発明では、ビット線表面の第２窒化膜よりも絶縁層上の第１窒化膜の膜厚を薄くすることで、容量コンタクトプラグ形成時にビット線表面の窒化膜が除去されてビット線が露出することを防止できる。そして、ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置とすることができる。

（半導体装置）
本発明の半導体装置は、電界効果型トランジスタを有する。この電界効果型トランジスタは、半導体基板上にゲート電極を有し、半導体基板内のゲート電極を挟んだ両側には、第１及び第２不純物拡散領域が設けられている。なお、第１不純物拡散領域はソース領域、ドレイン領域の何れの領域であっても良く、第２不純物拡散領域はソース領域、ドレイン領域の何れの領域であっても良い。すなわち、第１不純物拡散領域がソース領域、第２不純物拡散領域がドレイン領域となっても、第２不純物拡散領域がソース領域、第１不純物拡散領域がドレイン領域となっても良い。

そして、電界効果型トランジスタ上には第１絶縁層及び第１窒化膜が設けられ、この第１絶縁層及び第１窒化膜内を、その厚み方向に第１不純物拡散領域まで貫通するように容量コンタクトプラグが設けられている。この容量コンタクトプラグには更に、キャパシターが電気接続されている。

この第１絶縁層内には、その厚み方向に第２不純物拡散領域まで貫通するようにビットコンタクトプラグが設けられている。そして、ビットコンタクトプラグに電気接続すると共に、ビットコンタクトプラグ上から第１窒化膜内を貫通して、第１窒化膜上に突出するようにビット線が設けられている。例えば、図１（ｂ）では、ビット線５はビットコンタクト４ｂ上から、矢印２３の方向に第２窒化膜９を貫通して、第２窒化膜９上に突出するように設けられている。このビット線の表面（上面及び側面）上には、第２窒化膜が設けられている。

本発明の半導体装置では、ビット線が厚い第２窒化膜で覆われていることによって、容量コンタクトプラグ形成のための第１窒化膜のエッチング時（コンタクトホールの形成時）に、第２窒化膜がエッチングされてビット線が露出するといったことがない。この結果、ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置とすることができる。また、第２窒化膜は、第１窒化膜よりも膜厚が厚くなっている。

本発明の半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置、特にＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）型のメモリセル構造を有するＤＲＡＭの半導体記憶装置に有効な技術である。

この第２窒化膜は、ビット線の最上部（第１窒化膜から最も離れた部分）から第１窒化膜側に向かって、膜厚が薄くなっていることが好ましい。容量コンタクトプラグの形成のために第１窒化膜をエッチングする際には、ビット線上部上の第２窒化膜は、ビット線下部上の第２窒化膜よりも、よりエッチングされ易くなっている。このため、ビット線の最上部から第１窒化膜側に向かって膜厚を薄くすることによって、ビット線上部の第２窒化膜が、ビット線下部の第２窒化膜よりも過度にエッチングされた場合であっても、ビット線上部の第２窒化膜を残留させることができる。この結果、ビット線上部の露出及び容量コンタクトプラグとの短絡を、より効果的に防止することができる。

第１及び第２窒化膜は、シリコン窒化膜であることが好ましい。シリコン窒化膜は誘電率が高いため、ビット線と容量コンタクトプラグとの短絡を効果的に防止することができる。

以下に、図面を用いて本発明の半導体装置としてＤＲＡＭのメモリセルを形成した一例を説明する。
図２は、ＤＲＡＭのメモリセルを上面から見た平面図を模式的に表したものであり、簡略化のため、キャパシターより下の部分の構造のみを記載している。また、図１（ａ）、（ｂ）は、図２のＡ−Ａ線、Ｂ−Ｂ線にそれぞれ沿った断面図である。

図１の１０、及び図２の楕円で囲まれた部分５１はメモリセル領域に規則的に配置した電界効果型トランジスタの第１及び第２不純物拡散領域を表す。また、隣接する不純物拡散領域の間は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて形成した素子分離領域１で絶縁されている。２，５２は電界効果型トランジスタのゲート電極を表し、ＤＲＡＭのワード線として機能する。ゲート電極（ワード線）２、５２の両側に位置する第１及び第２不純物拡散領域１０，５１はＮ型の不純物がドープされており、電界効果型トランジスタのソース／ドレイン領域として機能する。

また、ゲート電極２、５２の両側の第１及び第２不純物拡散領域１０，５１には、導電体を埋め込んで形成した容量コンタクトプラグ３，７、５７、及びビットコンタクトプラグ４ａ、４ｂ、５４が形成されている。より具体的には、図２の中央に配置されたコンタクトプラグ５３はビットコンタクトプラグ５４であり、図１の絶縁層１５、１６内を第２不純物拡散領域まで貫通するように設けられている。このビットコンタクトプラグ４ａ、４ｂ、５４には、ビット線５、５５が電気接続されている。

第１不純物拡散領域１０，５１の中央部を除く左右に配置されたセルコンタクトプラグ５３は容量コンタクトプラグ３、７、５７であり、絶縁層１５，１６及び第１窒化膜９内を第１不純物拡散領域まで貫通するように設けられている。この容量コンタクトプラグ３、７、５７には、キャパシターの下部電極８が電気接続されている。

更に、ビット線５、５５の表面（上面及び側面）には第２窒化膜が形成され、絶縁層１６及びビットコンタクトプラグ４ｂのビット線が設けられた以外の部分には、第１窒化膜が形成されている。そして、本発明では、この第２窒化膜が第１窒化膜よりも膜厚が厚くなっている点に特徴がある。

なお、図１では、素子分離領域上ではなく半導体領域上に設けられた１つのゲート電極と、このゲート電極を挟んだ両側に設けられた第１及び第２不純物拡散領域、第２不純物拡散領域に電気接続されたビットコンタクトプラグ、第１不純物拡散領域に電気接続された容量コンタクトプラグ、キャパシター等から１つのメモリセルが構成されている。従って、図１（ｂ）では、２つのメモリセルが示されていることとなり、この２つのメモリセルの間でビットコンタクトプラグは共通化されている。同様にして、図２では、２つの容量コンタクトプラグ５７と１つのビットコンタクトプラグ５４と２つのゲート電極等で構成される部分（楕円で囲まれた部分５１及びその上に設けられた構造）が、２つのメモリセルを構成することとなる。

（半導体装置の製造方法）
本発明の半導体装置の製造方法は、以下の工程を有する。
（１）第１不純物拡散領域及び第２不純物拡散領域を有する電界効果型トランジスタを準備する工程、
（２）全面に絶縁層Ａを堆積させる工程、
（３）絶縁層Ａ内を、その厚み方向に第１不純物拡散領域まで貫通するように第１容量コンタクトプラグを設ける工程、
（４）絶縁層Ａ内を、その厚み方向に第２不純物拡散領域まで貫通するように第１ビットコンタクトプラグを設ける工程、
（５）絶縁層Ａ上に、絶縁層Ｂを設ける工程、
（６）絶縁層Ｂ内を、その厚み方向に第１ビットコンタクトプラグまで貫通するように第２ビットコンタクトプラグを設ける工程、
（７）第２ビットコンタクトプラグ上に、ビット線を形成する工程、
（８）ビット線の表面に第２窒化膜、絶縁層Ｂ及び第２ビットコンタクトプラグのビット線が設けられた以外の部分に第２窒化膜よりも膜厚が薄い第１窒化膜を、それぞれ形成する工程、
（９）第１窒化膜及び絶縁層Ｂ内を、その厚み方向に第１容量コンタクトプラグまで貫通するように第２容量コンタクトプラグを設ける工程、
（１０）第２容量コンタクトプラグに電気接続するように、キャパシターを設ける工程。

本発明の半導体装置の製造方法では、工程（１）でまず、第１不純物拡散領域及び第２不純物拡散領域を有する電界効果型トランジスタを準備する。なお、第１不純物拡散領域及び第２不純物拡散領域のうち何れの不純物拡散領域がソース領域、ドレイン領域を構成しても良い。
この工程では、公知の方法により、プレーナ型の電界効果型トランジスタを準備する。例えば、以下の工程によって、プレーナ型の電界効果型トランジスタを準備することができる。
・半導体基板を準備する工程、
・半導体基板上に、ゲート絶縁膜を形成する工程、
・前記ゲート絶縁膜上に、ゲートパターンを形成した後、不純物をゲートパターン内に注入することによってゲート電極を形成する工程、
・前記半導体基板内の、前記ゲート電極を挟んだ両側に、不純物を注入することによってエクステンション領域を形成する工程、
・前記ゲート電極の両側に、ゲートサイドウォールを形成する工程、
・前記ゲート電極及びゲートサイドウォールをマスクに用いて、不純物を注入することにより第１不純物拡散領域及び第２不純物拡散領域を形成する工程。

次に、工程（２）では、全面に絶縁層Ａを堆積させる。この絶縁層Ａの成膜方法としては、ＣＶＤ法など公知の方法を挙げることができる。絶縁層Ａの材質としては特に限定されるわけではないが、例えば、シリコン酸化膜を用いることができる。

次に、工程（３）では、絶縁層Ａ内を、その厚み方向に第１不純物拡散領域まで貫通するように第１容量コンタクトプラグを設ける。なお、この具体的な工程としては、例えば、下記工程を挙げることができる。
・絶縁層Ａ内を、その厚み方向に第１不純物拡散領域まで貫通するようにコンタクトホールを設ける工程、
・コンタクトホール内に導電材料を充填することにより第１容量コンタクトプラグを設ける工程。

このコンタクトホールは、異方性エッチングを行うことによって形成することができる。また、コンタクトホール内への導電材料の充填は、全面に導電材料を堆積させた後、ＣＭＰによって第１絶縁層上の導電材料を除去することにより行うことができる。

この後、工程（４）では、絶縁層Ａ内を、その厚み方向に第２不純物拡散領域まで貫通するように第１ビットコンタクトプラグを設ける。なお、この工程（４）の第１ビットコンタクトプラグの形成方法としては、第１容量コンタクトプラグと同様の方法を用いることができる。また、工程（３）と工程（４）は同時に行っても良い。

次に、工程（５）では、絶縁層Ａ上に、絶縁層Ｂを設ける。なお、この絶縁層Ｂは絶縁層Ａと同じ材料であっても、異なる材料であっても良い。

この後、工程（６）では、絶縁層Ｂ内を、その厚み方向に第１ビットコンタクトプラグまで貫通するように第２ビットコンタクトプラグを設ける。この第２ビットコンタクトプラグの形成方法は特に限定されるわけではなく、絶縁層Ｂの材質に合わせて適宜、好適な条件を選択すれば良い。例えば、第１ビットコンタクトプラグと同様の方法により形成することができる。

次に、工程（７）では、第２ビットコンタクトプラグ上に、ビット線を形成する。このビット線の形成方法としては、例えば、絶縁層Ｂ上の全面に導電材料を堆積させた後、第２ビットコンタクトプラグ上に導電材料が残留するように、導電材料をエッチングする方法を挙げることができる。

この後、工程（８）では全面に窒化膜を形成する。この際、窒化膜の形成条件を調節することにより、ビット線の表面には膜厚の厚い第２窒化膜、絶縁層Ｂ及び第２ビットコンタクトプラグのビット線が設けられた以外の部分には膜厚の薄い第１窒化膜が形成されるようにする。具体的には、このような第１及び第２窒化膜を形成するためには、原料ガス組成、温度、雰囲気圧力、時間などを調節すれば良い。

次に、工程（９）では、第１窒化膜及び絶縁層Ｂ内を、その厚み方向に第１容量コンタクトプラグまで貫通するように第２容量コンタクトプラグを設ける。この工程としては例えば、第１容量コンタクトプラグの形成方法と同様の方法を用いることができるが、第１窒化膜及び絶縁層Ｂの材質に合わせて適宜、形成条件を調節するのが良い。

更に、工程（１０）では、第２容量コンタクトプラグに電気接続するように、キャパシターを設ける。この工程としては、公知のキャパシターの形成工程を挙げることができる。

工程（８）では、モノシラン（ＳｉＨ₄）、アンモニア及び窒素を含む混合ガスを原料に用いて、プラズマＣＶＤ法により、第１及び第２窒化膜を形成することが好ましい。これらの原料ガス、成膜法を用いることにより、第１及び第２窒化膜の膜厚の制御が容易となる。

工程（８）では、プラズマＣＶＤ法により第１及び第２窒化膜を形成する工程と、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により第１及び第２窒化膜を形成する工程を併用すること好ましい。これらの方法を併用することにより、第２窒化膜をよりエッチング耐性に優れた厚い膜厚とすることができるようになる。

工程（９）は、下記工程を有することが好ましい。
・第１容量コンタクトプラグ上の絶縁層Ｂ及び第１窒化膜をエッチングすることにより、絶縁層Ｂ及び第１窒化膜内にコンタクトホールを形成する工程、
・コンタクトホール内に導電材料を充填することにより、第２容量コンタクトプラグを形成する工程。
このような工程を用いて第２容量コンタクトプラグを形成することにより、第２窒化膜を劣化させることなく、目的の部位のみをエッチングすることができる。

工程（８）では、ビット線の最上部から第１窒化膜側に向かって、膜厚が薄くなるように第２窒化膜を形成することが好ましい。このような膜厚となるように成膜することにより、エッチングされ易いビット線の上部を効果的にエッチングから保護できる。

工程（８）において、第１及び第２窒化膜として、シリコン窒化膜を形成することが好ましい。シリコン窒化膜は誘電率が高いため、このように第１及び第２窒化膜としてシリコン窒化膜を用いることにより、ビット線と容量コンタクトプラグとの短絡を効果的に防止することができる。

なお、上記工程（１）〜（１０）において、絶縁層Ａ及びＢが上記（半導体装置）に記載の「第１絶縁層」、第１及び第２容量コンタクトプラグが上記（半導体装置）に記載の「容量コンタクトプラグ」、第１及び第２ビットコンタクトプラグが上記（半導体装置）に記載の「ビットコンタクトプラグ」に相当する。

（製造例１）
以下に、図３〜１０を参照して、本発明の半導体装置の製造方法を説明する。なお、図３〜１０において、（ａ）は図２におけるＡ−Ａ’方向の断面、（ｂ）は図２におけるＢ−Ｂ’方向の断面を示している。

まず、始めに、シリコン基板に素子分離用の絶縁膜としてＳＴＩ領域１を形成する（図３）。次に、ゲート絶縁膜（番号を付していない）、ゲート電極２、ソース／ドレイン領域（第１不純物拡散領域及び第２不純物拡散領域）として機能するＮ型不純物を拡散させた拡散層領域１０を形成する（図４；工程（１））。このゲート電極としては、例えば、ポリシリコン上にタングステン（Ｗ）を積層した膜等が使用可能である。また、ゲート電極２の上面及び側面は、次に形成するコンタクトプラグ３とのショート防止のために、シリコン窒化膜（Ｓｉ₃Ｎ₄）等で覆った構造にしておく。

また、本製造例１ではゲート絶縁膜は酸化シリコン膜としたが、本発明の実施においてはこの膜種に限定されるものでは無い。例えば、酸化シリコン膜（ＳｉＯ₂）と窒化シリコン膜（Ｓｉ₃Ｎ₄）の積層膜や、ハフニウム（Ｈｆ）を含んだ酸化物等も使用可能である。

なお、ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ₂よりも比誘電率（ＳｉＯ₂の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。

また、ゲート電極に関しても、例えば、多結晶シリコンの単層膜や、多結晶シリコン中にニッケル（Ｎｉ）を導入したニッケルシリサイドの単層膜等も使用可能である。その他、ゲート電極材料として、Ｎｉ，Ｃｒ，Ｃｕ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ及びＷからなる群から選択された少なくとも一種の元素のシリサイドを用いることができる。具体的なシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ₂Ｓｉ，Ｎｉ₃Ｓｉ，ＮｉＳｉ₂，ＷＳｉ₂，ＴｉＳｉ₂，ＶＳｉ₂，ＣｒＳｉ₂，ＺｒＳｉ₂，ＮｂＳｉ₂，ＭｏＳｉ₂，ＴａＳｉ₂，ＣｏＳｉ，ＣｏＳｉ₂，ＰｔＳｉ，Ｐｔ₂Ｓｉ，Ｐｄ₂Ｓｉなどを挙げることができる。

次に、ゲート電極２上に絶縁層Ａ（層間絶縁膜）１５を形成し（工程（２））、絶縁層Ａ１５内をその厚み方向にソース／ドレイン領域まで貫通するようにコンタクトホールを設けて、シリコン基板表面の拡散層領域１０を露出させる。次に、コンタクトホール内部を充填するように、リンをドープしたポリシリコン、又はタングステンを埋め込む。この後、ＣＭＰを行ってソース／ドレイン領域上のポリシリコン、又はタングステンを取り除くとともに、層間絶縁膜の表面を平坦化して、第１容量コンタクトプラグ及び第１ビットコンタクトプラグ３を形成する（図５；工程（３）、（４））。

次に、新たに絶縁層Ａ（層間絶縁膜）１５上の全面に、絶縁層Ｂ（層間絶縁膜）１６を堆積させた後（工程（５））、この絶縁層Ｂ１６内の第２ビットコンタクトプラグを設ける領域（図２の５４の位置）にコンタクトホールを設けて、先に形成した第１ビットコンタクトプラグ４ａの表面を露出させる。

この後、第１ビットコンタクトプラグ４ａ上のコンタクトホール底部を覆うようにチタン（Ｔｉ）等を用いたバリアメタル層を形成した後、このコンタクトホールの内部を充填するようにタングステンを埋め込む。次に、ＣＭＰを行って絶縁層Ｂ１６上のタングステンを取り除くとともに、絶縁層Ｂ１６の表面を平坦化して第２ビットコンタクトプラグ４ｂを形成する（図６；工程（６））。

この後、平坦化した第２ビットコンタクトプラグ４ｂ及び絶縁層Ｂ１６上にタングステンを堆積した後、エッチングを行うことによって第２ビットコンタクトプラグ４ｂ上に、ビット線５を形成する（図７；工程（７））。このビット線５の形成後、プラズマＣＶＤ法を用いてビット線５を覆うようにシリコン窒化膜（第２窒化膜）６を形成すると共に、絶縁層Ｂ１６及び第２ビットコンタクトプラグ４ｂ上のビット線以外の部分に、第２窒化膜６よりも膜厚の薄いシリコン窒化膜（第１窒化膜）９を形成する（図８；工程（８））。

このＣＶＤ法を用いた成膜方法としては、一般に膜の原料となるガスを高温に加熱することにより化学反応を起こさせる熱ＣＶＤ法と、原料ガスに電気エネルギーを与えてプラズマ状態とし、そのプラズマ中で加速された電子によって原料ガスの分解等の化学反応を起こさせるプラズマＣＶＤ法とに分けることができる。なお、プラズマＣＶＤ法でも約２００℃以下の温度で加熱を行うことがあるが、この温度は熱ＣＶＤ法に比べて十分に低いものとなる。

本製造例１では、モノシラン（ＳｉＨ₄）、アンモニア（ＮＨ₃）及び窒素（Ｎ₂）を含む混合ガスを原料として、プラズマＣＶＤ法でシリコン窒化膜を形成する。このプラズマＣＶＤ法により、ビット線５の表面にシリコン窒化膜６を堆積させた場合、膜のカバレッジが悪く、図８（ａ）に示したように、ビット線の最上部から絶縁層Ｂ（第１窒化膜）側に向かって、膜厚が薄くなるように第２窒化膜を形成することができる。

本製造例１では、工程（８）において、プラズマＣＶＤ法で形成した、シリコン窒化膜のような段差被覆性の悪い膜を採用している。これによりビット線上部及び側面の第２窒化膜の膜厚と、ビット線間の絶縁層Ｂ上の第１窒化膜の膜厚が異なる構造とすることができる。

次に、全面にシリコン酸化膜からなる層間絶縁膜を堆積させた後、エッチングにより、第１容量コンタクトプラグ上の第１窒化膜９及び絶縁層Ｂ１６内に、第２容量コンタクトプラグ用のコンタクトホールを形成し、第１容量コンタクトプラグ３の表面を露出させる。この際、図９（ａ）に示すように、ビット線５を覆う第２窒化膜６の膜厚は十分に厚いのに対して、第２容量コンタクトプラグ用のコンタクトホール底部近傍の第１窒化膜９の膜厚は薄くなっている。このため、エッチングにより第１窒化膜６を除去して第２容量コンタクトプラグ用のコンタクトホールを形成する際に、第２窒化膜６が無くなることを防止できる。従って、ビット線５を露出させること無く、容易に第２容量コンタクトプラグ用のコンタクトホールを形成することができる。この結果、ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置とすることができる。

次に、コンタクトホール内部を充填するようにタングステンを埋め込んだ後、ＣＭＰを行って絶縁層Ｂ１６上のタングステンを取り除くとともに、絶縁層Ｂ１６の表面を平坦化して第２容量コンタクトプラグプラグ７を形成する（図９；工程（９））。
次に、層間絶縁膜を堆積後、容量素子となるキャパシター８を形成して上層の配線構造を形成することにより半導体装置が完成する（図１；工程（１０））。

（製造例２）
製造例２では、上記製造例１の工程（８）において、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法とプラズマＣＶＤ法により、順次、シリコン窒化膜（第１及び第２窒化膜）を積層した以外は、製造例１と同様にして膜を形成する。

製造例１では、プラズマ窒化膜を例としているが、５〜１０ｎｍ程度のＡＬＤ窒化膜とプラズマ窒化膜の積層膜を使用することで、保護膜の強化、またビット線の低抵抗化という相乗的な効果を奏することができる。これは、ＡＬＤ窒化膜がプラズマ窒化膜と比べて緻密であり、また、タングステンの窒化を抑制できる膜性を有することによる。

本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置、特にＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）型のメモリセル構造を有するＤＲＡＭ半導体装置及びその製造方法として有効な技術である。

本発明の半導体装置の一例を示す断面図である。 本発明の半導体装置の一例を示す上面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 従来の半導体装置を示す断面図である。

符号の説明

１．ＳＴＩ（素子分離領域）
２．ワード線（ゲート電極）
３．第１容量コンタクトプラグ
４ａ．第１ビットコンタクトプラグ
４ｂ．第２ビットコンタクトプラグ
５．ビット線
６．第２窒化膜
７．第２容量コンタクトプラグ
８．キャパシター
９．第１窒化膜
１０．第１不純物拡散領域、第２不純物拡散領域
１５．絶縁層Ａ
１６．絶縁層Ｂ
２１．半導体基板
２２．絶縁層
５１．不純物拡散領域
５２．ワード線（ゲート電極）
５４．ビットコンタクトプラグ
５５．ビット線
５７．容量コンタクトプラグ

Claims (9)

1. 第１不純物拡散領域及び第２不純物拡散領域を有する電界効果型トランジスタと、
   前記電界効果型トランジスタ上に設けられた第１絶縁層と、
   前記第１絶縁層上に設けられた第１窒化膜と、
   前記第１絶縁層及び第１窒化膜内を、その厚み方向に前記第１不純物拡散領域まで貫通するように設けられた容量コンタクトプラグと、
   前記容量コンタクトプラグに電気接続されたキャパシターと、
   前記第１絶縁層内を、その厚み方向に前記第２不純物拡散領域まで貫通するように設けられたビットコンタクトプラグと、
   前記ビットコンタクトプラグに電気接続されると共に、ビットコンタクトプラグ上から前記第１窒化膜内を貫通して、第１窒化膜上に突出するように設けられたビット線と、
   前記第１窒化膜上に突出したビット線を覆うように設けられ、前記第１窒化膜よりも膜厚が厚い第２窒化膜と、
   を備えたことを特徴とする半導体装置。
2. 前記第２窒化膜は、前記ビット線の最上部から第１窒化膜側に向かって、膜厚が薄くなることを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２窒化膜が、シリコン窒化膜であることを特徴とする請求項１又は２に記載の半導体装置。
4. （１）第１不純物拡散領域及び第２不純物拡散領域を有する電界効果型トランジスタを準備する工程と、
   （２）全面に絶縁層Ａを堆積させる工程と、
   （３）前記絶縁層Ａ内を、その厚み方向に前記第１不純物拡散領域まで貫通するように第１容量コンタクトプラグを設ける工程と、
   （４）前記絶縁層Ａ内を、その厚み方向に前記第２不純物拡散領域まで貫通するように第１ビットコンタクトプラグを設ける工程と、
   （５）前記絶縁層Ａ上に、絶縁層Ｂを設ける工程と、
   （６）前記絶縁層Ｂ内を、その厚み方向に前記第１ビットコンタクトプラグまで貫通するように第２ビットコンタクトプラグを設ける工程と、
   （７）前記第２ビットコンタクトプラグ上に、ビット線を形成する工程と、
   （８）前記ビット線の表面に第２窒化膜、前記絶縁層Ｂ及び第２ビットコンタクトプラグのビット線が設けられた以外の部分に第２窒化膜よりも膜厚が薄い第１窒化膜を、それぞれ形成する工程と、
   （９）前記第１窒化膜及び絶縁層Ｂ内を、その厚み方向に前記第１容量コンタクトプラグまで貫通するように第２容量コンタクトプラグを設ける工程と、
   （１０）前記第２容量コンタクトプラグに電気接続するように、キャパシターを設ける工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記工程（８）において、
   モノシラン（ＳｉＨ₄）、アンモニア及び窒素を含む混合ガスを原料に用いて、プラズマＣＶＤ法により、第１及び第２窒化膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記工程（８）は、
   プラズマＣＶＤ法により第１及び第２窒化膜を形成する工程と、
   ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により第１及び第２窒化膜を形成する工程と、
   を有することを特徴とする請求項４に記載の半導体装置の製造方法。
7. 前記工程（９）は、
   前記第１容量コンタクトプラグ上の絶縁層Ｂ及び第１窒化膜をエッチングすることにより、絶縁層Ｂ及び第１窒化膜内にコンタクトホールを形成する工程と、
   前記コンタクトホール内に導電材料を充填することにより、第２容量コンタクトプラグを形成する工程と、
   を有することを特徴とする請求項４〜６の何れか１項に記載の半導体装置の製造方法。
8. 前記工程（８）において、
   前記ビット線の最上部から第１窒化膜側に向かって、膜厚が薄くなるように第２窒化膜を形成することを特徴とする請求項４〜７の何れか１項に記載の半導体装置の製造方法。
9. 前記工程（８）において、
   前記第１及び第２窒化膜として、シリコン窒化膜を形成することを特徴とする請求項４〜８の何れか１項に記載の半導体装置の製造方法。