WO2014112496A1 - 半導体装置及びその製造方法 - Google Patents

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buried
conductive layer
forming
semiconductor device
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紘行 藤本
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-005255 (filed on Jan. 16, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device including a transistor having a buried gate electrode and a manufacturing method thereof.
  • Patent Document 1 discloses a semiconductor device in which a contact plug (42) is connected to an impurity diffusion region (28).
  • the contact plug (42) can be connected only to part of the surface of the impurity diffusion region (28) for the sake of layout. Due to manufacturing errors, connection failure between the contact plug (42) and the impurity diffusion region (28) may occur.
  • a semiconductor substrate having a plurality of first grooves formed extending in a first direction, and a gate insulating film below the first grooves
  • a step of forming a diffusion region on a semiconductor substrate, and the diffusion region extending in a first direction in the semiconductor substrate including the diffusion region Forming a plurality of first trenches having a deeper depth, forming a buried gate electrode buried in the first trench via a gate insulating film, and filling the first trench in the first trench Removing the upper portion of the gate electrode; depositing a buried insulating film on the diffusion region including the buried gate electrode in the first trench so as not to fill the first trench; and Depositing an isolation insulating film so that the first trench is filled on the buried insulating film; selectively removing an upper portion of the isolation insulating film until the buried insulating film appears; Select until the diffusion region appears with the isolation insulating film left.
  • Removing the upper portion of the buried insulating film, forming a plurality of conductive layers partitioned by the isolation insulating film on the diffusion region including the buried insulating film, and the isolation insulating film Forming a first interlayer insulating film on the conductive layer including: forming a first contact hole communicating with the first conductive layer among the plurality of conductive layers in the first interlayer insulating film; Forming a contact plug in the first contact hole.
  • the contact area between the contact plug and the diffusion region is increased through the conductive layer. be able to. Further, according to the present invention, the short margin between the diffusion regions can be increased by partitioning the conductive layer on each diffusion region by the isolation insulating film.
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG. 2 schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • 1 is a partial plan view (corresponding to FIG. 1) schematically showing a configuration of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 6 is a partial plan view (corresponding to FIG. 4) showing a part of the process of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view taken along the line BB ′ of FIG. 3 (corresponding to FIG. 3) showing a part of the steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a partial plan view (corresponding to FIG. 1) schematically showing a configuration of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 6 is a partial plan view (corresponding to FIG. 4) showing a part of the process of the method for manufacturing a semiconductor
  • FIG. 5 is a cross-sectional view (corresponding to a line BB ′ in FIG. 3) continued from FIG. 4 and showing a part of the steps of the semiconductor device manufacturing method according to the first embodiment of the present invention
  • FIG. 6 is a partial plan view (corresponding to FIG. 7) subsequent to FIG. 5 showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • 7 is a cross-sectional view taken along the line CC ′ of FIG. 6 (corresponding to FIG. 6) showing a part of the steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional view (corresponding to CC ′ in FIG. 6) following FIG. 6 and FIG.
  • FIG. 9 is a cross-sectional view (corresponding to BB ′ in FIG. 6) continued from FIG. 8 showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is a cross-sectional view (corresponding to CC ′ in FIG. 6 and corresponding to FIG. 11) subsequent to FIG. 9 and showing a part of the steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
  • FIG. 10 is a cross-sectional view (corresponding to BB ′ in FIG. 6 and corresponding to FIG. 10) subsequent to FIG.
  • FIG. 12 is a cross-sectional view (corresponding to CC ′ in FIG. 6 and corresponding to FIG. 13) following FIG. 10 and FIG.
  • FIG. 12 is a cross-sectional view (corresponding to BB ′ in FIG. 6 and corresponding to FIG. 12) following FIG. 10 and
  • FIG. 14 is a cross-sectional view (corresponding to CC ′ in FIG. 6 and corresponding to FIG. 15) following FIG. 12 and FIG.
  • FIG. 14 is a cross-sectional view (corresponding to BB ′ in FIG. 6 and corresponding to FIG. 14) subsequent to FIGS.
  • FIG. 16 is a cross-sectional view (corresponding to CC ′ in FIG. 6 and corresponding to FIG. 17) following FIG. 14 and FIG. 15 showing a part of the steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 16 is a cross-sectional view (corresponding to BB ′ in FIG. 6 and corresponding to FIG. 16) following FIG. 14 and FIG. 15 showing a part of the steps of the semiconductor device manufacturing method according to Embodiment 1 of the present invention
  • FIG. 18 is a partial plan view (corresponding to FIG. 19) continued from FIG. 16 and FIG. 17 showing a part of the steps of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 19 is a partial plan view (corresponding to FIG. 19) continued from FIG. 16 and FIG. 17 showing a part of the steps of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 19 is a cross-sectional view taken along the line CC ′ of FIG. 18 (corresponding to FIG. 18) showing a part of the steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 20 is a cross-sectional view (corresponding to CC ′ in FIG. 18) subsequent to FIG. 18 and FIG. 19 showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
  • FIG. 21 is a cross-sectional view (corresponding to CC ′ in FIG. 18) subsequent to FIG. 20 showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 21 is a cross-sectional view (corresponding to BB ′ in FIG. 18 and corresponding to FIG.
  • FIG. 22 is a cross-sectional view (corresponding to CC ′ in FIG. 18) subsequent to FIG. 21, showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 24 is a cross-sectional view (corresponding to a line CC ′ in FIG. 18) continued from FIG. 23 and showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 25 is a cross-sectional view (corresponding to a line AA ′ in FIG. 2) subsequent to FIG.
  • FIG. 26 is a cross-sectional view (corresponding to a line AA ′ in FIG. 2) subsequent to FIG. 25 showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 27 is a cross-sectional view (corresponding to AA ′ in FIG. 2) subsequent to FIG. 26 showing a part of the process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a cross-sectional view taken along the line AA ′ of FIG. 2 schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a partial plan view (corresponding to FIG. 1) schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • a semiconductor device 1 in which the present invention is applied to a DRAM (Dynamic Random Access Memory) having a memory cell transistor having an n-type MOSFET structure will be described as an example.
  • the semiconductor device 1 is a stacked structure in which a buried gate type MOS transistor 2 and a capacitor 3 are formed in a memory cell region of a DRAM (see FIG. 1).
  • the semiconductor device 1 includes element isolations extending in a predetermined direction (second direction) as shown in FIG. 2 and arranged at predetermined intervals on a semiconductor substrate 10 (for example, a P-type silicon substrate) in a memory cell region. It has a region 11.
  • the element isolation region 11 has an STI (Shallow Trench Isolation) structure in which an insulating film (for example, a silicon oxide film) is embedded in a groove 10a (trench) formed in the semiconductor substrate 10.
  • the element isolation region 11 electrically isolates active regions of adjacent semiconductor substrates 10.
  • the upper surface of the element isolation region 11 is lower than the upper surface of the diffusion region 13 (see FIG. 17).
  • the active region of the semiconductor substrate 10 is a region where the memory cell transistor can be activated.
  • the active region of the semiconductor substrate 10 extends in a predetermined direction (the same second direction as the element isolation region 11), is formed side by side with a predetermined interval, and is partitioned by the element isolation region 11.
  • the buried gate electrode 17 for word lines is arranged in a predetermined direction (vertical direction in FIG. 2; first direction) so as to be vertically cut (three-dimensionally crossed) on the active region of the semiconductor substrate 10. And are formed at a predetermined interval (see FIG. 2).
  • bit lines 26 extending in a direction orthogonal to the buried gate electrode 17 (lateral direction in FIG. 2; third direction) are formed side by side at a predetermined interval.
  • a memory cell is formed in each region where the buried gate electrode 17 and the active region of the semiconductor substrate 10 intersect three-dimensionally.
  • the semiconductor device 1 has a 6F2 cell arrangement (F is a minimum processing dimension).
  • Each memory cell has a buried gate type MOS transistor (2 in FIG. 1) and a capacitor (3 in FIG. 1).
  • a plurality of grooves 15 are formed in a predetermined direction (longitudinal direction in FIG. 2; first direction) and formed at predetermined intervals.
  • the extending direction (first direction) of the groove 15 intersects with the extending direction (second direction) of the element isolation region 11.
  • a buried gate electrode 17 (for example, TiN) is buried in the lower part of the trench 15 via a gate insulating film 16 (for example, a silicon oxide film) (so as not to fill the trench 15).
  • the upper surfaces of the buried gate electrode 17 and the gate insulating film 16 are set to be lower than the upper surface of the diffusion region 13.
  • the buried gate electrode 17 is a part of the word line and is used as a gate electrode of the memory cell.
  • a diffusion region 13 is formed in an upper layer portion between the grooves 15 in the active region of the semiconductor substrate 10.
  • the diffusion region 13 is disposed adjacent to both sides of the groove 15.
  • the diffusion region 13 is formed by implanting and diffusing impurity ions (for example, N-type impurities, phosphorus) into the semiconductor substrate 10.
  • the capacitor-side diffusion region 13 serves as a source / drain electrode electrically connected to the lower electrode 35 of the capacitor 3 through the corresponding conductive layer 23 and contact plug 32.
  • the diffusion region 13 on the bit line side serves as a source / drain electrode electrically connected to the bit line 26 through the corresponding conductive layer 23.
  • a buried insulating film 20 (for example, a silicon oxide film) is formed on the buried gate electrode 17 (including the gate insulating film 16) in the groove 15 between the diffusion regions 13.
  • the buried insulating film 20 is also formed on the element isolation region 11 between the diffusion regions 13 (see FIG. 17).
  • the buried insulating film 20 is formed in a net shape so as to surround and partition each diffusion region 13.
  • the buried insulating film 20 has a groove 20a (depression) in which the lower part of the isolation insulating film 21 (for example, a silicon nitride film) is buried near the center of the upper surface.
  • the groove 20 a is formed when the buried insulating film 20 is deposited along the shape of the groove between the diffusion regions 13.
  • the groove 20a may be formed by patterning (etching) the buried insulating film 20 as necessary.
  • the trench 20 a is also formed in a net shape like the buried insulating film 20.
  • the width of the isolation insulating film 21 is smaller than the width of the trench 15.
  • the width of the isolation insulating film 21 is smaller than the width of the element isolation region 11.
  • the isolation insulating film 21 is formed in a net shape along the shape of the groove 20 a of the buried insulating film 20.
  • the isolation insulating film 21 extends (projects) above the upper surface of the buried insulating film 20.
  • the isolation insulating film 21 separates (divides) adjacent conductive layers 23.
  • the upper surface of the isolation insulating film 21 is set to be higher than the upper surface of the conductive layer 23.
  • an insulating material having an etching rate different from that of the insulating material used for the buried insulating film 20 is used.
  • a conductive layer 23 (for example, cobalt silicide) is formed on the buried insulating film 20 and the diffusion region 13 in each region surrounded by the isolation insulating film 21.
  • the conductive layer 23 is formed by, for example, depositing a silicon single crystal by selective epitaxy, sputtering cobalt (metal) on the deposited silicon single crystal, and then annealing the cobalt single-crystal and cobalt silicide. And then removing unreacted cobalt with H 2 SO 4 chemical solution.
  • the conductive layer 23 is formed lower than the upper surface of the isolation insulating film 21.
  • the conductive layer 23 electrically connects the corresponding diffusion region 13 and the contact plug 32 or the bit line 26.
  • the conductive layer 23 is bonded to the entire upper region of the corresponding diffusion region 13 and is bonded to the entire lower region of the contact portion of the contact plug 32 or the bit line 26.
  • An interlayer insulating film 24 (for example, a silicon oxide film) is formed on the conductive layer 23 including the isolation insulating film 21.
  • a contact hole 25 is formed in the interlayer insulating film 24 so as to communicate with the conductive layer 23 on the bit line side.
  • a bit line 26 (for example, polysilicon) is formed in a predetermined portion on the interlayer insulating film 24 including the conductive layer 23 on the bit line side. The bit line 26 is joined to the corresponding conductive layer 23 on the bit line side in the entire area of the lower surface of the contact portion.
  • a hard mask 27 (for example, a silicon nitride film) is formed on the bit line 26. The side walls of the bit line 26 and the hard mask 27 are covered with a sidewall insulating film 28 (for example, a silicon nitride film).
  • An interlayer insulating film 30 (for example, a silicon oxide film) is formed on the interlayer insulating film 24 between the sidewall insulating films 28 (see FIG. 26).
  • a contact hole 31 is formed in the interlayer insulating film 30 and the interlayer insulating film 24 so as to communicate with the conductive layer 23 on the capacitor side.
  • a sidewall insulating film 28 may appear on the side wall surface of the contact hole 31.
  • a contact plug 32 (for example, polysilicon) is embedded in the contact hole 31. The entire area of the lower surface of the contact plug 32 is bonded to the corresponding capacitor-side conductive layer 23.
  • the contact plug 32 and the bit line 26 are insulated by at least the sidewall insulating film 28.
  • An interlayer insulating film 33 (for example, a silicon oxide film) is formed on the contact plug 32, the interlayer insulating film 30, the hard mask 27, and the sidewall insulating film 28.
  • a contact hole 34 communicating with the contact plug 32 is formed in the interlayer insulating film 33.
  • a lower electrode 35 (for example, TiN) of the capacitor 3 is formed on the side wall surface of the interlayer insulating film 33 or the upper surface of the contact plug 32.
  • the lower electrode 35 is formed so as not to completely fill the contact hole 34.
  • a capacitor insulating film 36 (for example, ZrO 2 ) of the capacitor 3 is formed at a predetermined position on the interlayer insulating film 33 including the lower electrode 35 in the contact hole 34.
  • the capacitive insulating film 36 is formed so as not to completely fill the contact hole 34 on the lower electrode 35.
  • An upper electrode 37 (for example, TiN) of the capacitor 3 is formed on the capacitor insulating film 36.
  • the upper electrode 37 is filled on the capacitive insulating film 36 in the contact hole 34.
  • the capacitor 3 of Embodiment 1 has described as an example the cylinder type which uses only the inner wall surface (including the bottom face) of the lower electrode 35 in the contact hole 34 as an electrode, it is not limited to this. For example, it is also possible to change to a crown type capacitor that uses the inner wall and the outer wall of the lower electrode as electrodes.
  • An interlayer insulating film (not shown) and a wiring layer (not shown) are formed on the interlayer insulating film 33 including the upper electrode 37 and the capacitor insulating film 36.
  • FIG. 3 to 27 are drawings schematically showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • an element isolation region 11 for separating an active region by line and space is formed on the surface of a semiconductor substrate 10 (for example, a P-type silicon substrate) (step A1; see FIGS. 3 and 4).
  • the element isolation region 11 can be formed as follows, for example. First, a silicon oxide film (SiO 2 ; not shown) and a mask silicon nitride film (Si 3 N 4 ; not shown) are sequentially deposited on the semiconductor substrate 10. Thereafter, the silicon nitride film, the silicon oxide film, and the semiconductor substrate 10 are sequentially patterned using a lithography technique and a dry etching technique, extending in a predetermined direction (second direction) and arranged at a predetermined interval. A groove 10a (trench) is formed. At this time, the surface of the active region of the semiconductor substrate 10 is covered with a silicon nitride film for a mask through a silicon oxide film.
  • a silicon oxide film is formed on the wall surface (including the bottom surface) of the trench 10a (trench) by thermal oxidation.
  • an insulating film for example, an oxide film by HDP-CVD or a coating material such as SOD (Spin On Dielectric)
  • CMP Chemical Mechanical Polishing
  • the unnecessary insulating film, the silicon nitride film for the mask, and the silicon oxide film that are not embedded in the groove 10a are removed until the semiconductor substrate 10 appears. , Flatten the surface. In this manner, an STI (Shallow Trench Isolation) type element isolation region 11 can be formed.
  • a silicon oxide film 12 is formed on the surface of the semiconductor substrate 10 exposed in the active region, and then an impurity (such as n-type phosphorus) is implanted and diffused in the semiconductor substrate 10, thereby forming a semiconductor oxide on the semiconductor substrate 10.
  • a diffusion region 13 is formed on the substrate (step A2; see FIG. 5).
  • the silicon oxide film 12 is formed to a thickness of about 10 nm by, for example, thermal oxidation.
  • the diffusion region 13 can be formed as follows, for example. First, an n-type impurity such as phosphorus is ionized into the active region (10a in FIG. 2) of the semiconductor substrate 10 through the silicon oxide film 12 with an acceleration energy of 20 keV at a concentration of about 1 ⁇ 10 13 / cm 3. inject. Thereafter, a heat treatment is performed at 980 ° C. for 10 seconds in a nitrogen atmosphere to form a diffusion region 13 in which n-type impurities are diffused. This diffusion region 13 functions as a part of the source / drain region of the buried gate type MOS transistor 2.
  • a hard mask 14 for example, a silicon nitride film having a thickness of about 150 nm
  • a line and space for example, an opening width of about 40 nm is used
  • the hard mask 14 is patterned at a pitch of about 90 nm, and then the silicon oxide film 12, the diffusion region 13, and the semiconductor substrate 10 are patterned using the hard mask 14 as a mask by using a dry etching technique.
  • a gate insulating film 16 eg, a silicon oxide film having a thickness of about 4 nm
  • the embedded gate electrode is filled on the hard mask 14 including the gate insulating film 16 so as to fill the trench 15.
  • a metal film (for example, TiN) to be 17 is formed, and then a part (upper part) of the metal film is etched back and removed by a method such as dry etching using the hard mask 14 as a mask.
  • the buried gate electrode 17 serving as a word line is formed so that the upper surface of the buried gate electrode 17 is lower than the upper surface of the diffusion region 13 (step A3; see FIGS. 6 and 7).
  • the hard mask 14 and the silicon oxide film 12 can be patterned by anisotropic etching, for example.
  • the diffusion region 13 and the semiconductor substrate 10 are patterned by anisotropic dry etching using a gas obtained by adding H 2 to a mixed gas of CF 4 and Ar, for example, using the hard mask 14 and the silicon oxide film 12 as a mask. be able to.
  • a part of the element isolation region 11 below the groove 15 is also patterned to a predetermined depth.
  • the groove 15 is formed as a line pattern extending in a predetermined direction (vertical direction in FIG. 6; first direction) intersecting the active region 10a.
  • the gate insulating film 16 can be formed, for example, by thermally oxidizing the wall surface (including the bottom surface) of the trench 15 by ISSG (in-situ steam generation). Furthermore, the metal film to be the buried gate electrode 17 can be formed by, for example, a thermal CVD method using TiCl 4 gas and NH 3 gas.
  • the hard mask 14 is selectively removed by wet etching or chemical dry etching (step A4; see FIG. 8).
  • a part (upper part) of the element isolation region 11 is removed by wet etching or chemical dry etching so that the upper surface of the element isolation region 11 is lower than the upper surface of the diffusion region 13 (step A5; see FIG. 9). ).
  • Step A5 the gate insulating film 16 (exposed portion) and the silicon oxide film 12 which are the same material (for example, silicon oxide film) as the element isolation region 11 are also removed. Further, it is preferable that the upper surface of the element isolation region 11 has the same depth (or the same level) as the upper surface of the buried gate electrode 17.
  • a buried insulating film 20 (for example, a silicon oxide film) is deposited on the element isolation region 11, the diffusion region 13, the gate insulating film 16, and the buried gate electrode 17 (step A6; FIGS. 10 and 11). reference).
  • the buried insulating film 20 is deposited so as not to fill the grooves 10a, 15 (spaces) between the diffusion regions 13.
  • a net-like groove 20 a (depression) is formed on the buried insulating film 20 between the diffusion regions 13.
  • an isolation insulating film 21 (for example, a silicon nitride film) is deposited on the buried insulating film 20 until the trench 20a of the buried insulating film 20 is filled (step A7; see FIGS. 12 and 13).
  • a material different from the buried insulating film 20 (a material having a different etching rate) is used for the isolation insulating film 21.
  • the isolation insulating film 21 is selected until at least the upper surface of the buried insulating film 20 (excluding the trench 20a) appears (the upper surface of the isolation insulating film 21 may be lower than the upper surface of the buried insulating film 20). Etch back (step A8; FIGS. 14 and 15). As a result, a net-like isolation insulating film 21 is formed in a net-like groove 20 a (depression) on the buried insulating film 20 between the diffusion regions 13.
  • the buried insulating film 20 is selectively etched back until the diffusion region 13 appears (even if the upper surface of the buried insulating film 20 is lower than the upper surface of the diffusion region 13) (step A9; FIG. 16). FIG. 17).
  • the isolation insulating film 21 protrudes from the upper surfaces of the buried insulating film 20 and the diffusion region 13. Note that the upper surface of the buried insulating film 20 is higher than the bottom surface of the trench 20a.
  • a selective epitaxial layer 22 (silicon single crystal) is formed (deposited) on the surface of the diffusion region 13 by a selective epitaxial method (step A10; see FIGS. 18 and 19).
  • the selective epitaxial layer 22 is formed until a gap (groove) between the isolation insulating film 21 on the buried insulating film 20 and the diffusion region 13 is filled.
  • the selective epitaxial layer 22 may completely cover the isolation insulating film 21.
  • the selective epitaxial layer 22 is etched back until the upper surface of the selective epitaxial layer 22 becomes lower than the upper surface of the isolation insulating film 21 (step A11; see FIG. 20).
  • a metal (not shown; for example, cobalt) is sputtered on the selective epitaxial layer (22 in FIG. 20), and then annealed at 600 to 700 ° C. to thereby form the selective epitaxial layer (in FIG. 20). 22) is formed into a silicided conductive layer 23, and unreacted metal is removed with a H 2 SO 4 chemical solution (step A12; see FIGS. 21 and 22).
  • step A12 metal (cobalt) sputtering and annealing are performed so that the upper surface of the conductive layer 23 is lower than the upper surface of the isolation insulating film 21.
  • the annealing is performed so that the lower surface of the conductive layer 23 is approximately the same as (or can be the same as) the upper surface of the buried insulating film 20.
  • the conductive layer 23 includes not only the selective epitaxial layer (22 in FIG. 20) and the metal silicided but also the diffusion region 13 and the metal silicided.
  • an interlayer insulating film 24 for bit contact (for example, a silicon oxide film) is deposited on the conductive layer 23 including the isolation insulating film 21 (step A13; see FIG. 23).
  • a contact hole 25 communicating with the conductive layer 23 for the bit line 26 is formed in the interlayer insulating film 24 by using a lithography technique and a dry etching technique, and then for the bit line 26 until the contact hole 25 is filled.
  • a conductive film e.g., polysilicon
  • a hard mask 27 e.g., silicon nitride film
  • the conductor film is patterned using the hard mask 27 as a mask to form the bit line 26 (step A14; see FIG. 24).
  • an insulating film for example, a silicon nitride film for the sidewall insulating film 28 is formed on the interlayer insulating film 24 including the bit line 26 and the hard mask 27, and then the sidewall insulating film 28 is etched back. (Step A15; see FIG. 25).
  • an interlayer insulating film 30 (for example, a silicon oxide film) is deposited on the interlayer insulating film 24 including the sidewall insulating film 28 and the hard mask 27, and then the interlayer insulating film until the hard mask 27 appears by CMP. 30 is removed by polishing (step A16; see FIG. 26).
  • a contact hole 31 leading to the conductive layer 23 on the capacitor 3 side is formed in the interlayer insulating film (30 in FIG. 26) and the interlayer insulating film 24 by using lithography and dry etching techniques, and then in the contact hole 31 A contact plug 32 (for example, polysilicon) is formed on (step A17; see FIG. 27).
  • a contact plug 32 for example, polysilicon
  • the contact plug 32 is formed by depositing polysilicon doped with phosphorus at a concentration of 1 ⁇ 10 20 / cm 3 to a thickness of about 80 nm so as to bury the contact hole 31 by using, for example, LP-CVD. Thereafter, the polysilicon can be formed by polishing and removing by CMP until the hard mask 27 appears.
  • an interlayer insulating film 33 (for example, a silicon oxide film) is deposited on the interlayer insulating film (30 in FIG. 26) including the contact plug 32, the hard mask 27, and the sidewall insulating film 28, and then the interlayer insulating film is formed.
  • a contact hole 34 communicating with the contact plug 32 is formed, and then a lower electrode 35 (for example, TiN) covering the wall surface of the interlayer insulating film 33 in the contact hole 34 or the upper surface of the contact plug 32 is formed.
  • a capacitive insulating film 36 is formed on the interlayer insulating film 33 including the lower electrode 35, and then the upper electrode 37 (for example, TiN) is filled on the capacitive insulating film 36 so as to fill the contact hole 34.
  • the upper electrode 37 and the capacitor insulating film 36 are patterned using lithography and dry etching techniques. Step A18; see Fig. 1). Thereby, the capacitor 3 can be formed.
  • zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), and a stacked film thereof can be used for the capacitor insulating film 36.
  • an interlayer insulating film (not shown) and a wiring layer (not shown) are formed on the interlayer insulating film 33 including the upper electrode 37 and the capacitor insulating film 36 (step A19). Thereby, the semiconductor device 1 having a DRAM memory cell is completed.
  • transistors in the peripheral circuit region arranged around the memory cell region, contacts connected to the transistors in the peripheral circuit region, and word lines A contact to the bit line is formed, and a cylinder plate electrode, an upper wiring, etc. are formed and used as a DRAM.
  • the conductive layer 23 on the diffusion region 13 partitioned (separated) by the isolation insulating film 21 exists up to the region on the buried gate electrode 17 and the element isolation region 11, thereby The contact area between the contact plug 32 for connecting the capacitor 3 and the diffusion region 13 can be increased via the layer 23.
  • the conductive layer 23 on each diffusion region 13 is separated by the isolation insulating film 21, so that the short margin between the diffusion regions 13 can be increased.
  • Patent Document 1 discloses a configuration in which a conductive layer is formed in a region surrounded by an isolation insulating film as in the present invention, and a diffusion region and a contact plug are connected via the conductive layer. Absent.
  • a semiconductor substrate having a plurality of first grooves formed extending in a first direction, and a gate insulating film below the first grooves
  • the semiconductor substrate has a plurality of second grooves formed extending in a second direction intersecting the first direction, and a lower portion of the second groove.
  • the buried insulating film is also buried on the element isolation region in the second groove, and the isolation insulating film is larger than the width of the second groove.
  • the conductive layer has a small width and is also disposed on the buried insulating film on the element isolation region and is surrounded by the isolation insulating film.
  • a conductive layer and a bit line in contact with the other conductive layer, and the other conductive layer is also disposed on the buried insulating film on the buried gate electrode, and the isolation insulating film includes: It is preferable to separate the adjacent conductive layer from the other conductive layer.
  • the semiconductor device includes a sidewall insulating film that covers a side surface of the bit line, and the bit line is insulated from the contact plug by the sidewall insulating film.
  • the buried insulating film has a third groove having a width smaller than the width of the first groove at the center of the upper surface, and the third groove is an extension of the buried insulating film. It is preferable that the isolation insulating film is formed along a current direction and is embedded in the third groove and protrudes above the upper surface of the embedded insulating film.
  • the upper surface of the isolation insulating film is higher than the upper surface of the conductive layer.
  • the conductive layer is a layer in which at least silicon formed by a selective epitaxial method is silicided.
  • the conductive layer includes a portion in which a part of the diffusion region is silicided.
  • the buried gate electrode is a part of a word line.
  • the conductive layer is bonded to the entire region on the upper surface of the diffusion region and is bonded to the entire region on the lower surface of the contact plug.
  • a step of forming a diffusion region on a semiconductor substrate, and the diffusion region extending in a first direction in the semiconductor substrate including the diffusion region Forming a plurality of first trenches having a deeper depth, forming a buried gate electrode buried in the first trench via a gate insulating film, and filling the first trench in the first trench Removing the upper portion of the gate electrode; depositing a buried insulating film on the diffusion region including the buried gate electrode in the first trench so as not to fill the first trench; and Depositing an isolation insulating film so that the first trench is filled on the buried insulating film; selectively removing an upper portion of the isolation insulating film until the buried insulating film appears; Select until the diffusion region appears with the isolation insulating film left.
  • Removing the upper portion of the buried insulating film, forming a plurality of conductive layers partitioned by the isolation insulating film on the diffusion region including the buried insulating film, and the isolation insulating film Forming a first interlayer insulating film on the conductive layer including: forming a first contact hole communicating with the first conductive layer among the plurality of conductive layers in the first interlayer insulating film; Forming a contact plug in the first contact hole.
  • a plurality of second grooves extending in a second direction intersecting the first direction are formed in the semiconductor substrate.
  • a step of forming an element isolation region in which the insulating film is embedded in the second trench, and after the step of removing the upper portion of the embedded gate electrode, and the embedded insulating film Before the step of depositing, the step of selectively removing the upper part of the element isolation region in the second trench, and in the step of depositing the buried insulating film, the element isolation in the second trench is performed.
  • the second groove is filled on the buried insulating film. It is preferable to deposit the isolation insulating film.
  • a second layer is formed on the conductive layer including the isolation insulating film.
  • the first interlayer insulating film is formed on the second interlayer insulating film including the bit line.
  • the first contact hole is formed in the first interlayer insulating film and the second interlayer insulating film.
  • a sidewall insulating film that covers a side surface of the bit line is formed after the step of forming the bit line and before the step of forming the first interlayer insulating film.
  • the first interlayer insulating film is formed on the second interlayer insulating film including the sidewall insulating film and the bit line, and the first contact is formed.
  • the first contact hole is formed by selectively etching the first interlayer insulating film and the second interlayer insulating film.
  • the upper portion of the buried insulating film in the step of removing the upper portion of the buried insulating film, the upper portion of the buried insulating film until the isolation insulating film protrudes above the upper surface of the buried insulating film. Is preferably removed.
  • the conductive layer is formed so that an upper surface of the isolation insulating film is higher than an upper surface of the conductive layer.
  • a silicon single crystal is deposited on the diffusion region including the buried insulating film by selective epitaxial, and the deposited silicon single crystal is formed. Sputtering a metal and then annealing to form the conductive layer made of silicide obtained by siliciding the silicon single crystal and the metal, and then removing the unreacted metal with a H 2 SO 4 chemical solution Is preferred.
  • a part of the diffusion region is silicided when the silicide is formed.
  • the silicon single crystal is etched back after the metal is sputtered and before the annealing, thereby the isolation insulating film. It is preferable to expose the upper part of.
  • a step of forming a capacitor connected to the contact plug is included.

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Abstract

　コンタクトプラグと不純物拡散領域との接続不良が発生する可能性があった。第１の方向に延在して形成された複数の第１溝を有する半導体基板と、前記第１溝の下部においてゲート絶縁膜を介して埋め込まれる埋込ゲート電極と、前記第１溝における前記埋込ゲート電極上に埋め込まれる埋込絶縁膜と、前記埋込絶縁膜上に設けられるとともに、前記第１溝の幅よりも小さい幅の分離絶縁膜と、前記半導体基板上にて前記第１溝に隣接して設けられた拡散領域と、前記拡散領域と接する導電層と、前記導電層と接するコンタクトプラグと、を備え、前記導電層は、前記埋込ゲート電極上にある前記埋込絶縁膜上にも配されるとともに、前記分離絶縁膜によって仕切られている。

Description

半導体装置及びその製造方法
　（関連出願についての記載）
　本発明は、日本国特許出願：特願２０１３－００５２５５号（２０１３年１月１６日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、埋込ゲート電極を有するトランジスタを備えた半導体装置及びその製造方法に関する。
　従来、半導体基板に形成された溝内にゲート絶縁膜を介して埋め込まれた埋込ゲート電極（ワード線）を有するトランジスタを備えた半導体装置では、素子分離領域と埋込ゲート電極との間の半導体基板の表面に形成された拡散領域に、キャパシタと接続された容量コンタクトプラグが接続（シリサイドを介して接続する場合を含む）されている。例えば、特許文献１には、コンタクトプラグ（４２）が不純物拡散領域（２８）に接続された半導体装置が開示されている。
特開２０１２－９９７７５号公報
　上記の特許文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本願発明者により与えられる。
　しかしながら、特許文献１（図１、図２）に記載の半導体装置では、レイアウトの都合で、コンタクトプラグ（４２）は不純物拡散領域（２８）の表面の一部としか接続することができないため、製造誤差によって、コンタクトプラグ（４２）と不純物拡散領域（２８）との接続不良が発生する可能性がある。
　本発明の第１の視点においては、半導体装置において、第１の方向に延在して形成された複数の第１溝を有する半導体基板と、前記第１溝の下部においてゲート絶縁膜を介して埋め込まれる埋込ゲート電極と、前記第１溝における前記埋込ゲート電極上に埋め込まれる埋込絶縁膜と、前記埋込絶縁膜上に設けられるとともに、前記第１溝の幅よりも小さい幅の分離絶縁膜と、前記半導体基板上にて前記第１溝に隣接して設けられた拡散領域と、前記拡散領域と接する導電層と、前記導電層と接するコンタクトプラグと、を備え、前記導電層は、前記埋込ゲート電極上にある前記埋込絶縁膜上にも配されるとともに、前記分離絶縁膜によって仕切られていることを特徴とする。
　本発明の第２の視点においては、半導体装置の製造方法において、半導体基板の上部に拡散領域を形成する工程と、前記拡散領域を含む前記半導体基板に第１の方向に延在し前記拡散領域よりも深い深さの複数の第１溝を形成する工程と、前記第１溝内にゲート絶縁膜を介して埋め込まれる埋込ゲート電極を形成する工程と、前記第１溝内の前記埋込ゲート電極の上部を除去する工程と、前記第１溝内の前記埋込ゲート電極を含む前記拡散領域上に、前記第１溝内が充填されないように埋込絶縁膜を堆積する工程と、前記埋込絶縁膜上に前記第１溝内が充填されるように分離絶縁膜を堆積する工程と、前記埋込絶縁膜が表れるまで選択的に前記分離絶縁膜の上部を除去する工程と、前記分離絶縁膜を残したまま前記拡散領域が表れるまで選択的に前記埋込絶縁膜の上部を除去する工程と、前記埋込絶縁膜を含む前記拡散領域上に、前記分離絶縁膜によって仕切られた複数の導電層を形成する工程と、前記分離絶縁膜を含む前記前記導電層上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜において複数の前記導電層のうち第１導電層に通ずる第１コンタクトホールを形成する工程と、前記第１コンタクトホール内にコンタクトプラグを形成する工程と、を含むことを特徴とする。
　本発明によれば、分離絶縁膜で仕切られた拡散領域上の導電層が、埋込ゲート電極上の領域まで存在することで、導電層を介してコンタクトプラグと拡散領域との接触面積を広げることができる。また、本発明によれば、各拡散領域上の導電層が分離絶縁膜によって仕切られることで、拡散領域間のショートマージンを拡大させることができる。
本発明の実施形態１に係る半導体装置の構成を模式的に示した図２のＡ－Ａ´間の断面図である。 本発明の実施形態１に係る半導体装置の構成を模式的に示した部分平面図（図１に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した部分平面図（図４に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図３のＢ－Ｂ´間の断面図（図３に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図４に続く断面図（図３のＢ－Ｂ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図５に続く部分平面図（図７に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図６のＣ－Ｃ´間の断面図（図６に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図６及び図７に続く断面図（図６のＣ－Ｃ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図８に続く断面図（図６のＢ－Ｂ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図９に続く断面図（図６のＣ－Ｃ´間に相当、図１１に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図９に続く断面図（図６のＢ－Ｂ´間に相当、図１０に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１０及び図１１に続く断面図（図６のＣ－Ｃ´間に相当、図１３に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１０及び図１１に続く断面図（図６のＢ－Ｂ´間に相当、図１２に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１２及び図１３に続く断面図（図６のＣ－Ｃ´間に相当、図１５に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１２及び図１３に続く断面図（図６のＢ－Ｂ´間に相当、図１４に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１４及び図１５に続く断面図（図６のＣ－Ｃ´間に相当、図１７に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１４及び図１５に続く断面図（図６のＢ－Ｂ´間に相当、図１６に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１６及び図１７に続く部分平面図（図１９に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１８のＣ－Ｃ´間の断面図（図１８に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図１８及び図１９に続く断面図（図１８のＣ－Ｃ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２０に続く断面図（図１８のＣ－Ｃ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２０に続く断面図（図１８のＢ－Ｂ´間に相当、図２１に対応）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２１に続く断面図（図１８のＣ－Ｃ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２３に続く断面図（図１８のＣ－Ｃ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２４に続く断面図（図２のＡ－Ａ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２５に続く断面図（図２のＡ－Ａ´間に相当）である。 本発明の実施形態１に係る半導体装置の製造方法の工程の一部を示した図２６に続く断面図（図２のＡ－Ａ´間に相当）である。
　本発明の実施形態に係る半導体装置について、図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図２のＡ－Ａ´間の断面図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分平面図（図１に対応）である。
　実施形態１では、ｎ型ＭＯＳＦＥＴ構造で構成されるメモリセルトランジスタを備えたＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した半導体装置１を例に説明する。半導体装置１は、ＤＲＡＭのメモリセル領域において、埋込ゲート型ＭＯＳトランジスタ２、キャパシタ３が形成された積層構造体である（図１参照）。半導体装置１は、メモリセル領域の半導体基板１０（例えば、Ｐ型シリコン基板）上において、図２に示すような所定方向（第２の方向）に延在し所定間隔をおいて並んだ素子分離領域１１を有する。
　素子分離領域１１は、半導体基板１０に形成された溝１０ａ（トレンチ）に絶縁膜（例えば、シリコン酸化膜）が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造となっている。素子分離領域１１は、隣り合う半導体基板１０の活性領域間を電気的に分離する。素子分離領域１１の上面は、拡散領域１３の上面よりも低い（図１７参照）。半導体基板１０の活性領域は、メモリセルトランジスタを活性化することが可能な領域である。半導体基板１０の活性領域は、所定方向（素子分離領域１１と同じ第２の方向）に延在し所定間隔をおいて並んで形成されており、素子分離領域１１によって区画されている。
　また、メモリセル領域においては、半導体基板１０の活性領域上を縦断（立体交差）するように、ワード線用の埋込ゲート電極１７が、所定方向（図２では縦方向；第１の方向）に延在し所定の間隔をおいて形成されている（図２参照）。
　さらに、メモリセル領域においては、埋込ゲート電極１７と直交する方向（図２では横方向；第３の方向）に延在した、ビット線２６が所定間隔をおいて並んで形成されている。埋込ゲート電極１７と半導体基板１０の活性領域とが立体交差する各領域には、メモリセルが形成されることになる。半導体装置１は、図１では、６Ｆ２セル配置（Ｆは最小加工寸法）となっている。各メモリセルは、埋込ゲート型ＭＯＳトランジスタ（図１の２）及びキャパシタ（図１の３）を有する。
　半導体基板１０には、複数の溝１５（トレンチ）が所定方向（図２の縦方向；第１の方向）に延在し所定の間隔をおいて形成されている。溝１５の延在方向（第１の方向）は、素子分離領域１１の延在方向（第２の方向）と交差する。溝１５内の下部には、ゲート絶縁膜１６（例えば、シリコン酸化膜）を介して、埋込ゲート電極１７（例えば、ＴｉＮ）が（溝１５を満たさないように）埋め込まれている。埋込ゲート電極１７及びゲート絶縁膜１６の上面は、拡散領域１３の上面よりも低くなるように設定されている。埋込ゲート電極１７は、ワード線の一部であり、メモリセルのゲート電極として用いられる。
　半導体基板１０の活性領域の溝１５間の上層部には、拡散領域１３が形成されている。拡散領域１３は、溝１５の両側に隣接して配される。拡散領域１３は、不純物イオン（例えば、Ｎ型不純物、リン）を半導体基板１０に注入、拡散することによって形成される。容量側の拡散領域１３は、対応する導電層２３及びコンタクトプラグ３２を介してキャパシタ３の下部電極３５と電気的に接続されるソース・ドレイン電極となる。ビット線側の拡散領域１３は、対応する導電層２３を介してビット線２６と電気的に接続されるソース・ドレイン電極となる。
　拡散領域１３間の溝１５内の埋込ゲート電極１７上（ゲート絶縁膜１６上を含む）には、埋込絶縁膜２０（例えば、シリコン酸化膜）が形成されている。埋込絶縁膜２０は、拡散領域１３間の素子分離領域１１上にも形成されている（図１７参照）。埋込絶縁膜２０は、各拡散領域１３を囲んで区画するように網状に形成される。埋込絶縁膜２０は、上面の中央付近に、分離絶縁膜２１（例えば、シリコン窒化膜）の下部が埋め込まれる溝２０ａ（窪み）を有する。溝２０ａは、拡散領域１３間の溝の形状に沿って埋込絶縁膜２０を堆積する際に形成されたものである。なお、溝２０ａは、必要に応じて、埋込絶縁膜２０をパターニング（エッチング）することによって形成してもよい。溝２０ａも、埋込絶縁膜２０と同様に網状に形成される。分離絶縁膜２１の幅は、溝１５の幅よりも小さい。分離絶縁膜２１の幅は、素子分離領域１１の幅よりも小さい。分離絶縁膜２１は、埋込絶縁膜２０の溝２０ａの形状に沿って網状に形成されている。分離絶縁膜２１は、埋込絶縁膜２０の上面よりも上方に延在（突出）している。分離絶縁膜２１は、隣り合う導電層２３間を分離する（仕切る）。分離絶縁膜２１の上面は、導電層２３の上面よりも高くなるように設定されている。分離絶縁膜２１には、埋込絶縁膜２０に用いられる絶縁材料と異なるエッチングレートの絶縁材料が用いられる。
　分離絶縁膜２１で囲まれた各領域の埋込絶縁膜２０及び拡散領域１３上には、導電層２３（例えば、コバルトシリサイド）が形成されている。導電層２３は、例えば、選択エピタキシャルによりシリコン単結晶を堆積し、堆積したシリコン単結晶上にコバルト（金属）をスパッタし、その後、アニールすることによりシリコン単結晶とコバルトとをシリサイド化したコバルトシリサイドを形成し、その後、Ｈ２ＳＯ４薬液によって未反応のコバルトを除去することにより形成することができる。導電層２３は、分離絶縁膜２１の上面よりも低く形成されている。導電層２３は、対応する拡散領域１３とコンタクトプラグ３２又はビット線２６とを電気的に接続する。導電層２３は、対応する拡散領域１３の上面の全領域と接合しており、コンタクトプラグ３２又はビット線２６のコンタクト部分の下面の全領域と接合している。
　分離絶縁膜２１を含む導電層２３上には、層間絶縁膜２４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２４には、ビット線側の導電層２３に通ずるコンタクトホール２５が形成されている。ビット線側の導電層２３を含む層間絶縁膜２４上の所定の部分には、ビット線２６（例えば、ポリシリコン）が形成されている。ビット線２６は、コンタクト部分の下面の全領域にて、対応するビット線側の導電層２３と接合している。ビット線２６上には、ハードマスク２７（例えば、シリコン窒化膜）が形成されている。ビット線２６及びハードマスク２７の側壁面は、サイドウォール絶縁膜２８（例えば、シリコン窒化膜）で覆われている。
　サイドウォール絶縁膜２８間の層間絶縁膜２４上には、層間絶縁膜３０（例えば、シリコン酸化膜）が形成されている（図２６参照）。層間絶縁膜３０及び層間絶縁膜２４には、容量側の導電層２３に通ずるコンタクトホール３１が形成されている。コンタクトホール３１の側壁面には、サイドウォール絶縁膜２８が表れてもよい。コンタクトホール３１内には、コンタクトプラグ３２（例えば、ポリシリコン）が埋め込まれている。コンタクトプラグ３２の下面の全領域は、対応する容量側の導電層２３と接合している。コンタクトプラグ３２とビット線２６とは、少なくともサイドウォール絶縁膜２８によって絶縁される。
　コンタクトプラグ３２、層間絶縁膜３０、ハードマスク２７、及び、サイドウォール絶縁膜２８上には、層間絶縁膜３３（例えば、シリコン酸化膜）が形成されている。層間絶縁膜３３には、コンタクトプラグ３２に通ずるコンタクトホール３４が形成されている。コンタクトホール３４において、層間絶縁膜３３の側壁面、乃至、コンタクトプラグ３２の上面には、キャパシタ３の下部電極３５（例えば、ＴｉＮ）が形成されている。下部電極３５は、コンタクトホール３４を完全に埋め込まないように形成されている。コンタクトホール３４内の下部電極３５を含む層間絶縁膜３３上の所定の位置には、キャパシタ３の容量絶縁膜３６（例えば、ＺｒＯ２）が形成されている。容量絶縁膜３６は、下部電極３５上のコンタクトホール３４を完全に埋め込まないように形成されている。容量絶縁膜３６上には、キャパシタ３の上部電極３７（例えば、ＴｉＮ）が形成されている。上部電極３７は、コンタクトホール３４内の容量絶縁膜３６上に充填されている。なお、実施形態１のキャパシタ３は、コンタクトホール３４内の下部電極３５の内壁面（底面を含む）のみを電極として利用するシリンダ型を一例として記載しているが、これに限定されるものではなく、例えば、下部電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。上部電極３７及び容量絶縁膜３６を含む層間絶縁膜３３上には、層間絶縁膜（図示せず）や配線層（図示せず）が形成されることになる。
　次に、本発明の実施形態に係る半導体装置の製造方法について、図面を用いて説明する。図３～図２７は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図面である。
　まず、半導体基板１０（例えば、Ｐ型シリコン基板）の表面に、活性領域をラインアンドスペースで分離するための素子分離領域１１を形成する（ステップＡ１；図３、図４参照）。
　ここで、素子分離領域１１は、例えば、以下のようにして形成することができる。まず、半導体基板１０上に、シリコン酸化膜（ＳｉＯ２；図示せず）とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４；図示せず）とを順次堆積する。その後、リソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン酸化膜、及び、半導体基板１０のパターニングを順次行ない、所定方向（第２の方向）に延在し所定間隔をおいて並んだ溝１０ａ（トレンチ）を形成する。このとき、半導体基板１０の活性領域の表面は、シリコン酸化膜を介してマスク用のシリコン窒化膜で覆われている。その後、溝１０ａ（トレンチ）の壁面（底面を含む）を熱酸化によりシリコン酸化膜を形成する。その後、溝１０ａを埋め込むように絶縁膜（例えば、ＨＤＰ－ＣＶＤによる酸化膜、又は、ＳＯＤ（Spin On Dielectric）等の塗布材料）を成膜する。その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によって、半導体基板１０が表れるまで、溝１０ａに埋め込まれていない部分の余分な絶縁膜、マスク用のシリコン窒化膜、及び、シリコン酸化膜を除去し、表面を平坦化する。このようにして、ＳＴＩ（Shallow Trench Isolation）型の素子分離領域１１を形成することができる。
　次に、活性領域にて露出する半導体基板１０の表面にシリコン酸化膜１２を成膜し、その後、半導体基板１０に不純物（ｎ型のリン等）を注入・拡散させることにより、半導体基板１０上に拡散領域１３を形成する（ステップＡ２；図５参照）。
　ここで、シリコン酸化膜１２は、例えば、熱酸化により、シリコン酸化膜１２を、１０ｎｍ程度の膜厚で成膜する。また、拡散領域１３は、例えば、以下のようにして形成することができる。まず、半導体基板１０の活性領域（図２の１０ａ）に、シリコン酸化膜１２を通じて、例えば、リン等のｎ型不純物を、１×１０１３／ｃｍ３程度の濃度で、２０ｋｅＶの加速エネルギーでイオン注入する。その後、窒素雰囲気中で９８０℃、１０秒の熱処理を行うことにより、ｎ型不純物が拡散された拡散領域１３を形成する。この拡散領域１３は、埋込ゲート型ＭＯＳトランジスタ２のソース・ドレイン領域の一部として機能する。
　次に、シリコン酸化膜１２上にハードマスク１４（例えば、シリコン窒化膜、膜厚１５０ｎｍ程度）を形成し、その後、リソグラフィ技術及びドライエッチング技術を用いて、ラインアンドスペース（例えば、開口幅４０ｎｍ程度、９０ｎｍピッチ程度）でハードマスク１４をパターニングし、その後、ドライエッチング技術を用いて、ハードマスク１４をマスクとして、シリコン酸化膜１２、拡散領域１３、及び半導体基板１０をパターニングすることにより、第２の方向と交差する第１の方向に延在し所定の深さ（拡散領域１３よりも深く、かつ、素子分離領域１１よりも浅い深さ；例えば、拡散領域１３の上面から１４０ｎｍ程度）の溝１５を形成し、その後、溝１５の壁面（拡散領域１３及び半導体基板１０の壁面、底面を含む）を覆うように、ゲート絶縁膜１６（例えば、シリコン酸化膜、膜厚４ｎｍ程度）を形成し、その後、ゲート絶縁膜１６を含むハードマスク１４上に、溝１５内を充填するように埋込ゲート電極１７となる金属膜（例えば、ＴｉＮ）を成膜し、その後、ハードマスク１４をマスクとして、当該金属膜の一部（上部）を、ドライエッチング等の方法でエッチバックして除去することにより、埋込ゲート電極１７の上面が拡散領域１３の上面よりも低くなるように、ワード線となる埋込ゲート電極１７を形成する（ステップＡ３；図６、図７参照）。
　ここで、ハードマスク１４及びシリコン酸化膜１２は、例えば、異方性エッチングによってパターニングすることができる。また、拡散領域１３及び半導体基板１０は、例えば、ハードマスク１４及びシリコン酸化膜１２をマスクとして、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いた異方性ドライエッチングによってパターニングすることができる。拡散領域１３及び半導体基板１０のパターニングでは、溝１５の下にある素子分離領域１１の一部も所定の深さにパターニングする。なお、溝１５は、活性領域１０ａと交差する所定の方向（図６の縦方向；第１の方向）に延在するライン状のパターンとして形成される。
　また、ゲート絶縁膜１６は、例えば、溝１５の壁面（底面を含む）を、ＩＳＳＧ（in-situ steam generation）によって熱酸化することによって形成することができる。さらに、埋込ゲート電極１７となる金属膜は、例えば、ＴｉＣｌ４ガスとＮＨ３ガスを用いた熱ＣＶＤ法により成膜することができる。
　次に、ウェットエッチ又はケミカルドライエッチにより、ハードマスク１４を選択的に除去する（ステップＡ４；図８参照）。
　次に、ウェットエッチ又はケミカルドライエッチにより、素子分離領域１１の上面が拡散領域１３の上面よりも低くなるように、素子分離領域１１の一部（上部）を除去する（ステップＡ５；図９参照）。
　ここで、ステップＡ５では、素子分離領域１１と同じ材料（例えばシリコン酸化膜）であるゲート絶縁膜１６（露出部分）及びシリコン酸化膜１２も除去される。また、素子分離領域１１の上面は、埋込ゲート電極１７の上面と同じ（又は同程度）深さにすることが好ましい。
　次に、素子分離領域１１、拡散領域１３、ゲート絶縁膜１６、及び埋込ゲート電極１７上に、埋込絶縁膜２０（例えば、シリコン酸化膜）を堆積する（ステップＡ６；図１０、図１１参照）。ここで、ステップＡ６では、拡散領域１３間の溝１０ａ、１５（空間）を充填しないように、埋込絶縁膜２０を堆積する。こうすることで、拡散領域１３間の埋込絶縁膜２０上には網状の溝２０ａ（窪み）が形成される。
　次に、埋込絶縁膜２０上に、埋込絶縁膜２０の溝２０ａが充填されるまで分離絶縁膜２１（例えば、シリコン窒化膜）を堆積する（ステップＡ７；図１２、図１３参照）。ここで、分離絶縁膜２１には、埋込絶縁膜２０とは別の材料（エッチングレートの異なる材料）を用いる。
　次に、少なくとも埋込絶縁膜２０（溝２０ａを除く）の上面が表れるまで（分離絶縁膜２１の上面が埋込絶縁膜２０の上面よりも低くなってもよい）、分離絶縁膜２１を選択的にエッチバックする（ステップＡ８；図１４、図１５）。これにより、拡散領域１３間の埋込絶縁膜２０上の網状の溝２０ａ（窪み）に、網状の分離絶縁膜２１が形成される。
　次に、拡散領域１３が表れるまで（埋込絶縁膜２０の上面が拡散領域１３の上面よりも低くなるまででも可）、埋込絶縁膜２０を選択的にエッチバックする（ステップＡ９；図１６、図１７参照）。これにより、分離絶縁膜２１が、埋込絶縁膜２０及び拡散領域１３の上面よりも突出した状態となる。なお、埋込絶縁膜２０の上面は、溝２０ａの底面よりも高い。
　次に、拡散領域１３の表面に、選択エピタキシャル法により選択エピタキシャル層２２（シリコン単結晶）を形成（堆積）する（ステップＡ１０；図１８、図１９参照）。ここで、選択エピタキシャル層２２は、埋込絶縁膜２０上の分離絶縁膜２１と拡散領域１３との間の隙間（溝）が充填されるまで形成する。選択エピタキシャル層２２は、分離絶縁膜２１を完全に覆ってもよい。
　次に、選択エピタキシャル層２２の上面が分離絶縁膜２１の上面よりも低くなるまで、選択エピタキシャル層２２をエッチバックする（ステップＡ１１；図２０参照）。
　次に、選択エピタキシャル層（図２０の２２）上に金属（図示せず；例えば、コバルト）をスパッタし、その後、６００以上かつ７００℃以下でアニールを行うことで、選択エピタキシャル層（図２０の２２）をシリサイド化した導電層２３を形成し、未反応の金属をＨ２ＳＯ４薬液にて除去する（ステップＡ１２；図２１、図２２参照）。
　ここで、ステップＡ１２では、導電層２３の上面が分離絶縁膜２１の上面よりも低くなるように、金属（コバルト）スパッタ、アニールを行う。また、アニールは、導電層２３の下面が埋込絶縁膜２０の上面と同程度（同じでも可）になるようにアニールを行う。さらに、導電層２３は、選択エピタキシャル層（図２０の２２）と金属とがシリサイド化されたものだけでなく、拡散領域１３と金属とがシリサイド化されたものも含む。
　次に、分離絶縁膜２１を含む導電層２３上に、ビットコンタクト用の層間絶縁膜２４（例えば、シリコン酸化膜）を堆積する（ステップＡ１３；図２３参照）。
　次に、リソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜２４に、ビット線２６用の導電層２３に通ずるコンタクトホール２５を形成し、その後、コンタクトホール２５が充填されるまでビット線２６用の導体膜（例えば、ポリシリコン）を堆積し、その後、ハードマスク２７（例えば、シリコン窒化膜）を堆積し、その後、リソグラフィ技術およびドライエッチング技術を用いて、ハードマスク２７をパターニングし、その後、ドライエッチング技術を用いて、ハードマスク２７をマスクとして、当該導体膜をパターニングすることによりビット線２６を形成する（ステップＡ１４；図２４参照）。
　次に、ビット線２６及びハードマスク２７を含む層間絶縁膜２４上に、サイドウォール絶縁膜２８用の絶縁膜（例えば、シリコン窒化膜）を成膜し、その後、エッチバックによりサイドウォール絶縁膜２８を形成する（ステップＡ１５；図２５参照）。
　次に、サイドウォール絶縁膜２８及びハードマスク２７を含む層間絶縁膜２４上に、層間絶縁膜３０（例えば、シリコン酸化膜）を堆積し、その後、ＣＭＰにより、ハードマスク２７が表れるまで層間絶縁膜３０を研磨除去する（ステップＡ１６；図２６参照）。
　次に、リソグラフィ及びドライエッチング技術を用いて、層間絶縁膜（図２６の３０）及び層間絶縁膜２４において、キャパシタ３側の導電層２３に通ずるコンタクトホール３１を形成し、その後、コンタクトホール３１内にコンタクトプラグ３２（例えば、ポリシリコン）を形成する（ステップＡ１７；図２７参照）。
　ここで、コンタクトプラグ３２は、例えば、ＬＰ－ＣＶＤ法を用いて、リンを１×１０２０／ｃｍ３の濃度でドープしたポリシリコンを、コンタクトホール３１を埋め込むように厚さ８０ｎm程度で堆積させ、その後、ハードマスク２７が表れるまでＣＭＰによってポリシリコンを研磨除去することにより形成することができる。
　次に、コンタクトプラグ３２、ハードマスク２７、及び、サイドウォール絶縁膜２８を含む層間絶縁膜（図２６の３０）上に層間絶縁膜３３（例えば、シリコン酸化膜）を堆積し、その後、層間絶縁膜３３において、コンタクトプラグ３２に通ずるコンタクトホール３４を形成し、その後、コンタクトホール３４内の層間絶縁膜３３の壁面、乃至、コンタクトプラグ３２の上面を覆う下部電極３５（例えば、ＴｉＮ）を形成し、その後、下部電極３５を含む層間絶縁膜３３の上に、容量絶縁膜３６を成膜し、その後、容量絶縁膜３６上に、コンタクトホール３４内を充填するように上部電極３７（例えば、ＴｉＮ）を成膜し、その後、リソグラフィ及びドライエッチング技術を用いて、上部電極３７及び容量絶縁膜３６をパターニングする（ステップＡ１８；図１参照）。これにより、キャパシタ３を形成することができる。
　ここで、容量絶縁膜３６には、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。
　最後に、上部電極３７及び容量絶縁膜３６を含む層間絶縁膜３３上に層間絶縁膜（図示せず）や配線層（図示せず）を形成する（ステップＡ１９）。これにより、ＤＲＡＭのメモリセルを有する半導体装置１が完成する。
　なお、図示していないが、図３～図２７、図１の加工と並行して、メモリセル領域の周辺に配された周辺回路領域のトランジスタ、周辺回路領域のトランジスタへ接続するコンタクト、ワード線へのコンタクトビット線へのコンタクトを形成し、さらに、シリンダプレート電極、上部配線等を形成し、ＤＲＡＭとして用いる。
　実施形態によれば、分離絶縁膜２１で仕切られた（分離された）拡散領域１３上の導電層２３が、埋込ゲート電極１７上や素子分離領域１１上の領域まで存在することで、導電層２３を介してキャパシタ３接続用のコンタクトプラグ３２と拡散領域１３との接触面積を広げることができる。また、実施形態によれば、各拡散領域１３上の導電層２３が分離絶縁膜２１によって分離されることで、拡散領域１３間のショートマージンを拡大させることができる。
　なお、特許文献１には、本発明のような分離絶縁膜に囲まれた領域内に導電層を形成し、かつ、当該導電層を介して拡散領域とコンタクトプラグを接続する構成については開示がない。
　また、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
　さらに、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
（付記）
　本発明の第１の視点においては、半導体装置において、第１の方向に延在して形成された複数の第１溝を有する半導体基板と、前記第１溝の下部においてゲート絶縁膜を介して埋め込まれる埋込ゲート電極と、前記第１溝における前記埋込ゲート電極上に埋め込まれる埋込絶縁膜と、前記埋込絶縁膜上に設けられるとともに、前記第１溝の幅よりも小さい幅の分離絶縁膜と、前記半導体基板上にて前記第１溝に隣接して設けられた拡散領域と、前記拡散領域と接する導電層と、前記導電層と接するコンタクトプラグと、を備え、前記導電層は、前記埋込ゲート電極上にある前記埋込絶縁膜上にも配されるとともに、前記分離絶縁膜によって仕切られていることを特徴とする。
　本発明の前記半導体装置において、前記半導体基板は、前記第１の方向に対して交差する第２の方向に延在して形成された複数の第２溝を有するとともに、前記第２溝の下部において絶縁膜が埋め込まれた素子分離領域を有し、前記埋込絶縁膜は、前記第２溝における前記素子分離領域上にも埋め込まれ、前記分離絶縁膜は、前記第２溝の幅よりも小さい幅であり、前記導電層は、前記素子分離領域上にある前記埋込絶縁膜上にも配されるとともに、前記分離絶縁膜によって囲まれていることが好ましい。
　本発明の前記半導体装置において、前記半導体基板上にて前記第１溝の前記拡散領域側に対して反対側に隣接して設けられた他の拡散領域と、前記他の拡散領域と接する他の導電層と、前記他の導電層と接するビット線と、を備え、前記他の導電層は、前記埋込ゲート電極上にある前記埋込絶縁膜上にも配され、前記分離絶縁膜は、隣り合う前記導電層と前記他の導電層とを分離することが好ましい。
　本発明の前記半導体装置において、前記ビット線の側面を覆うサイドウォール絶縁膜を備え、前記ビット線は、前記サイドウォール絶縁膜によって前記コンタクトプラグと絶縁されることが好ましい。
　本発明の前記半導体装置において、前記埋込絶縁膜は、上面の中央に前記第１溝の幅よりも小さい幅の第３溝を有し、前記第３溝は、前記埋込絶縁膜の延在方向に沿って形成され、前記分離絶縁膜は、前記第３溝に埋め込まれるとともに、前記埋込絶縁膜の上面よりも上方に突出していることが好ましい。
　本発明の前記半導体装置において、前記分離絶縁膜の上面は、前記導電層の上面よりも高いことが好ましい。
　本発明の前記半導体装置において、前記導電層は、少なくとも選択エピタキシャル法で形成されたシリコンがシリサイド化された層であることが好ましい。
　本発明の前記半導体装置において、前記導電層は、前記拡散領域の一部がシリサイド化された部分を含むことが好ましい。
　本発明の前記半導体装置において、前記埋込ゲート電極は、ワード線の一部であることが好ましい。
　本発明の前記半導体装置において、前記導電層は、前記拡散領域の上面の全領域と接合しており、前記コンタクトプラグの下面の全領域と接合していることが好ましい。
　本発明の第２の視点においては、半導体装置の製造方法において、半導体基板の上部に拡散領域を形成する工程と、前記拡散領域を含む前記半導体基板に第１の方向に延在し前記拡散領域よりも深い深さの複数の第１溝を形成する工程と、前記第１溝内にゲート絶縁膜を介して埋め込まれる埋込ゲート電極を形成する工程と、前記第１溝内の前記埋込ゲート電極の上部を除去する工程と、前記第１溝内の前記埋込ゲート電極を含む前記拡散領域上に、前記第１溝内が充填されないように埋込絶縁膜を堆積する工程と、前記埋込絶縁膜上に前記第１溝内が充填されるように分離絶縁膜を堆積する工程と、前記埋込絶縁膜が表れるまで選択的に前記分離絶縁膜の上部を除去する工程と、前記分離絶縁膜を残したまま前記拡散領域が表れるまで選択的に前記埋込絶縁膜の上部を除去する工程と、前記埋込絶縁膜を含む前記拡散領域上に、前記分離絶縁膜によって仕切られた複数の導電層を形成する工程と、前記分離絶縁膜を含む前記前記導電層上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜において複数の前記導電層のうち第１導電層に通ずる第１コンタクトホールを形成する工程と、前記第１コンタクトホール内にコンタクトプラグを形成する工程と、を含むことを特徴とする。
　本発明の前記半導体装置の製造方法において、前記拡散領域を形成する工程の前において、前記半導体基板において前記第１の方向に対して交差する第２の方向に延在した複数の第２溝を形成する工程と、前記第２溝内に絶縁膜が埋め込まれた素子分離領域を形成する工程と、を含み、前記埋込ゲート電極の上部を除去する工程の後、かつ、前記埋込絶縁膜を堆積する工程の前において、選択的に前記第２溝内の前記素子分離領域の上部を除去する工程を含み、前記埋込絶縁膜を堆積する工程では、前記第２溝内の前記素子分離領域上に、前記第２溝内が充填されないように前記埋込絶縁膜を堆積し、前記分離絶縁膜を堆積する工程では、前記埋込絶縁膜上に前記第２溝内が充填されるように前記分離絶縁膜を堆積することが好ましい。
　本発明の前記半導体装置の製造方法において、前記導電層を形成する工程の後、かつ、前記第１層間絶縁膜を形成する工程の前において、前記分離絶縁膜を含む前記前記導電層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜において複数の前記導電層のうち第２導電層に通ずる第２コンタクトホールを形成する工程と、前記第２コンタクトホールを含む前記第２層間絶縁膜上の所定の位置にビット線を形成する工程と、を含み、前記第１層間絶縁膜を形成する工程では、前記ビット線を含む前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、前記第１コンタクトホールを形成する工程では、前記第１層間絶縁膜及び前記第２層間絶縁膜において前記第１コンタクトホールを形成することが好ましい。
　本発明の前記半導体装置の製造方法において、前記ビット線を形成する工程の後、かつ、前記第１層間絶縁膜を形成する工程の前において、前記ビット線の側面を覆うサイドウォール絶縁膜を形成する工程を含み、前記第１層間絶縁膜を形成する工程では、前記サイドウォール絶縁膜及び前記ビット線を含む前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、前記第１コンタクトホールを形成する工程では、選択的に前記第１層間絶縁膜及び前記第２層間絶縁膜をエッチングすることによって前記第１コンタクトホールを形成することが好ましい。
　本発明の前記半導体装置の製造方法において、前記埋込絶縁膜の上部を除去する工程では、前記分離絶縁膜が前記埋込絶縁膜の上面よりも上方に突出するまで前記埋込絶縁膜の上部を除去することが好ましい。
　本発明の前記半導体装置の製造方法において、前記導電層を形成する工程では、前記分離絶縁膜の上面が前記導電層の上面よりも高くなるように、前記導電層を形成することが好ましい。
　本発明の前記半導体装置の製造方法において、前記導電層を形成する工程では、前記埋込絶縁膜を含む前記拡散領域上に選択エピタキシャルによりシリコン単結晶を堆積し、堆積した前記シリコン単結晶上に金属をスパッタし、その後、アニールすることにより前記シリコン単結晶と前記金属とをシリサイド化したシリサイドよりなる前記導電層を形成し、その後、Ｈ２ＳＯ４薬液によって未反応の前記金属を除去することが好ましい。
　本発明の前記半導体装置の製造方法において、前記導電層を形成する工程では、前記シリサイド化する際、前記拡散領域の一部もシリサイド化されることが好ましい。
　本発明の前記半導体装置の製造方法において、前記導電層を形成する工程では、前記金属をスパッタした後、かつ、前記アニールする前において、前記シリコン単結晶をエッチバックすることにより、前記分離絶縁膜の上部を露出させることが好ましい。
　本発明の前記半導体装置の製造方法において、前記コンタクトプラグを形成する工程の後、前記コンタクトプラグと接続されるキャパシタを形成する工程を含むことが好ましい。
　１　半導体装置
　２　埋込ゲート型ＭＯＳトランジスタ
　３　キャパシタ
　１０　半導体基板
　１０ａ　溝（第２溝）
　１１　素子分離領域
　１２　シリコン酸化膜
　１３　拡散領域
　１４　ハードマスク（ワード線形成用）
　１５　溝（第１溝）
　１６　ゲート絶縁膜
　１７　埋込ゲート電極（ワード線）
　２０　埋込絶縁膜
　２０ａ　溝（第３溝）
　２１　分離絶縁膜
　２２　選択エピタキシャル層
　２３　導電層
　２４　層間絶縁膜
　２５　コンタクトホール
　２６　ビット線
　２７　ハードマスク（ビット線形成用）
　２８　サイドウォール絶縁膜
　３０　層間絶縁膜
　３１　コンタクトホール
　３２　コンタクトプラグ
　３３　層間絶縁膜
　３４　コンタクトホール
　３５　下部電極
　３６　容量絶縁膜
　３７　上部電極

Claims (20)

  1. 　第１の方向に延在して形成された複数の第１溝を有する半導体基板と、
    　前記第１溝の下部においてゲート絶縁膜を介して埋め込まれる埋込ゲート電極と、
    　前記第１溝における前記埋込ゲート電極上に埋め込まれる埋込絶縁膜と、
    　前記埋込絶縁膜上に設けられるとともに、前記第１溝の幅よりも小さい幅の分離絶縁膜と、
    　前記半導体基板上にて前記第１溝に隣接して設けられた拡散領域と、
    　前記拡散領域と接する導電層と、
    　前記導電層と接するコンタクトプラグと、
    を備え、
    　前記導電層は、前記埋込ゲート電極上にある前記埋込絶縁膜上にも配されるとともに、前記分離絶縁膜によって仕切られている半導体装置。
  2. 　前記半導体基板は、前記第１の方向に対して交差する第２の方向に延在して形成された複数の第２溝を有するとともに、前記第２溝の下部において絶縁膜が埋め込まれた素子分離領域を有し、
    　前記埋込絶縁膜は、前記第２溝における前記素子分離領域上にも埋め込まれ、
    　前記分離絶縁膜は、前記第２溝の幅よりも小さい幅であり、
    　前記導電層は、前記素子分離領域上にある前記埋込絶縁膜上にも配されるとともに、前記分離絶縁膜によって囲まれている請求項１記載の半導体装置。
  3. 　前記半導体基板上にて前記第１溝の前記拡散領域側に対して反対側に隣接して設けられた他の拡散領域と、
    　前記他の拡散領域と接する他の導電層と、
    　前記他の導電層と接するビット線と、
    を備え、
    　前記他の導電層は、前記埋込ゲート電極上にある前記埋込絶縁膜上にも配され、
    　前記分離絶縁膜は、隣り合う前記導電層と前記他の導電層とを分離する請求項１記載の半導体装置。
  4. 　前記ビット線の側面を覆うサイドウォール絶縁膜を備え、
    　前記ビット線は、前記サイドウォール絶縁膜によって前記コンタクトプラグと絶縁される請求項３記載の半導体装置。
  5. 　前記埋込絶縁膜は、上面の中央に前記第１溝の幅よりも小さい幅の第３溝を有し、
    　前記第３溝は、前記埋込絶縁膜の延在方向に沿って形成され、
    　前記分離絶縁膜は、前記第３溝に埋め込まれるとともに、前記埋込絶縁膜の上面よりも上方に突出している請求項１記載の半導体装置。
  6. 　前記分離絶縁膜の上面は、前記導電層の上面よりも高い請求項１記載の半導体装置。
  7. 　前記導電層は、少なくとも選択エピタキシャル法で形成されたシリコンがシリサイド化された層である請求項１記載の半導体装置。
  8. 　前記導電層は、前記拡散領域の一部がシリサイド化された部分を含む請求項７記載の半導体装置。
  9. 　前記埋込ゲート電極は、ワード線の一部である請求項１記載の半導体装置。
  10. 　前記導電層は、前記拡散領域の上面の全領域と接合しており、前記コンタクトプラグの下面の全領域と接合している請求項１記載の半導体装置。
  11. 　半導体基板の上部に拡散領域を形成する工程と、
    　前記拡散領域を含む前記半導体基板に第１の方向に延在し前記拡散領域よりも深い深さの複数の第１溝を形成する工程と、
    　前記第１溝内にゲート絶縁膜を介して埋め込まれる埋込ゲート電極を形成する工程と、
    　前記第１溝内の前記埋込ゲート電極の上部を除去する工程と、
    　前記第１溝内の前記埋込ゲート電極を含む前記拡散領域上に、前記第１溝内が充填されないように埋込絶縁膜を堆積する工程と、
    　前記埋込絶縁膜上に前記第１溝内が充填されるように分離絶縁膜を堆積する工程と、
    　前記埋込絶縁膜が表れるまで選択的に前記分離絶縁膜の上部を除去する工程と、
    　前記分離絶縁膜を残したまま前記拡散領域が表れるまで選択的に前記埋込絶縁膜の上部を除去する工程と、
    　前記埋込絶縁膜を含む前記拡散領域上に、前記分離絶縁膜によって仕切られた複数の導電層を形成する工程と、
    　前記分離絶縁膜を含む前記前記導電層上に第１層間絶縁膜を形成する工程と、
    　前記第１層間絶縁膜において複数の前記導電層のうち第１導電層に通ずる第１コンタクトホールを形成する工程と、
    　前記第１コンタクトホール内にコンタクトプラグを形成する工程と、
    を含む半導体装置の製造方法。
  12. 　前記拡散領域を形成する工程の前において、
    　前記半導体基板において前記第１の方向に対して交差する第２の方向に延在した複数の第２溝を形成する工程と、
    　前記第２溝内に絶縁膜が埋め込まれた素子分離領域を形成する工程と、
    を含み、
    　前記埋込ゲート電極の上部を除去する工程の後、かつ、前記埋込絶縁膜を堆積する工程の前において、選択的に前記第２溝内の前記素子分離領域の上部を除去する工程を含み、
    　前記埋込絶縁膜を堆積する工程では、前記第２溝内の前記素子分離領域上に、前記第２溝内が充填されないように前記埋込絶縁膜を堆積し、
    　前記分離絶縁膜を堆積する工程では、前記埋込絶縁膜上に前記第２溝内が充填されるように前記分離絶縁膜を堆積する請求項１１記載の半導体装置の製造方法。
  13. 　前記導電層を形成する工程の後、かつ、前記第１層間絶縁膜を形成する工程の前において、
    　前記分離絶縁膜を含む前記前記導電層上に第２層間絶縁膜を形成する工程と、
    　前記第２層間絶縁膜において複数の前記導電層のうち第２導電層に通ずる第２コンタクトホールを形成する工程と、
    　前記第２コンタクトホールを含む前記第２層間絶縁膜上の所定の位置にビット線を形成する工程と、
    を含み、
    　前記第１層間絶縁膜を形成する工程では、前記ビット線を含む前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、
    　前記第１コンタクトホールを形成する工程では、前記第１層間絶縁膜及び前記第２層間絶縁膜において前記第１コンタクトホールを形成する請求項１１記載の半導体装置の製造方法。
  14. 　前記ビット線を形成する工程の後、かつ、前記第１層間絶縁膜を形成する工程の前において、前記ビット線の側面を覆うサイドウォール絶縁膜を形成する工程を含み、
    　前記第１層間絶縁膜を形成する工程では、前記サイドウォール絶縁膜及び前記ビット線を含む前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、
    　前記第１コンタクトホールを形成する工程では、選択的に前記第１層間絶縁膜及び前記第２層間絶縁膜をエッチングすることによって前記第１コンタクトホールを形成する請求項１３記載の半導体装置の製造方法。
  15. 　前記埋込絶縁膜の上部を除去する工程では、前記分離絶縁膜が前記埋込絶縁膜の上面よりも上方に突出するまで前記埋込絶縁膜の上部を除去する請求項１１記載の半導体装置の製造方法。
  16. 　前記導電層を形成する工程では、前記分離絶縁膜の上面が前記導電層の上面よりも高くなるように、前記導電層を形成する請求項１１記載の半導体装置の製造方法。
  17. 　前記導電層を形成する工程では、前記埋込絶縁膜を含む前記拡散領域上に選択エピタキシャルによりシリコン単結晶を堆積し、堆積した前記シリコン単結晶上に金属をスパッタし、その後、アニールすることにより前記シリコン単結晶と前記金属とをシリサイド化したシリサイドよりなる前記導電層を形成し、その後、Ｈ２ＳＯ４薬液によって未反応の前記金属を除去する請求項１１記載の半導体装置の製造方法。
  18. 　前記導電層を形成する工程では、前記シリサイド化する際、前記拡散領域の一部もシリサイド化される請求項１７記載の半導体装置の製造方法。
  19. 　前記導電層を形成する工程では、前記金属をスパッタした後、かつ、前記アニールする前において、前記シリコン単結晶をエッチバックすることにより、前記分離絶縁膜の上部を露出させる請求項１７記載の半導体装置の製造方法。
  20. 　前記コンタクトプラグを形成する工程の後、前記コンタクトプラグと接続されるキャパシタを形成する工程を含む請求項１１記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3035379B1 (en) * 2014-12-15 2020-07-01 IMEC vzw Method for blocking a trench portion
CN109256382B (zh) * 2017-07-12 2021-06-22 华邦电子股份有限公司 动态随机存取存储器及其制造方法
US11765884B2 (en) 2019-11-08 2023-09-19 Nanya Technology Corporation Semiconductor device with epitaxial structures and method for forming the same
TWI727618B (zh) * 2020-01-20 2021-05-11 華邦電子股份有限公司 記憶體裝置及其製造方法
TWI809359B (zh) 2021-02-25 2023-07-21 華邦電子股份有限公司 動態隨機存取記憶體的製造方法
US11374011B1 (en) 2021-05-11 2022-06-28 Winbond Electronics Corp. Method of manufacturing dynamic random access memory
KR20230006205A (ko) * 2021-07-02 2023-01-10 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212752A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置及びその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212752A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置及びその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法

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