JP6859443B2 - メモリ・アレイおよびメモリ・アレイを形成する方法 - Google Patents

メモリ・アレイおよびメモリ・アレイを形成する方法 Download PDF

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Description

メモリ・アレイおよびメモリ・アレイを形成する方法。
メモリは、電子システム用のデータ・ストレージを提供する。フラッシュ・メモリは、メモリの１つのタイプであり、現代のコンピュータおよびデバイスにおいて多数使用されている。たとえば、現代のパーソナル・コンピュータは、フラッシュ・メモリ・チップ上に記憶されたＢＩＯＳを有し得る。別の例として、コンピュータおよび他のデバイスのための、従来のハード・ドライブに取って代わるソリッド・ステート・ドライブにフラッシュ・メモリを利用することが、ますます一般的になっている。さらに別の例として、フラッシュ・メモリは、新しい通信プロトコルが標準化されるとき、それらのプロトコルをサポートすることと、機能拡張のためにデバイスを遠隔からアップグレードする機能を提供することとをメーカーが行うことを可能にするので、ワイヤレス電子デバイスにおいて普及している。
ＮＡＮＤは、集積されたフラッシュ・メモリの基本的なアーキテクチャであり得る。ＮＡＮＤセル・ユニットは、メモリ・セルの直列の組合せ（一般にＮＡＮＤストリングと呼ばれる直列の組合せを有する）に直列に接続された少なくとも１つの選択用デバイスを含む。ＮＡＮＤアーキテクチャは、垂直方向に積層されたメモリ・セルを含む３次元配列で構成される場合がある。改善されたＮＡＮＤアーキテクチャを開発することが望まれる。
例示的なＮＡＮＤメモリ・アレイの領域を有する例示的な集積構造体の概略垂直断面図である。 別の例示的なＮＡＮＤメモリ・アレイの領域を有する別の例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 図９の処理ステージに続き得る、例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。
ＮＡＮＤメモリ・セルの動作は、チャネル材料と電荷捕獲材料との間の電荷の動きを含み得る。たとえば、ＮＡＮＤメモリ・セルのプログラミングは、チャネル材料から電荷捕獲材料に電荷（すなわち、電子）を動かし、次いで電荷捕獲材料内に電荷を蓄積することを含み得る。ＮＡＮＤメモリ・セルの消去は、電荷捕獲材料に蓄積された電子と再結合させ、それによって、電荷捕獲材料から電荷を放出するために電荷捕獲材料内にホールを動かすことを含み得る。電荷捕獲材料は、たとえば、窒化ケイ素、酸窒化ケイ素、酸化ルテニウムなどを含み得る。従来のＮＡＮＤにおける問題は、電荷捕獲材料が、メモリ・アレイの複数のメモリ・セルにわたって延び、セル間の電荷移動を可能にし得ることである可能性がある。メモリ・セル間の電荷移動は、データ保持問題につながる場合がある。いくつかの実施形態には、メモリ・セル間の電荷の移動を妨げる構造体が含まれる。例示的な実施形態では、電荷移動を妨げるのに利用される構造体は、メモリ・セル間の領域内の電荷捕獲材料の破断部であり得る。本明細書で説明される例はＮＡＮＤメモリに関連するが、本明細書で説明される構造体および方法は、他の実施形態では、他のメモリおよびアーキテクチャに関連する場合があることを理解されたい。例示的な実施形態は、図１〜図１４を参照して説明される。
図１を参照すると、３次元ＮＡＮＤメモリ・アレイ１２のフラグメントを含む、集積構造体１０の一部分が示される。
集積構造体１０は、交互の第１および第２のレベル１８および２０の積層１５を含む。レベル１８は絶縁性（すなわち、誘電性）であり、レベル２０は導電性である。
絶縁性レベル１８は、絶縁性材料２６を含む。そのような絶縁性材料は、任意の適切な組成物または組成物の組合せを含んでよく、たとえば、二酸化ケイ素を含み得る。
導電性レベル２０は、導電性材料２８および３０を含む。導電性材料２８は、導電性中心部であると見なされてよく、導電性材料３０は、導電性中心部を囲む外側導電層であると見なされ得る。導電性材料２８および３０は、互いに異なる組成物を含み得る。いくつかの実施形態では、導電性材料２８は、１つもしくは複数の金属（たとえば、タングステン、チタンなど）を含むか、基本的にはこれらの金属から成るか、またはこれらの金属から成るものでよく、導電性材料３０は、１つもしくは複数の金属含有組成物（たとえば、金属窒化物、金属シリサイド、金属炭化物など）を含むか、基本的にはこれらの金属含有組成物から成るか、またはこれらの金属含有組成物から成るものであり得る。いくつかの実施形態では、導電性材料３０は、１つもしくは複数の金属窒化物（たとえば、窒化チタン、窒化タングステンなど）を含むか、基本的にはこれらの金属窒化物から成るか、またはこれらの金属窒化物から成るものであり得る。
材料２８／３０は、導電性レベル２０の例示的な構成を示す。他の実施形態では、導電性レベル２０は、導電性材料の他の構成を含んでよく、たとえば、単一の導電性材料または図示された２つよりも多い導電性材料を含み得る。一般に、導電性レベル２０は、任意の適切な組成物または組成物の組合せを有する導電性材料を含んでよく、たとえば、様々な金属（たとえば、タングステン、チタンなど）、金属含有組成物（たとえば、金属窒化物、金属炭化物、金属シリサイドなど）、および導電的にドープされた半導体材料（たとえば、導電的にドープされたシリコン、導電的にドープされたゲルマニウムなど）の１つまたは複数を含み得る。
絶縁性材料３２は、材料３０の外側導電層を囲む絶縁性ライナ（ｌｉｎｅｒ）を形成する。絶縁性材料３２は、高ｋ材料（たとえば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタルなどの１つまたは複数）を含み得るが、ここで、「高ｋ」という用語は、二酸化ケイ素の誘電率よりも大きい誘電率を意味する。絶縁性材料３２は単一の均一な材料であるように示されているが、他の実施形態では、絶縁性材料は、２つ以上の別個の組成物を含み得る。たとえば、いくつかの実施形態では、絶縁性材料３２は、二酸化ケイ素および１つまたは複数の高ｋ材料の積層を含み得る。
いくつかの実施形態では、導電性レベル２０は、ＮＡＮＤメモリ・アレイのワード線レベルであると見なされ得る。ワード線レベル２０の終端部３４は、ＮＡＮＤメモリ・セル３６の制御ゲート領域３５として機能する場合があり、メモリ・セル３６のおおよその位置は、図１の括弧で示されている。
導電性レベル２０および絶縁性レベル１８は、任意の適切な垂直厚さを有し得る。いくつかの実施形態では、導電性レベル２０および絶縁性レベル１８は、約１０ナノメートル（ｎｍ）から約３００ｎｍの範囲内の垂直厚さを有し得る。いくつかの実施形態では、導電性レベル２０は、絶縁性レベル１８とほぼ同じ垂直厚さを有し得る。他の実施形態では、導電性レベル２０は、絶縁性レベル１８とは大幅に異なる垂直厚さを有し得る。
垂直方向に積層されたメモリ・セル３６は、垂直なストリング（たとえば、メモリ・セルの垂直ＮＡＮＤストリングなど）を形成するが、各ストリング内のメモリ・セルの数は、導電性レベル２０の数によって決定される。この積層は、任意の適切な数の導電性レベルを含み得る。たとえば、この積層は、８個の導電性レベル、１６個の導電性レベル、３２個の導電性レベル、６４個の導電性レベル、５１２個の導電性レベル、１０２８個の導電性レベルなどを有し得る。
絶縁性材料２６および３２は、積層１５を通って延びる開口部４０の側壁３８を形成するものと見なされてよい。開口部４０は、上から見ると、連続的な形状を有してよく、たとえば、円形、楕円形などであり得る。したがって、図１の側壁３８は、開口部４０の外周の周りに延びる連続的な側壁によって構成され得る。
絶縁性材料３２は、電荷遮断材料であると見なされてよく、そのような電荷遮断材料３２の領域は、ワード線レベル２０の終端部３４に沿って延びる。電荷遮断材料は、メモリ・セル内の以下の機能を有する場合があり、すなわち、プログラム・モードでは、電荷遮断材料は、電荷キャリアが電荷蓄積材料（たとえば、浮遊ゲート材料、電荷捕獲材料など）から制御ゲートに向かうのを妨げ得、消去モードでは、電荷遮断材料は、電荷キャリアが制御ゲートから電荷蓄積材料内に流れるのを妨げ得る。
電荷捕獲材料４４は、ワード線レベル２０の終端部３４（すなわち、制御ゲート領域３５）に沿って延び、電荷遮断材料３２によって制御ゲート領域から離間される。電荷捕獲材料４４は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、窒化ケイ素、酸窒化ケイ素、酸化ルテニウムなどの１つまたは複数を含み得る。いくつかの例示的な実施形態では、電荷捕獲材料４４は、シリコンおよび窒素を含む材料を含むか、基本的にはその材料から成るか、またはその材料から成るものであり得る。いくつかの態様では、「電荷捕獲」は、電荷キャリア（たとえば、電子またはホール）を可逆的に捕捉することができるエネルギー井戸を表す。
電荷捕獲材料４４は、互いに上に配置され（すなわち、垂直方向に積層され）ギャップ４５によって互いに垂直方向に離間されたセグメント４３内に設けられる。電荷捕獲材料
４４のセグメント４３の各々は、ワード線レベル２０に隣接し、ギャップ４５の各々は、絶縁性レベル１８の１つに隣接する。図示された実施形態では、電荷捕獲材料４４のセグメント４３は、ワード線レベル２０を越えては垂直方向に延びない（すなわち、絶縁性レベル１８には垂直方向に重ならない）。他の実施形態では、電荷捕獲材料４４のセグメント４３は、絶縁性レベル１８に部分的に重なるように導電性レベル２０を越えて垂直方向に延び得る。
ギャップ４５は、電荷捕獲材料４４のセグメント４３間の電荷移動を遮断する介在領域と呼ばれる場合がある。そのようなギャップ４５は、垂直方向に隣接するメモリ・セル３６間で電荷が移動するのを妨げる。対照的に、従来の３次元ＮＡＮＤメモリ・アレイは、ＮＡＮＤストリングの垂直方向に積層されたメモリ・セルのすべてに沿って延びる電荷捕獲材料の連続層を有してよく、そのようなメモリ・アレイは、好ましくないことに、ストリングのメモリ・セル間の電荷移動を可能にし得、データ損失につながり得る。図１の実施形態は、そのような従来の３次元ＮＡＮＤメモリ・アレイと比較して改善されたデータ保持を有し得る。
電荷トンネル材料４６は、電荷捕獲材料４４に沿って垂直方向に延び、ギャップ４５内に延びる。電荷トンネル材料４６は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、２つの酸化物の間に横方向にサンドイッチされた窒素含有材料を有するバンドギャップ設計された構造体を含むか、基本的にはこの構造体から成るか、またはこの構造体から成るものであり得る。窒素含有材料は、たとえば、窒化ケイ素であり得る。２つの酸化物は、互いに同じ組成物であり得るか、または、互いに異なる組成物を含んでよく、いくつかの実施形態では、どちらも、二酸化ケイ素であり得る。電荷トンネル材料４６は、いくつかの実施形態では、ゲート誘電材料を含むものと見なされ得る。電荷トンネル材料４６は、いくつかの実施形態では、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成るものであり得る。動作の際、プログラミング動作、消去動作などの間に、メモリ・セル３６の電荷捕獲材料４４とチャネル材料（以下に説明される材料４８）との間で電荷が転送されるとき、電荷は、電荷トンネル材料４６をトンネルする場合がある。いくつかの実施形態では、電荷トンネル材料４６は、単に絶縁性材料または誘電材料と呼ばれる場合がある。
電荷トンネル材料４６は、それが全体的に積層１５を通って延びることを示すために「垂直方向に延びる」と表される。垂直方向に延びる材料４６（および垂直方向に延びると本明細書で説明された他の材料）は、たとえば、開口部４０が、レベル１８および２０の上面にほぼ直交する側壁を有するか否かに応じて、（図示されるように）レベル１８および２０の上面に対してほぼ直交して、または直交しないで延び得る。
図示された実施形態では、電荷トンネル材料４６は、電荷捕獲材料４４のセグメント４３間のギャップ４５内にある。いくつかの実施形態では、電荷捕獲材料４４は、積層１５に沿って垂直方向に延びる直線的配列部として構成されるものと見なされてよく、そのような直線的配列部は、電荷トンネル材料４６のセグメント４７と交互に起こる電荷捕獲材料４４のセグメント４３を含む。ギャップ４５内の電荷トンネル材料４６は、セグメント４３間の間隔材料と呼ばれる場合がある。電荷トンネル材料４６が、セグメント４７を形成するために（すなわち、セグメント４３間の間隔材料を形成するために）ギャップ４５内に延びる領域を有するように示されるが、他の実施形態では、他の絶縁性材料が、ギャップ４５内に存在し、セグメント４３間の間隔材料として利用され得る。そのような実施形態では、電荷トンネル材料４６は、ギャップ４５内に延びるのではなく、そのような他の絶縁性材料に沿って延び得る。
チャネル材料４８は、電荷トンネル材料４６に沿って垂直方向に延びる（および、いく
つかの実施形態では、積層１５に沿って垂直方向に延びるものと見なされ得る）。電荷トンネル材料４６は、チャネル材料４８と電荷捕獲材料４４との間に横方向に存在する。チャネル材料４８は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、適切にドープされたシリコンを含むか、基本的にはそのシリコンから成るか、またはそのシリコンから成るものであり得る。
図示された実施形態では、絶縁性領域５０は、開口部４０の中央部に沿って延びる。絶縁性領域５０は、たとえば、二酸化ケイ素、窒化ケイ素などを含む、任意の適切な絶縁性組成物を含み得る。代替として、絶縁性領域５０の少なくとも一部分は、空隙であり得る。開口部４０の中央部を下に延びる絶縁性領域５０を有する図示された実施形態は、いわゆる中空チャネル構成である。他の実施形態では、チャネル材料４８は、開口部４０の中央領域内に垂直方向に延びる台座を形成するために、そのような中央領域を完全に充填し得る。
積層１５は、ベース５２によって支持される。ベース５２と積層１５との間に追加の材料および／または集積回路構造体が存在し得ることを示すために、ベース５２と積層１５との間に分断が提供される。いくつかの用途では、そのような追加の集積材料は、たとえば、ソース側選択ゲート材料（ＳＧＳ材料）を含み得る。
ベース５２は、半導体材料を含んでよく、たとえば、単結晶シリコンを含むか、基本的には単結晶シリコンから成るか、または単結晶シリコンから成るものであり得る。ベース５２は、半導体基板と呼ばれる場合がある。「半導体基板」という用語は、限定はされないが、半導体ウエハ（単独または他の材料を含む組立体）などのバルク半導体材料、および半導体材料層（単独または他の材料を含む組立体）を含む、半導体材料を含む任意の構造体を意味する。「基板」という用語は、限定はされないが、上述の半導体基板を含む、任意の支持構造体を表す。いくつかの用途では、ベース５２は、集積回路製造に関連する１つまたは複数の材料を含む半導体基板に対応し得る。そのような材料は、たとえば、耐火金属材料、バリア材料、拡散材料、絶縁体材料などの１つまたは複数を含み得る。
図２は、別の例示的な構成を示すＮＡＮＤメモリ・アレイ１２ａを有する構造体１０ａを示す。図２の構成は、絶縁性材料３２（すなわち、電荷遮断材料）がワード線レベル２０の終端領域５３にのみ沿っていることを除いて、図１の構成と同様である。したがって、ワード線レベル２０の各々は、第２の領域５３（すなわち、終端領域）に横方向に隣接する第１の領域５１（すなわち、非終端領域）を有し、第１の領域５１は、第２の領域５３よりも垂直方向に厚い。
絶縁性材料３２は、ワード線レベル２０の終端領域５３の各々の頂部および底部に沿って延びるが、ワード線レベル２０の非終端領域５１の各々の頂部または底部のいずれかには沿っていない。図示された実施形態では、ワード線レベル２０の非終端領域５１は、垂直厚さＴ１を有し、ワード線レベル２０の終端領域５３は、垂直厚さＴ２を有する。垂直厚さＴ２は、垂直厚さＴ１よりも絶縁性材料３２の厚さの約２倍だけ小さい。絶縁性材料３２は、任意の適切な厚さを有してよく、いくつかの実施形態では、約５ｎｍから約５０ｎｍの範囲内の厚さを有してよく、したがって、いくつかの実施形態では、垂直厚さＴ２は、垂直厚さＴ１よりも約１０ｎｍから約１００ｎｍの範囲内の寸法だけ小さいものであり得る。図２の実施形態は、ワード線レベル２０の厚い非終端領域５１により、ワード線レベルがより低い抵抗値を有することが可能になる場合があるので、いくつかの用途では、図１の実施形態よりも有利であり得る。代替として、図１の実施形態は、図２の実施形態よりも少ない処理ステップで製造され得るので、いくつかの用途では、図２の実施形態よりも有利であり得る。
図１および図２の３次元ＮＡＮＤ構成は、任意の適切な方法を利用して製造され得る。例示的な方法は、図３〜図１４を参照して説明される。第１の例示的な具現化方法は、図３〜図１０を参照して説明される。
図３を参照すると、構造体１０ｂは、ベース５２上に交互の第１のレベル６２および第２のレベル６４の垂直積層６０を含むように形成される。第１のレベル６２は第１の材料６６を含み、第２のレベル６４は第２の材料６８を含む。第１および第２の材料６６および６８は、任意の適切な組成物または組成物の組合せを含み得る。続く処理（図６を参照して以下に説明される）では、電荷捕獲材料４４は、第１の材料６６よりも第２の材料６８に沿って選択的に形成される。いくつかの実施形態では、第１の材料６６は、二酸化ケイ素を含み、したがって、図１および図２の絶縁性レベル１８と同じ材料２６を含んでよく、第２の材料６８は、半導体材料（たとえば、シリコン、ゲルマニウムなど）を含む。いくつかの例示的な実施形態では、第１の材料６６は、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成り、第２の材料６８は、シリコン（たとえば、多結晶シリコン、アモルファス・シリコン、単結晶シリコンなど）を含むか、基本的にはシリコンから成るか、またはシリコンから成る。
図４を参照すると、開口部４０は、積層６０を通って延びるように形成される。開口部４０は、任意の適切な方法を利用して形成され得る。たとえば、パターン化されたマスク（図示せず）は、開口部４０の位置を画定するために積層６０上に形成されてよく、次いで、開口部４０は、１つまたは複数の適切なエッチングで積層６０を通って延びるように形成され得る。続いて、パターン化されたマスクが除去され得る。
開口部４０は、第１および第２の材料６６および６８に沿って延びる側壁６５を有する。第１のレベル６２は、側壁６５に沿って露出された第１の表面６７を有し、第２のレベル６４は、側壁６５に沿って露出された第２の表面６９を有する。
図５を参照すると、処理材「Ｘ」が、開口部４０内に流される。処理材「Ｘ」は、第２のレベル６４の第２の材料６８の露出された表面６９に沿って変化領域７０（破線で図示）を形成する。いくつかの実施形態では、第２の材料６８はシリコンを含み、処理材「Ｘ」は、水素、アンモニア、およびフッ素の１つまたは複数を含む。そのような実施形態では、変化領域７０は、元の酸化物が、表面６９に沿って分断されているか、または表面６９から完全に除去された領域であり得る。
図６を参照すると、電荷捕獲材料４４は、表面６７よりも処理された表面６９に沿って選択的に形成される。電荷捕獲材料４４は、任意の適切な組成物を含んでよく、いくつかの実施形態では、窒化ケイ素、酸窒化ケイ素、および酸化ルテニウムの１つまたは複数を含み得る。例示的な実施形態では、電荷捕獲材料は、窒化ケイ素を含むか、基本的には窒化ケイ素から成るか、または窒化ケイ素から成り、原子層堆積（ＡＬＤ）、および／または化学的気相成長法（ＣＶＤ）、および／または任意の他の適切な方法を利用して、表面６７よりも処理された表面６９上に選択的に形成される。そのような方法は、処理された表面６９に沿って表面６７とは異なる核形成速度を利用してよく、および／または、処理された表面６９の物理的特性の表面６７との他の差異を利用し得る。いくつかの実施形態では、電荷捕獲材料４４の窒化ケイ素の少なくともいくつかは、適切な温度（たとえば、約９００℃を超えた温度）において、窒素含有前駆体（すなわち、窒素、または、たとえばアンモニアなどの窒素含有化合物）を表面６９のシリコン原子と反応させることによって形成され得る。電荷捕獲材料４４は、たとえば、約５ｎｍから約１０ｎｍの範囲内の厚さなどの任意の適切な厚さに形成され得る。
図５および図６の実施形態は、材料６６の表面よりも材料６８の表面上への電荷捕獲材
料４４の選択的な形成を誘導するために材料６８の表面を活性化する。代替のまたは追加の処理は、材料６６の表面の非活性化を含み得る。たとえば、材料６６の表面に沿った電荷捕獲材料４４の形成を妨げるか、または不可能にするために、バリアが材料６６の表面に沿って（たとえば、表面６６に沿ったバリア材料の堆積、材料６６の表面の化学的修飾、材料６６の表面の物理的修飾などの１つまたは複数によって）形成され得る。
電荷捕獲材料４４は、垂直方向に離間されたセグメント４３を形成する。ギャップ４５は、そのような垂直方向に離間されたセグメント間の材料６６の領域に沿っている。
図７を参照すると、電荷トンネル材料４６は、第１および第２のレベル６２／６４に沿って垂直方向に延びるように形成される。電荷トンネル材料は、電荷捕獲材料４４に沿っており（および、電荷捕獲材料４４によって第２のレベル６４の材料６８から離間しており）、ギャップ４５内に延びる。
チャネル材料４８は、電荷トンネル材料４６に沿って垂直方向に延びるように形成される。
絶縁性材料７４は、開口部４０の残りの中央領域内に形成される。絶縁性材料７４は、図１を参照して上述した絶縁性領域５０を形成し、任意の適切な組成物または組成物の組合せ（たとえば、窒化ケイ素、二酸化ケイ素など）を含み得る。いくつかの実施形態では、絶縁性材料７４は、省略されてよく、空隙は、開口部４０の中央領域内に残され得る。代替として、チャネル材料４８は、開口部４０を完全に充填するように形成され得る。
図８を参照すると、第２の材料６８（図７）が除去されて、空隙８０を残す。そのような除去は、材料４４および６６よりも第２の材料６８を選択する任意の適切なエッチングで完遂され得る。たとえば、第２の材料６８が多結晶シリコンを含み、材料４４および６６がそれぞれ、窒化ケイ素および二酸化ケイ素を含む場合、エッチングは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用し得る。図示されていない処理ステップでは、スリットは、第１および第２のレベル６２／６４（図７）へのアクセスを提供するために積層６０（図７）を通して形成され得る。エッチング液は、第２の材料６８（図７）にアクセスするためにそのようなスリット内に流され得る。
図９を参照すると、絶縁性材料３２は、空隙をライニングし、それによって空隙内の絶縁性ライナになるように、空隙８０内に形成される。絶縁性材料３２は、図１を参照して上述したように、高ｋ材料（たとえば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタルなどの１つまたは複数）を含んでよく、電荷遮断材料と呼ばれる場合がある。
図１０を参照すると、導電性材料３０が、ライニングされた空隙８０（図９）内に形成され、次いで、導電性材料２８が、ライニングされた空隙８０（図９）内に形成される。導電性材料２８は、（図１を参照して上述したように）導電性中心部であると見なされてよく、導電性材料３０は、（同様に図１を参照して上述したように）導電性中心部を囲む外側導電層であると見なされ得る。
図１０の構造体１０ｂは、図１を参照して上述したＮＡＮＤメモリ・アレイ１２に類似のＮＡＮＤメモリ・アレイ１２ｂを含む。第１の材料６６は、いくつかの実施形態では、材料２６と同じであり得る（たとえば、二酸化ケイ素または他の適切な絶縁性材料を含み得る）。代替として、第１の材料６６は、いくつかの実施形態では、除去され、材料２６に置き換えられ得る。
絶縁性材料３２は、絶縁性レベル１８の図示された縁部が、絶縁性材料３２が堆積されるスリットに沿っている場合に生じる場合があるように、図９および図１０の図示された実施形態において絶縁性レベル１８の縁部に沿って延びるように示される。
ＮＡＮＤメモリ・アレイを製造する第２の例示的な具現化方法は、図１１〜図１４を参照して説明される。
図１１を参照すると、構造体１０ｃは、図９の処理ステージに続く処理ステージにおいて示される。構造体１０ｃは、空隙８０（図９）が絶縁性材料３２でライニングされた後に示される。続いて、犠牲材料８２が、ライニングされた空隙内に形成される。犠牲材料８２は、たとえば、シリコン、ゲルマニウムなどの、任意の適切な組成物または組成物の組合せを含み得る。
図１２を参照すると、材料８２および３２は、キャビティ８４を形成するために引っ込められる。材料８２および３２が引っ込められた後、空隙８０内に存在してきた領域は、（図面を簡略化するために空隙８０の１つのみにおける領域に対して符号を付けた）第１のセグメント８５および第２のセグメント８７を含むものと見なされ得る。第１のセグメント８５は、材料３２でライニングされず、第２のセグメント８７は、絶縁性材料３２でライニングされたままである。
図１３を参照すると、犠牲材料８２の残りの部分が除去される。
図１４を参照すると、導電性レベル２０が形成され、図示された実施形態では、導電性レベル２０は、材料２８および３０を含む。導電性レベル２０は、第１のセグメント８５内に非終端領域５１を有し、第２のセグメント８７内に終端領域５３を有する。図２を参照して上述した実施形態と類似して、非終端領域５１は、垂直厚さＴ１を有し、終端領域５３は、垂直厚さＴ２を有する。したがって、図１４の構造体１０ｃは、図２を参照して上述したＮＡＮＤメモリ・アレイ１２ａと類似のＮＡＮＤメモリ・アレイ１２ｃを含む。第１の材料６６は、いくつかの実施形態では、材料２６と同じであり得る（たとえば、二酸化ケイ素または他の適切な絶縁性材料を含み得る）。代替として、第１の材料６６は、いくつかの実施形態では、除去され、材料２６に置き換えられ得る。
上述の構造体およびアレイは、電子システム内に組み込まれ得る。そのような電子システムは、たとえば、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール、および特定用途向けモジュールにおいて使用されてよく、多層モジュール、マルチチップ・モジュールを含み得る。電子システムは、たとえば、カメラ、ワイヤレス・デバイス、ディスプレイ、チップ・セット、セット・トップ・ボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナル・コンピュータ、自動車、産業用制御システム、航空機などの、広範囲のシステムのいずれかである可能性がある。
別段に指定されない限り、本明細書で説明された様々な材料、物質、組成物などは、たとえば、原子層堆積（ＡＬＤ）、化学的気相成長法（ＣＶＤ）、物理的気相成長法（ＰＶＤ）などを含む、現在知られているか、またはまだ開発されていない任意の適切な方法で形成され得る。
「誘電性の」および「電気絶縁の」という用語のどちらも、電気絶縁特性を有する材料を表すために利用される場合がある。これらの用語は、本開示内では同義と見なされる。いくつかの例における「誘電性の」という用語および他の例における「電気絶縁の」という用語の利用は、続く特許請求の範囲内の先行詞を簡略化するために本開示内の言葉のバ
リエーションを提供するものである場合があり、いずれかの重要な化学的差異または電気的差異を示すのには利用されない。
図面内の様々な実施形態の特定の方位は、例示のためにすぎず、これらの実施形態は、いくつかの用途では、図示された方位に対して回転している場合がある。本明細書で提供された説明および続く特許請求の範囲は、任意の構造体が図面の特定の方位にあるか、またはそのような方位に対して回転しているかにかかわらず、様々な特徴部間の説明された関係を有する任意の構造体に関連する。
添付の図の断面図は、断面の平面内の特徴部のみを示しており、図面を簡略化するために断面の平面の背後の材料を示していない。
構造体が別の構造体「の上に」または別の構造体「に対して」存在すると上記に表されている場合、構造体が他の構造体上に直接存在する可能性があるか、または介在する構造体が存在する可能性もある。対照的に、構造体が別の構造体「の上に直接」または別の構造体「に対して直接」存在すると表されている場合、介在する構造体は存在しない。
構造体（たとえば、層、材料など）は、それが全体的に下部のベース（たとえば、基板）から上向きに延びることを示すために「垂直方向に延びる」と表される場合がある。垂直方向に延びる構造体は、ベースの上面に対してほぼ直交して、または直交しないで延びる場合がある。
いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を含むメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。電荷捕獲材料は、ワード線レベルの制御ゲート領域に沿っており、絶縁性レベルには沿っていない。電荷捕獲材料は、電荷遮断材料によって制御ゲート領域から離間される。チャネル材料は、積層に沿って垂直方向に延び、誘電材料によって電荷捕獲材料から横方向に離間される。
いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を含むメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。電荷捕獲材料の直線的配列部は、積層に沿って垂直方向に延びる。電荷捕獲材料の直線的配列部は、垂直方向に交互の電荷捕獲材料のセグメントおよび間隔材料のセグメントを含む。電荷捕獲材料のセグメントは、ワード線レベルに沿っている。チャネル材料は、積層に沿って垂直方向に延び、誘電材料によって電荷捕獲材料のセグメントから横方向に離間される。
いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を含むＮＡＮＤメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。電荷捕獲材料は、ワード線レベルの制御ゲート領域に沿っており、電荷遮断材料によって制御ゲート領域から離間される。電荷捕獲材料は、複数のセグメントとして構成され、ワード線レベルの各々は、電荷捕獲材料のセグメントの１つに隣接する。電荷捕獲材料のセグメントは、互いに上に配置され、介在ギャップによって互いに垂直方向に離間される。ワード線レベルは、第１の領域と、第１の領域に横方向に隣接する第２の領域とを有する。第１の領域は、第２の領域よりも垂直方向に厚い。第２の領域は、終端部を含む。チャネル材料は、積層に沿って垂直方向に延び、電荷トンネル材料によって電荷捕獲材料から横方向に離間される。
いくつかの実施形態には、ＮＡＮＤメモリ・アレイを形成する方法が含まれる。交互の第１および第２のレベルの垂直積層が形成される。第１のレベルは第１の材料を含み、第
２のレベルは第２の材料を含む。第１および第２のレベルは、第１および第２のレベルを通って延びる開口部に沿って露出された表面を有する。電荷捕獲材料は、第１のレベルの露出された表面よりも第２のレベルの露出された表面に沿って選択的に形成される。電荷トンネル材料は、第１および第２のレベルに沿って垂直方向に延びるように形成され、電荷捕獲材料によって第２のレベルから離間される。チャネル材料は、電荷トンネル材料に沿って垂直方向に延びるように形成される。第２の材料が除去されて、空隙を残す。導電性レベルは、第２の空隙内に形成される。導電性レベルは、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有する。
いくつかの実施形態には、ＮＡＮＤメモリ・アレイを形成する方法が含まれる。交互の第１および第２のレベルの垂直積層が形成される。第１のレベルは二酸化ケイ素を含み、第２のレベルはシリコンを含む。第１および第２のレベルは、第１および第２のレベルを通って延びる開口部に沿って露出された表面を有する。第２のレベルの露出された表面は、水素、アンモニア、およびフッ素の１つまたは複数で処理される。電荷捕獲材料は、第１のレベルの露出された表面よりも第２のレベルの処理された表面に沿って選択的に形成される。電荷トンネル材料は、第１および第２のレベルに沿って垂直方向に延びるように形成され、電荷捕獲材料によって第２のレベルから離間される。チャネル材料は、電荷トンネル材料に沿って垂直方向に延びるように形成される。第２のレベルのシリコンが除去されて、空隙を残す。金属含有導電性レベルが空隙内に形成される。金属含有導電性レベルは、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有する。
法に従って、本明細書で開示された主題が、構造的および方法的な特徴に関して多かれ少なかれ具体的な言葉で説明されてきた。しかし、特許請求の範囲は、本明細書で開示された手段が例示的な実施形態を含むので、図示および説明された具体的な特徴に限定されないことを理解されたい。特許請求の範囲は、したがって、文字で表現されたすべての範囲を与えられるべきであり、均等物の原理に従って適切に解釈されるべきである。

Claims (8)

  1. 交互の絶縁性レベルおよびワード線レベルの垂直積層であって、前記ワード線レベルが制御ゲート領域に対応する終端部を有し、前記ワード線レベルが、第１の領域を有し、かつ前記第１の領域に横方向に隣接する第２の領域を有し、前記第２の領域が、前記第１の領域よりも前記終端部に近く、前記第１の領域が、前記第２の領域よりも垂直方向に厚く、前記第２の領域が、前記終端部を含む、垂直積層と、
    前記ワード線レベルの前記制御ゲート領域に沿い、前記絶縁性レベルには沿わない、電荷捕獲材料であって、電荷遮断材料によって前記制御ゲート領域から離間された、電荷捕獲材料であって、前記電荷遮断材料が高ｋ誘電材料を含み、前記高ｋ誘電材料が、前記ワード線レベルの前記第２の領域の頂部表面および底部表面に沿い、かつ前記終端部に沿っており、前記高ｋ誘電材料が、前記ワード線レベルの前記第１の領域には沿っておらず、前記ワード線レベルの前記第１の領域が、前記ワード線レベルの前記第２の領域よりも前記高ｋ誘電材料の厚さの約２倍だけ厚い、電荷捕獲材料と、
    前記積層に沿って垂直方向に延び、誘電材料によって前記電荷捕獲材料から横方向に離間された、チャネル材料と
    を含む、メモリ・アレイ。
  2. 交互の絶縁性レベルおよびワード線レベルの垂直積層であって、前記ワード線レベルが、制御ゲート領域に対応する終端部を有し、並びに第１の領域と、前記第１の領域に横方向に隣接する第２の領域とを有し、前記第２の領域が、前記第１の領域よりも前記終端部に近く、前記第１の領域が、前記第２の領域よりも垂直方向に厚く、前記第２の領域が、前記終端部を含む、垂直積層と、
    前記ワード線レベルの前記制御ゲート領域に沿い、電荷遮断材料によって前記制御ゲート領域から離間された、電荷捕獲材料であって、前記電荷遮断材料が高ｋ誘電材料を含み、前記高ｋ誘電材料が、前記ワード線レベルの前記第２の領域の頂部表面および底部表面に沿い、かつ前記終端部に沿っており、前記高ｋ誘電材料が、前記ワード線レベルの前記第１の領域には沿っておらず、前記ワード線レベルの前記第１の領域が、前記ワード線レベルの前記第２の領域よりも前記高ｋ誘電材料の厚さの約２倍だけ厚く、前記電荷捕獲材料が、複数のセグメントとして構成され、前記ワード線レベルの各々が、前記電荷捕獲材料の前記セグメントの１つに隣接し、前記電荷捕獲材料の前記セグメントが、互いに上に配置され、介在ギャップによって互いに垂直方向に離間される、電荷捕獲材料と、
    前記積層に沿って垂直方向に延び、電荷トンネル材料によって前記電荷捕獲材料から横方向に離間された、チャネル材料と
    を含む、ＮＡＮＤメモリ・アレイ。
  3. 前記電荷トンネル材料の領域が、前記電荷捕獲材料の前記垂直方向に離間されたセグメント間の前記ギャップ内に延びる、請求項２に記載のＮＡＮＤメモリ・アレイ。
  4. 交互の第１および第２のレベルの垂直積層を形成することであって、前記第１のレベルが第１の材料を含み、前記第２のレベルが第２の材料を含み、前記第１および第２のレベルが、前記第１および第２のレベルを通って延びる開口部に沿って露出された表面を有する、垂直積層を形成することと、
    前記第１のレベルの前記露出された表面よりも前記第２のレベルの前記露出された表面に沿って電荷捕獲材料を選択的に形成することと、
    前記第１および第２のレベルに沿って垂直方向に延び、前記電荷捕獲材料によって前記第２のレベルから離間された、電荷トンネル材料を形成することと、
    前記電荷トンネル材料に沿って垂直方向に延びるチャネル材料を形成することと、
    空隙を残すように前記第２の材料を除去することと、
    前記空隙をライニングするために前記空隙内に高ｋ誘電材料を形成することと、
    前記空隙の第２のセグメントが前記高ｋ誘電材料でライニングされたままで、前記空隙の第１のセグメントが前記高ｋ誘電材料でライニングされないように、前記空隙内の前記高ｋ誘電材料を引っ込めることと、
    前記空隙内に導電性レベルを形成することであって、前記導電性レベルが、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有し、前記空隙内に形成された前記導電性レベルが、前記第１のセグメント内の第１の領域と前記第２のセグメント内の第２の領域とを有し、前記第１の領域が、前記第２の領域よりも垂直方向に厚い、導電性レベルを形成することと
    を含む、ＮＡＮＤメモリ・アレイを形成する方法。
  5. 交互の第１および第２のレベルの垂直積層を形成することであって、前記第１のレベルが二酸化ケイ素を含み、前記第２のレベルがシリコンを含み、前記第１および第２のレベルが、前記第１および第２のレベルを通って延びる開口部に沿って露出された表面を有する、垂直積層を形成することと、
    水素、アンモニア、およびフッ素の１つまたは複数で前記第２のレベルの前記露出された表面を処理することと、
    前記第１のレベルの前記露出された表面よりも前記第２のレベルの前記処理された表面に沿って電荷捕獲材料を選択的に形成することと、
    前記第１および第２のレベルに沿って垂直方向に延び、前記電荷捕獲材料によって前記第２のレベルから離間された、電荷トンネル材料を形成することと、
    前記電荷トンネル材料に沿って垂直方向に延びるチャネル材料を形成することと、
    空隙を残すように前記第２のレベルの前記シリコンを除去することと、
    前記空隙内に金属含有導電性レベルを形成することであって、前記金属含有導電性レベルが、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有し、前記金属含有導電性レベルが、第１の領域および第２の領域を有し、前記第２の領域が、前記第１の領域よりも前記終端部により近接し、前記第１の領域が、前記第２の領域よりも垂直方向に厚い、金属含有導電性レベルを形成することと
    を含む、ＮＡＮＤメモリ・アレイを形成する方法。
  6. 前記電荷捕獲材料が、窒化ケイ素、酸窒化ケイ素、および酸化ルテニウムの１つまたは複数を含む、請求項５に記載の方法。
  7. 前記空隙内に前記金属含有導電性レベルを形成する前に、前記空隙をライニングするために前記空隙内に高ｋ誘電材料を形成することを含む、請求項５に記載の方法。
  8. 前記空隙の第２のセグメントが前記高ｋ誘電材料でライニングされたままで、前記空隙の第１のセグメントが前記高ｋ誘電材料でライニングされないように、前記空隙内の前記高ｋ誘電材料を引っ込めることを含み、金属含有導電性レベルの前記第１の領域が、前記第１のセグメント内に形成され、金属含有導電性レベルの前記第２の領域が、前記第２のセグメント内に形成される、請求項７に記載の方法。
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