JP2015177129A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】動作が安定な半導体記憶装置及びその製造方法を提供する。
【解決手段】基板と、基板上において、複数枚の制御ゲート電極膜ＷＬが上下方向に沿って相互に離隔して配列された積層体と、上下方向に延び、積層体を貫通する半導体ピラーＳＰと、半導体ピラーの側面上に設けられたトンネル絶縁膜２１と、トンネル絶縁膜の側面上に設けられた電荷蓄積膜２２と、電荷蓄積膜の側面上に設けられたブロック絶縁膜２３と、を備える。ブロック絶縁膜は、シリコン酸化層３４と、誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料からなる高誘電率層３５と、を有する。高誘電率層における電極膜間のスペース１８と半導体ピラーとの間に配置された第１部分３５ａの上下方向に対して垂直な方向の厚さは、高誘電率層における制御ゲート電極膜と半導体ピラーとの間に配置された第２部分３５ｂの垂直な方向の厚さよりも薄い。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
従来より、シリコン基板に複数本のアクティブエリアを形成し、このアクティブエリアに直交する方向に延びるゲート電極を設け、アクティブエリアとゲート電極の交差点毎にメモリセルを形成した平面型のＮＡＮＤフラッシュメモリが開発されている。しかしながら、このような平面型の記憶装置においては、微細加工技術の制約により、高集積化が限界に近づきつつある。
そこで、近年、メモリセルを三次元的に集積した積層型のＮＡＮＤフラッシュメモリが提案されている。このような記憶装置は、絶縁膜と電極膜を交互に積層させて積層体を形成し、この積層体に貫通孔を形成し、貫通孔の内面上に電荷を蓄積可能なメモリ膜を形成し、貫通孔の内部にシリコンピラーを形成することにより、シリコンピラーと電極膜との間にメモリセルを形成して構成することができる。
特開２０１０−４５３１４号公報
本発明の目的は、動作が安定な半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、基板と、前記基板上において、複数枚の電極膜が上下方向に沿って相互に離隔して配列された積層体と、上下方向に延び、前記積層体を貫通する半導体ピラーと、前記半導体ピラーの側面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の側面上に設けられた電荷蓄積膜と、前記電荷蓄積膜の側面上に設けられたブロック絶縁膜と、を備える。前記ブロック絶縁膜は、シリコン酸化層と、誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料からなる高誘電率層と、を有する。前記高誘電率層における前記電極膜間のスペースと前記半導体ピラーとの間に配置された第１部分の前記上下方向に対して垂直な方向の厚さは、前記高誘電率層における前記電極膜と前記半導体ピラーとの間に配置された第２部分の前記垂直な方向の厚さよりも薄い。
実施形態に係る半導体記憶装置の製造方法は、基板上に導電膜及び第１膜を交互に積層させて積層体を形成する工程と、前記積層体に上下方向に延びるホールを形成する工程と、前記ホールの側面上に、シリコン酸化層及び誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料からなる高誘電率層を含むブロック絶縁膜を形成する工程と、前記ブロック絶縁膜の側面上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜の側面上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の側面上に半導体ピラーを形成する工程と、前記積層体にスリットを形成する工程と、前記スリットを介して前記第１膜を除去する工程と、前記スリットを介して、前記高誘電率層における前記導電膜間のスペースと前記半導体ピラーとの間に配置された部分の少なくとも一部を除去する工程と、を備える。
第１の実施形態に係る半導体記憶装置を例示する斜視図である。 （ａ）は第１の実施形態に係る半導体記憶装置を例示する断面図であり、（ｂ）は（ａ）に示す領域Ａを示す一部拡大断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。 （ａ）は図５（ａ）に示す領域Ａを示す一部拡大断面図であり、（ｂ）は図５（ｂ）に示す領域Ａを示す一部拡大断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。 第１の実施形態の効果を例示する断面図である。 第２の実施形態に係る半導体記憶装置を例示する断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。 （ａ）は第５の実施形態に係る半導体記憶装置を例示する断面図であり、（ｂ）は第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図である。
図２（ａ）は本実施形態に係る半導体記憶装置を例示する断面図であり、（ｂ）は（ａ）に示す領域Ａを示す一部拡大断面図である。
図１に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向、すなわち上下方向を「Ｚ方向」とする。
シリコン基板１０上には、絶縁膜１１及びバックゲート電極ＢＧが設けられている。バックゲート電極ＢＧ内には、Ｘ方向を長手方向とする略直方体のパイプコネクタＰＣが設けられている。バックゲート電極ＢＧ上には、複数枚の制御ゲート電極膜ＷＬが層間絶縁膜１２を介して積層されており、積層体１３を構成している。すなわち、積層体１３において、複数枚の制御ゲート電極膜ＷＬはＹ方向に延び、Ｚ方向に沿って相互に離隔して配列されている。
積層体１３上には、Ｙ方向に延びる選択ゲート電極ＳＧが設けられている。バックゲート電極ＢＧ、パイプコネクタＰＣ、制御ゲート電極膜ＷＬ及び選択ゲート電極ＳＧは、いずれも不純物、例えばボロン（Ｂ）を含むシリコン（Ｓｉ）によって形成された導電膜である。バックゲート電極ＢＧの形状は平板状であり、制御ゲート電極膜ＷＬ及び選択ゲート電極ＳＧの形状は帯状である。選択ゲート電極ＳＧ上には、例えば金属からなり、Ｙ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬ上には、例えば金属からなり、Ｘ方向に延びるビット線ＢＬが設けられている。
また、バックゲート電極ＢＧとソース線ＳＬとの間、及び、バックゲート電極ＢＧとビット線ＢＬとの間には、積層体１３及び選択ゲート電極ＳＧを貫くように、Ｚ方向に延びるシリコンピラーＳＰが設けられている。ソース線ＳＬに接続されたシリコンピラーＳＰと、ビット線ＢＬに接続されたシリコンピラーＳＰとは、パイプコネクタＰＣを介して相互に接続されている。シリコンピラーＳＰ及びパイプコネクタＰＣからなる構造体の外面上には、メモリ膜１５が設けられている。これにより、シリコンピラーＳＰと制御ゲート電極膜ＷＬとの交差部分毎に、メモリセルが形成されている。
図２（ａ）及び（ｂ）に示すように、シリコンピラーＳＰ及びパイプコネクタＰＣはパイプ状に形成されており、内部に例えばシリコン酸化物からなる絶縁部材１７が設けられている。また、メモリ膜１５においては、シリコンピラーＳＰ側から順に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３が積層されている。トンネル絶縁膜２１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとＦＮトンネル電流を流す膜である。電荷蓄積膜２２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを持つ材料によって形成されている。ブロック絶縁膜２３は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
更に、制御ゲート電極膜ＷＬにおいては、シリコンピラーＳＰ側に配置されたポリシリコン部分２５、及び、シリコンピラーＳＰから遠い側に配置されたシリサイド部分２６が設けられている。なお、「ポリシリコン部分」とは、ポリシリコンを主成分とした部分を表す名称である。他の部分、層、膜等の表記も同様である。
トンネル絶縁膜２１においては、シリコンピラーＳＰ側から順に、シリコン酸化層３１、シリコン窒化層３２及びシリコン酸化層３３が積層されている。電荷蓄積膜２２は、シリコン窒化物によって形成された単層膜である。ブロック絶縁膜２３においては、シリコンピラーＳＰ側から順に、シリコン酸化層３４、高誘電率層３５及びシリコン酸化層３６が積層されている。高誘電率層３５は、誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料からなる層である。本実施形態においては、高誘電率材料はシリコン窒化物である。なお、シリコン酸化物（ＳｉＯ２）の比誘電率は３．９程度であり、シリコン窒化物（Ｓｉ３Ｎ４）の比誘電率は７．４程度である。
そして、高誘電率層３５は、制御ゲート電極膜ＷＬとシリコンピラーＳＰとの間では、Ｚ方向に沿って連続的に設けられているが、制御ゲート電極膜ＷＬ間のスペース１８とシリコンピラーＳＰとの間では、Ｚ方向に沿って断続的に設けられている。このため、高誘電率層３５は、Ｚ方向において制御ゲート電極膜ＷＬ毎に分断されている。そして、Ｚ方向における高誘電率層３５間の部分及び制御ゲート電極膜ＷＬ間のスペース１８には、シリコン酸化膜３７が設けられている。Ｘ方向において隣り合う制御ゲート電極膜ＷＬ間及びシリコン酸化膜３７間のスペースは、ＸＺ平面に拡がるスリット１９となっている。
より一般的には、Ｚ方向に対して垂直なシリコンピラーＳＰの半径方向において、高誘電率層３５におけるスペース１８とシリコンピラーＳＰとの間に配置された部分３５ａの平均厚さは、高誘電率層３５における制御ゲート電極膜ＷＬとシリコンピラーＳＰとの間に配置された部分３５ｂの平均厚さよりも薄い。その特殊な例として、本実施形態においては、部分３５ａにおいて厚さがゼロとなる部分があり、部分３５ｂ同士が離隔している場合を示す。この場合、Ｚ方向に沿って、高誘電率層３５は部分３５ａにおいて分断されている。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
なお、図６（ａ）は図５（ａ）に示す領域Ａを示す一部拡大断面図であり、図６（ｂ）は図５（ｂ）に示す領域Ａを示す一部拡大断面図である。
先ず、図１に示すように、シリコン基板１０上に絶縁膜１１を形成し、バックゲート電極ＢＧを形成する。
次に、図３（ａ）に示すように、バックゲート電極ＢＧの上面に、Ｘ方向を長手方向とする略直方体状の凹部４１をマトリクス状に形成する。次に、凹部４１内に、例えばシリコン窒化物からなる犠牲材料４２を埋め込む。次に、バックゲート電極ＢＧ及び犠牲材料４２上に層間絶縁膜１２を形成する。
次に、ボロンドープポリシリコン膜４４及びノンドープポリシリコン膜４５を交互に成膜して、積層体１３を形成する。ボロンドープポリシリコン膜４４は、後の工程で制御ゲート電極膜ＷＬとなる膜であり、必ずしもボロンをドープしたポリシリコンにより形成する必要はなく、加工が可能な導電膜であればよい。ノンドープポリシリコン膜４５は、後の工程で除去される犠牲膜であり、必ずしもノンドープのシリコンにより形成する必要はなく、ボロンドープポリシリコン膜４４及び層間絶縁膜１２に対してエッチング選択比が取れる膜であればよい。
次に、図３（ｂ）に示すように、積層体１３にＺ方向に延びるホール４７を形成する。ホール４７は、凹部４１のＸ方向両端部に到達するような位置にマトリクス状に形成する。次に、ホール４７を介してウェットエッチングを施すことにより、凹部４１内から犠牲材料４２を除去する。これにより、ホール４７が凹部４１と連通される。
次に、図４（ａ）及び図２（ａ）に示すように、ホール４７の側面上及び凹部４１の内面上に、高誘電率材料、例えば、シリコン窒化物からなる高誘電率層３５を形成する。この段階では、高誘電率層３５はホール４７の側面に沿って連続的に形成される。このとき、シリコン酸化層３６が不可避的に形成される。次に、高誘電率層３５の側面上に、シリコン酸化層３４を形成する。シリコン酸化層３６、高誘電率層３５及びシリコン酸化層３４により、ブロック絶縁膜２３が形成される。次に、ブロック絶縁膜２３の側面上に、例えばシリコン窒化物を堆積させて、電荷蓄積膜２２を形成する。次に、電荷蓄積膜２２の側面上に、シリコン酸化層３３、シリコン窒化層３２及びシリコン酸化層３１をこの順に形成することにより、トンネル絶縁膜２１を形成する。これにより、ホール４７及び凹部４１の内面上に、メモリ膜１５が形成される。
次に、トンネル絶縁膜２１の側面上にアモルファスシリコンを堆積させて、ホール４７内にシリコンピラーＳＰを円筒状に形成すると共に、凹部４１内にパイプコネクタＰＣを角筒状に形成する。次に、シリコンピラーＳＰによって囲まれた空間内に、例えばシリコン酸化物を埋め込んで、絶縁部材１７を形成する。
次に、図４（ｂ）に示すように、例えば、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、積層体１３にＹ方向に延びるスリット１９を形成する。スリット１９は、Ｘ方向において隣り合うホール４７間を通過するように形成する。
次に、図５（ａ）及び図６（ａ）に示すように、スリット１９を介して、ＴＭＹ（コリン水溶液）を用いたウェットエッチングを施すことにより、ノンドープポリシリコン膜４５を除去する。これにより、Ｚ方向におけるボロンドープポリシリコン膜４４間にスペース１８が形成され、このスペース１８にブロック絶縁膜２３のシリコン酸化層３６が露出する。
次に、図５（ｂ）及び図６（ｂ）に示すように、ラジカル酸化処理を施す。具体的には、オゾン、酸素ガスと水素ガスの混合ガス、又は、酸素プラズマ等の酸素の活性種を用いた酸化処理を施す。これにより、酸素の活性種がスリット１９及びスペース１８を通過してシリコン酸化層３６に到達し、シリコン酸化層３６内を拡散して、シリコン窒化物からなる高誘電率層３５を酸化する。
この結果、高誘電率層３５におけるスペース１８とシリコンピラーＳＰとの間に配置された部分３５ａが酸化されて、シリコン酸化層３８に変化する。従って、高誘電率層としての部分３５ａは除去される。このとき、部分３５ａに含まれていた窒素は、ラジカル酸化処理の過程でスペース１８及びスリット１９を介して系外に排出されるものと推定される。この結果、高誘電率層３５は、ボロンドープポリシリコン膜４４とシリコンピラーＳＰとの間に配置された部分３５ｂが残留し、Ｚ方向に沿ってボロンドープポリシリコン膜４４毎に分断される。また、このとき、各ボロンドープポリシリコン膜４４の露出面も酸化されて、シリコン酸化層３８となる。従って、各ボロンドープポリシリコン膜４４の厚さ、すなわち、Ｚ方向の長さが目減りする。
次に、図７（ａ）に示すように、スペース１８内及びスリット１９内にシリコン酸化物を堆積させて、シリコン酸化膜３７を形成する。以後、シリコン酸化層３８はシリコン酸化膜３７の一部として説明する。なお、シリコン酸化膜３７の代わりに、低誘電率膜（Ｌｏｗ−ｋ膜）を形成してもよい。
次に、図７（ｂ）に示すように、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）を用いたウェットエッチングを施すことにより、シリコン酸化膜３７をエッチバックして、スペース１８内にのみ残留させる。これにより、ボロンドープポリシリコン膜４４が再びスリット１９の内面に露出する。
次に、図２（ａ）及び（ｂ）に示すように、スリット１９の内面上に金属を堆積させ、熱処理を施すことにより、ボロンドープポリシリコン膜４４と反応させ、その後、未反応の金属を除去することにより、ボロンドープポリシリコン膜４４に対してサリサイド処理を施す。これにより、ボロンドープポリシリコン膜４４の一部がシリサイド部分２６に変化する。このとき、未反応のボロンドープポリシリコン膜４４はポリシリコン部分２５となる。このようにして、制御ゲート電極膜ＷＬが形成される。
次に、図１に示すように、通常の方法により、選択ゲート電極膜ＳＧ、ソース線ＳＬ及びビット線ＢＬ等の上部構造を形成する。シリコン酸化膜３７は層間絶縁膜１２の一部を構成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
図８は、本実施形態の効果を例示する断面図である。
図８に示すように、本実施形態に係る半導体記憶装置１においては、シリコン酸化物よりも誘電率が高い高誘電率層３５を設けることにより、各メモリセル内において、制御ゲート電極膜ＷＬとシリコンピラーＳＰとの間の容量Ｃ１を高め、高いカップリング効率を実現することができる。また、制御ゲート電極膜ＷＬからシリコンピラーＳＰに向かうバックトンネル電流を抑制し、メモリセルの消去飽和を改善することができる。
一方、本実施形態においては、高誘電率層３５に対してラジカル酸化処理を施すことにより、部分３５ａをシリコン酸化膜３７に置換している。これにより、部分３５ａが存在していた部分の誘電率を低下させ、Ｚ方向において隣り合うメモリセル間の寄生容量Ｃ２を低減することができる。これにより、メモリセル間の寄生カップリングを減らし、メモリセル間の干渉を抑制して、誤動作を防止することができる。
また、高誘電率層３５の部分３５ａをシリコン酸化膜３７に置換することにより、制御ゲート電極膜ＷＬと、シリコンピラーＳＰにおけるメモリセル間に配置された部分との間の寄生容量Ｃ３を低減し、寄生カップリングを抑制することができる。これにより、電荷蓄積膜２２におけるメモリセル間に配置された部分に電荷が注入されることを防止し、動作の安定化を図ることができる。
更に、本実施形態においては、図４（ｂ）に示す工程において、積層体１３にスリット１９を形成し、図５（ａ）に示す工程において、スリット１９を介してエッチングすることにより、ノンドープポリシリコン膜４５を除去して、スペース１８にブロック絶縁膜２３を露出させた上で、図６（ｂ）に示す工程において、ラジカル酸化処理を施すことにより、高誘電率層３５の部分３５ａを酸化し、消失させている。これにより、Ｚ方向に延びる高誘電率層３５において、メモリセル間に配置された部分３５ａを除去し、メモリセル内に配置された部分３５ｂを残留させることができる。この結果、メモリセルを三次元的に集積させた半導体記憶装置１において、Ｚ方向に沿って配設された高誘電率層３５を、一括して自己整合的に加工することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体記憶装置２においては、高誘電率層３５の部分３５ａの酸化反応が厚さ方向に貫通しておらず、部分３５ａの厚さ方向の一部が未反応のまま残留している。このため、高誘電率層３５はＺ方向に沿って分断されておらず、連続的に存在している。但し、部分３５ａの一部は酸化されているため、部分３５ａの平均膜厚は、部分３５ｂの平均膜厚よりも薄い。このような装置２は、図６（ｂ）に示す工程において、部分３５ａが貫通する前にラジカル酸化処理を停止することにより、製造することができる。
本実施形態においても、部分３５ａを全く除去しない場合と比較すれば、図８に示す寄生容量Ｃ２及びＣ３が低減されるため、一定の効果を得ることができる。また、本実施形態においては、前述の第１の実施形態と比較して、ラジカル酸化処理の時間が短いため、生産性が高い。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
図１０に示すように、本実施形態においては、ラジカル酸化処理を行う工程において、ブロック絶縁膜２３の高誘電率層３５だけでなく、その奥に配置された電荷蓄積膜２２も酸化する。電荷蓄積膜２２の酸化は、スリット１９及びスペース１８を介してシリコン酸化層３８に到達した酸素の活性種が、高誘電率層３５が酸化されて形成されたシリコン酸化層３８及びシリコン酸化層３４内を拡散して電荷蓄積膜２２の部分２２ａに到達することにより、進行する。
これにより、ラジカル酸化工程において、電荷蓄積膜２２におけるスペース１８とシリコンピラーＳＰとの間に配置された部分２２ａを除去し、電荷蓄積膜２２におけるボロンドープポリシリコン膜４４とシリコンピラーＳＰとの間に配置された部分２２ｂを残留させる。これにより、Ｚ方向に沿って配列された部分２２ｂ同士が離隔する。
本実施形態によれば、電荷蓄積膜２２をメモリセル毎に分断することができるため、あるメモリセルにおいて電荷蓄積膜２２に蓄積された電荷が、電荷蓄積膜２２内を伝導して、他のメモリセルに移動することを防止できる。これにより、データの保持特性を向上させることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、電荷蓄積膜２２の部分２２ａを完全に除去せず、一部を残留させてもよい。この場合は、電荷蓄積膜２２におけるメモリセル間に位置する部分が、メモリセル内に位置する部分よりも薄くなるため、メモリセル内においては、電荷を保持する能力を十分に確保しつつ、メモリセル間においては、電荷の移動を抑制することができる。従って、この場合も、データの保持特性を向上させることができる。
また、本実施形態において、ラジカル酸化処理を施す工程と、ウェットエッチングによりシリコン酸化物を除去する工程とを、交互に実施してもよい。シリコン酸化物を除去するウェットエッチングとしては、例えば、エッチング液にＤＨＦを用いたエッチングがある。このようにすれば、ラジカル酸化処理によって生じたシリコン酸化物をウェットエッチングによって除去し、高誘電率層３５又は電荷蓄積膜２２を新たに露出させた後、再び、ラジカル酸化処理を施すことができ、高誘電率層３５又は電荷蓄積膜２２を効率的に酸化することができる。この結果、ラジカル酸化処理の酸化能力を過度に高くすることなく、奥まった位置にある電荷蓄積膜２２を確実に酸化することができる。
（第４の実施形態）
次に、第４の実施形態について説明する。
図１１は、本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
図１１に示すように、本実施形態に係る半導体記憶装置は、前述の第３の実施形態に係る半導体記憶装置（図１０参照）と比較して、シリコン窒化物からなる電荷蓄積膜２２（図１０参照）の代わりに、ポリシリコンからなる電荷蓄積膜５２が設けられている点が異なっている。電荷蓄積膜５２においては、Ｚ方向において隣り合う制御ゲート電極膜ＷＬ間のスペース１８とシリコンピラーＳＰとの間に配置された部分が除去されている。このため、電荷蓄積膜５２は、Ｚ方向において、制御ゲート電極膜ＷＬ毎に分断されている。
また、本実施形態に係る半導体記憶装置においては、ＯＮＯ（Oxide-Nitride-Oxide）構造のトンネル絶縁膜２１（図１０参照）の代わりに、単層のシリコン酸化膜からなるトンネル絶縁膜５１が設けられている。また、トンネル絶縁膜５１と電荷蓄積膜５２との間には、例えばシリコン窒化物からなるエッチングストッパ層５３が設けられている。
本実施形態においては、Ｚ方向において、電荷蓄積膜５２が制御ゲート電極膜ＷＬ毎に分断されているため、電荷蓄積膜５２を導電材料によって形成することができる。すなわち、電荷蓄積膜５２によって浮遊ゲートを構成することができる。これにより、各メモリセルの電荷蓄積能力を向上させ、動作のマージンを広くすることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第３の実施形態と同様である。なお、本実施形態においては、電荷蓄積膜５２をポリシリコン以外の導電材料によって形成してもよく、例えば、金属によって形成してもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。
図１２（ａ）は本実施形態に係る半導体記憶装置を例示する断面図であり、（ｂ）は本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
図１２（ａ）に示すように、本実施形態に係る半導体記憶装置５は、前述の第１の実施形態に係る半導体記憶装置１（図２（ｂ）参照）と比較して、シリコン窒化物からなる高誘電率層３５の代わりに、金属酸化物、例えば、アルミニウム酸化物（Ａｌ２Ｏ３）又はハフニウム酸化物（ＨｆＯ２）からなる高誘電率層５５が設けられている点が異なっている。
上述の如く、本実施形態においては、高誘電率層５５が金属酸化物により形成されている。金属酸化物はラジカル酸化処理によっては消失させることができないため、本実施形態においては、ラジカル酸化処理に代えて、例えばウェットエッチングにより、高誘電率層５５を選択的に除去する。
すなわち、図１２（ｂ）に示すように、ノンドープポリシリコン膜４５（図４（ｂ）参照）を除去してスペース１８を形成した後、スリット１９及びスペース１８を介して、ボロンドープポリシリコン膜４４をマスクとしたウェットエッチングを施すことにより、シリコン酸化層３６及び高誘電率層５５におけるスペース１８とシリコンピラーＳＰとの間に配置された部分を除去する。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
なお、本実施形態においても、前述の第３の実施形態と同様に、高誘電率層５５に加えて電荷蓄積膜２２を選択的に除去してもよい。例えば、電荷蓄積膜２２がシリコン窒化物又はポリシリコンにより形成されている場合は、高誘電率層５５を除去した後、ラジカル酸化処理を施すことにより、電荷蓄積膜２２を除去することができる。また、電荷蓄積膜２２が金属又は金属酸化物によって形成されている場合は、高誘電率層５５を除去した後、ウェットエッチングを施すことにより、電荷蓄積膜２２を除去することができる。
なお、前述の各実施形態においては、半導体記憶装置として、２本のシリコンピラーＳＰの下端同士がパイプコネクタＰＣによって接続されたＵ字形装置の例を示したが、これには限定されず、例えば、ソース線がシリコンピラーＳＰの下方に板状に設けられており、各シリコンピラーの下端がソース線に共通接続され、各シリコンピラーの上端がビット線に接続されたＩ字形装置であってもよい。
また、前述の各実施形態においては、高誘電率層の酸化処理をラジカル酸化によって行う例を示したが、酸化処理はラジカル酸化には限定されず、高誘電率層を必要な程度まで酸化できるような処理であればよい。ラジカル酸化に代えて、例えばウェット酸化等の酸化力が強い酸化処理を行ってもよい。
以上説明した実施形態によれば、動作が安定な半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、５：半導体記憶装置、１０：シリコン基板、１１：絶縁膜、１２：層間絶縁膜、１３：積層体、１５：メモリ膜、１７：絶縁部材、１８：スペース、１９：スリット
２１：トンネル絶縁膜、２２：電荷蓄積膜、２２ａ、２２ｂ：部分、２３：ブロック絶縁膜、２５：ポリシリコン部分、２６：シリサイド部分、３１：シリコン酸化層、３２：シリコン窒化層、３３：シリコン酸化層、３４：シリコン酸化層、３５：高誘電率層、３５ａ、３５ｂ：部分、３６：シリコン酸化層、３７：シリコン酸化膜、３８：シリコン酸化層、４１：凹部、４２：犠牲材料、４４：ボロンドープポリシリコン膜、４５：ノンドープポリシリコン膜、４７：ホール、５１：トンネル絶縁膜、５２：電荷蓄積膜、５３：エッチングストッパ層、５５：高誘電率層、ＢＧ：バックゲート電極、ＢＬ：ビット線、Ｃ１：容量、Ｃ２、Ｃ３：寄生容量、ＰＣ：パイプコネクタ、ＳＧ：選択ゲート電極、ＳＬ：ソース線、ＳＰ：シリコンピラー、ＷＬ：制御ゲート電極膜

Claims (7)

  1. 基板と、
    前記基板上において、複数枚の電極膜が上下方向に沿って相互に離隔して配列された積層体と、
    上下方向に延び、前記積層体を貫通する半導体ピラーと、
    前記半導体ピラーの側面上に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜の側面上に設けられた電荷蓄積膜と、
    前記電荷蓄積膜の側面上に設けられたブロック絶縁膜と、
    を備え、
    前記ブロック絶縁膜は、
    シリコン酸化層と、
    誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料からなる高誘電率層と、
    を有し、
    前記高誘電率層における前記電極膜間のスペースと前記半導体ピラーとの間に配置された第１部分の前記上下方向に対して垂直な方向の厚さは、前記高誘電率層における前記電極膜と前記半導体ピラーとの間に配置された第２部分の前記垂直な方向の厚さよりも薄い半導体記憶装置。
  2. 前記上下方向に沿って、前記高誘電率層は前記第１部分において分断されている請求項１記載の半導体記憶装置。
  3. 前記電荷蓄積膜における前記電極膜間のスペースと前記半導体ピラーとの間に配置された第３部分の前記上下方向に対して垂直な方向の厚さは、前記電荷蓄積膜における前記電極膜と前記半導体ピラーとの間に配置された第４部分の前記垂直な方向の厚さよりも薄い請求項２記載の半導体記憶装置。
  4. 前記上下方向に沿って、前記電荷蓄積膜は、前記第３部分において分断されている請求項３記載の半導体記憶装置。
  5. 前記電荷蓄積膜は導電性材料からなる請求項４記載の半導体記憶装置。
  6. 基板上に導電膜及び第１膜を交互に積層させて積層体を形成する工程と、
    前記積層体に上下方向に延びるホールを形成する工程と、
    前記ホールの側面上に、シリコン酸化層及び誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料からなる高誘電率層を含むブロック絶縁膜を形成する工程と、
    前記ブロック絶縁膜の側面上に電荷蓄積膜を形成する工程と、
    前記電荷蓄積膜の側面上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜の側面上に半導体ピラーを形成する工程と、
    前記積層体にスリットを形成する工程と、
    前記スリットを介して前記第１膜を除去する工程と、
    前記スリットを介して、前記高誘電率層における前記導電膜間のスペースと前記半導体ピラーとの間に配置された部分の少なくとも一部を除去する工程と、
    を備えた半導体記憶装置の製造方法。
  7. 前記高誘電率材料はシリコン窒化物であり、
    前記少なくとも一部を除去する工程は、酸化処理を施す工程を有する請求項６記載の半導体記憶装置の製造方法。
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