JP2012178388A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。
【選択図】図１
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。
【選択図】図１
Description
後述する実施形態は、概ね、不揮発性半導体記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に設けられているメモリセルは、浮遊ゲートと制御ゲートとがゲート間絶縁膜を介して積層されたスタックゲート構造を有している。
ここで、微細化が進むにつれて浮遊ゲートの幅が狭くなったり、浮遊ゲートの上部が尖ったりするようになってきている。
浮遊ゲートの形態がこの様になると、浮遊ゲートの上部において電界集中が大きくなり、浮遊ゲートと制御ゲートとの間におけるリーク（ＩＰＤ(Inter-polysilicon dielectric)リーク）が発生しやすくなる。
そのため、例えば、書き込み時において浮遊ゲートに電子を注入しても、浮遊ゲートから制御ゲートへ電子が放出されてしまうため書き込み不良などが生じるおそれがある。
ここで、微細化が進むにつれて浮遊ゲートの幅が狭くなったり、浮遊ゲートの上部が尖ったりするようになってきている。
浮遊ゲートの形態がこの様になると、浮遊ゲートの上部において電界集中が大きくなり、浮遊ゲートと制御ゲートとの間におけるリーク（ＩＰＤ(Inter-polysilicon dielectric)リーク）が発生しやすくなる。
そのため、例えば、書き込み時において浮遊ゲートに電子を注入しても、浮遊ゲートから制御ゲートへ電子が放出されてしまうため書き込み不良などが生じるおそれがある。
本発明の実施形態は、浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
なお、図１においては、主にメモリセルの部分を表すものとし、不揮発性半導体記憶装置１に設けられる既知のワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部などは省略している。
また、図１は、ワード線方向（チャネル幅方向）の断面を表す図であるため、既知のソース・ドレイン領域、チャネル領域なども省略している。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
なお、図１においては、主にメモリセルの部分を表すものとし、不揮発性半導体記憶装置１に設けられる既知のワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部などは省略している。
また、図１は、ワード線方向（チャネル幅方向）の断面を表す図であるため、既知のソース・ドレイン領域、チャネル領域なども省略している。
図１に示すように、不揮発性半導体記憶装置１におけるメモリセルの部分には、トンネル絶縁膜２、浮遊ゲート３、リーク抑制部６、ゲート間絶縁膜４、制御ゲート５がこの順で積層されている。
また、このメモリセルは、シリコンを含む基板７の上層部に形成され、周囲が素子分離絶縁膜８で囲まれたアクティブエリア（素子形成領域；活性領域）１ａ上に設けられている。
素子分離絶縁膜８は、基板７に形成された溝８ａに酸化シリコンなどの絶縁物を埋め込むことで形成されている。
また、溝８ａと素子分離絶縁膜８との間には、保護膜１８を設けるようにすることができる。保護膜１８は、素子分離絶縁膜８に含まれる不純物が基板７などに影響を及ぼさないようにするために設けられる。そのため、保護膜１８は、素子分離絶縁膜８よりも純度の高い絶縁物（例えば、酸化シリコンなど）を用いたものとすることができる。
ただし、保護膜１８は、必ずしも必要ではなく、必要に応じて設けるようにすればよい。
また、このメモリセルは、シリコンを含む基板７の上層部に形成され、周囲が素子分離絶縁膜８で囲まれたアクティブエリア（素子形成領域；活性領域）１ａ上に設けられている。
素子分離絶縁膜８は、基板７に形成された溝８ａに酸化シリコンなどの絶縁物を埋め込むことで形成されている。
また、溝８ａと素子分離絶縁膜８との間には、保護膜１８を設けるようにすることができる。保護膜１８は、素子分離絶縁膜８に含まれる不純物が基板７などに影響を及ぼさないようにするために設けられる。そのため、保護膜１８は、素子分離絶縁膜８よりも純度の高い絶縁物（例えば、酸化シリコンなど）を用いたものとすることができる。
ただし、保護膜１８は、必ずしも必要ではなく、必要に応じて設けるようにすればよい。
トンネル絶縁膜２は、基板７上に設けられている。この場合、トンネル絶縁膜２は、アクティブエリア１ａ上に設けられている。トンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などを用いたものとすることができる。
浮遊ゲート３は、トンネル絶縁膜２上に設けられている。浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
浮遊ゲート３は、トンネル絶縁膜２上に設けられている。浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
ゲート間絶縁膜４は、後述するリーク抑制部６上に設けられている。すなわち、ゲート間絶縁膜４は、浮遊ゲート３の上方において、後述するリーク抑制部６を介して浮遊ゲート３と制御ゲート５との間に設けられている。また、ゲート間絶縁膜４は、浮遊ゲート３の側方において、浮遊ゲート３と制御ゲート５との間に設けられている。ゲート間絶縁膜４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度の絶縁膜を用いたものとすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン酸窒化膜などを用いたものとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層膜を用いたものとすることもできる。
制御ゲート５は、ゲート間絶縁膜４上に設けられている。制御ゲート５は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
あるいは、形成されたポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
あるいは、形成されたポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
ここで、メモリセルは、ＰＥＰ（Photo Engraving Process）およびＲＩＥ（Reactive Ion Etching）法を用いて形成される。
例えば、メモリセルを構成する各要素となる膜を積層し、積層された膜の上にマスクを形成して、ＲＩＥ法を用いて所望の形状を有するメモリセルを形成するようにすることができる。
例えば、メモリセルを構成する各要素となる膜を積層し、積層された膜の上にマスクを形成して、ＲＩＥ法を用いて所望の形状を有するメモリセルを形成するようにすることができる。
この場合、メモリセルの微細化が進むにつれて浮遊ゲート３の幅が狭くなり、また、図１に示すように浮遊ゲート３の上部が細く尖ったようになる。
例えば、素子分離絶縁膜８を埋め込むための溝８ａを形成する際に、浮遊ゲート３の表面もエッチングされるので浮遊ゲート３の上部が細く尖ったようになりやすくなる。
例えば、素子分離絶縁膜８を埋め込むための溝８ａを形成する際に、浮遊ゲート３の表面もエッチングされるので浮遊ゲート３の上部が細く尖ったようになりやすくなる。
浮遊ゲート３の形態がこの様になると、書込み動作時に浮遊ゲート３の上部において電界集中が大きくなり、浮遊ゲート３と制御ゲート５との間におけるリーク（ＩＰＤリーク）が発生しやすくなる。
そのため、不揮発性半導体記憶装置１においては、浮遊ゲート３とゲート間絶縁膜４との間にリーク抑制部６を設けることでリークの発生を抑制するようにしている。
そのため、不揮発性半導体記憶装置１においては、浮遊ゲート３とゲート間絶縁膜４との間にリーク抑制部６を設けることでリークの発生を抑制するようにしている。
リーク抑制部６は、浮遊ゲート３上に設けられている。この場合、リーク抑制部６は、浮遊ゲート３の上面を覆うように設けられるようにすることができる。
そして、リーク抑制部６の誘電率は、ゲート間絶縁膜４の誘電率よりも高くなっている。
例えば、ゲート間絶縁膜４がシリコン酸化膜やＯＮＯ膜を用いたものである場合には、リーク抑制部６はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部６は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。
ここで、浮遊ゲート３の上部にシリコン酸化膜等の比較的誘電率の低い膜を単に設けるようにすると、浮遊ゲート３の上部では、ゲート絶縁膜４に誘電率の低いリーク抑制部６の膜厚が加わり、トータルの絶縁膜厚が増加して、制御ゲート５と浮遊ゲート３との間の容量カップリングを低下させてしまう。
そこで、リーク抑制部６を高誘電膜とすることとで、ゲート間絶縁膜４に足されるリーク抑制部６の膜厚を実効的に薄くし、容量カップリングの低下を抑制するようにしている。
そして、リーク抑制部６の誘電率は、ゲート間絶縁膜４の誘電率よりも高くなっている。
例えば、ゲート間絶縁膜４がシリコン酸化膜やＯＮＯ膜を用いたものである場合には、リーク抑制部６はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部６は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。
ここで、浮遊ゲート３の上部にシリコン酸化膜等の比較的誘電率の低い膜を単に設けるようにすると、浮遊ゲート３の上部では、ゲート絶縁膜４に誘電率の低いリーク抑制部６の膜厚が加わり、トータルの絶縁膜厚が増加して、制御ゲート５と浮遊ゲート３との間の容量カップリングを低下させてしまう。
そこで、リーク抑制部６を高誘電膜とすることとで、ゲート間絶縁膜４に足されるリーク抑制部６の膜厚を実効的に薄くし、容量カップリングの低下を抑制するようにしている。
この様に、ゲート間絶縁膜４よりも高い誘電率を有するリーク抑制部６を設けるものとすれば、浮遊ゲート３と制御ゲート５とを容量的にカップリングさせる際に有利となる。
また、一般的に、高い誘電率を有する材料を用いた膜はエッチングされにくいので、浮遊ゲート３の上部に高い誘電率を有するリーク抑制部６を設けるものとすれば、浮遊ゲート３の上部が尖ることを抑制することができる。
また、浮遊ゲート３の側から高い誘電率を有するリーク抑制部６、リーク抑制部６よりも低い誘電率を有するゲート間絶縁膜４を積層するようにすれば、高い誘電率を有するリーク抑制部６の側の電界強度を弱くすることができる。
すなわち、高い誘電率を有する膜と、低い誘電率を有する膜とが積層されている場合には、高い誘電率を有する膜の電界強度が弱くなる。そのため、電界強度が弱くなる高い誘電率を有する膜（リーク抑制部６）を浮遊ゲート３側に設けることで、浮遊ゲート３の上部における電界強度を弱くすることができる。
すなわち、高い誘電率を有する膜と、低い誘電率を有する膜とが積層されている場合には、高い誘電率を有する膜の電界強度が弱くなる。そのため、電界強度が弱くなる高い誘電率を有する膜（リーク抑制部６）を浮遊ゲート３側に設けることで、浮遊ゲート３の上部における電界強度を弱くすることができる。
以上のように、ゲート間絶縁膜４よりも高い誘電率を有するリーク抑制部６を設けるものとすれば、リークの発生を抑制することができるようになる。
[第２の実施形態]
図２は、第２の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
図２に示すように、不揮発性半導体記憶装置１１におけるメモリセルの部分には、トンネル絶縁膜２、浮遊ゲート３、リーク抑制部１６、ゲート間絶縁膜４、制御ゲート５がこの順で積層されている。
図２は、第２の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
図２に示すように、不揮発性半導体記憶装置１１におけるメモリセルの部分には、トンネル絶縁膜２、浮遊ゲート３、リーク抑制部１６、ゲート間絶縁膜４、制御ゲート５がこの順で積層されている。
リーク抑制部１６は、ゲート間絶縁膜４よりも高い誘電率を有するものとすることができる。
例えば、ゲート間絶縁膜４がシリコン酸化膜やＯＮＯ膜を用いたものである場合には、リーク抑制部１６はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部１６は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。
例えば、ゲート間絶縁膜４がシリコン酸化膜やＯＮＯ膜を用いたものである場合には、リーク抑制部１６はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部１６は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。
ここで、リーク抑制部１６は、浮遊ゲート３の上面と、浮遊ゲート３の側壁とが交わる部分を超えて側壁の上端近傍をも覆うように設けられている。
すなわち、リーク抑制部１６は、本体部１６ａ（前述したリーク抑制部６に相当する部分）と、浮遊ゲート３の上面と側壁とが交わる部分を超えて側壁の上端近傍を覆う側部１６ｂとを有している。
すなわち、リーク抑制部１６は、本体部１６ａ（前述したリーク抑制部６に相当する部分）と、浮遊ゲート３の上面と側壁とが交わる部分を超えて側壁の上端近傍を覆う側部１６ｂとを有している。
なお、本体部１６ａの材質と側部１６ｂの材質とが同じものであってもよいし、相互に異なるものであってもよい。
この場合、図２に示すように、浮遊ゲート３の上面の周縁に角部が形成されている場合には、リーク抑制部１６は、この角部を超えて側壁の上端近傍をも覆うようにして設けられるようにすることができる。なお、角部は、尖ったものに限定されるわけではなく、例えば、丸みを帯びたものであってもよい。
この場合、図２に示すように、浮遊ゲート３の上面の周縁に角部が形成されている場合には、リーク抑制部１６は、この角部を超えて側壁の上端近傍をも覆うようにして設けられるようにすることができる。なお、角部は、尖ったものに限定されるわけではなく、例えば、丸みを帯びたものであってもよい。
なお、浮遊ゲート３の側壁全体をも覆うようなリーク抑制部１６とすれば、浮遊ゲート３の側方において絶縁膜の実効的な誘電率が高くなってしまうので隣接するメモリセル間において寄生容量が増大するおそれがある。
そのため、浮遊ゲート３の側壁側においては、リーク抑制部１６により側壁の上端近傍が覆われる程度とすることが好ましい。
そのため、浮遊ゲート３の側壁側においては、リーク抑制部１６により側壁の上端近傍が覆われる程度とすることが好ましい。
リーク抑制部１６を設けるようにすれば、前述したリーク抑制部６と同様の効果を享受することができる。
ここで、浮遊ゲート３の上面と側壁とが交わる部分は尖った角部となる場合があり、この部分において電界集中がさらに大きくなるおそれがある。
しかしながら、リーク抑制部１６は、この部分をも覆うように設けられているので、尖った角部が形成された場合であってもリークの発生を抑制することができるようになる。
ここで、浮遊ゲート３の上面と側壁とが交わる部分は尖った角部となる場合があり、この部分において電界集中がさらに大きくなるおそれがある。
しかしながら、リーク抑制部１６は、この部分をも覆うように設けられているので、尖った角部が形成された場合であってもリークの発生を抑制することができるようになる。
[第３の実施形態]
図３、図４は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図３、図４は、前述した不揮発性半導体記憶装置１を製造する場合であり、図３、図４は、ワード線方向（チャネル幅方向）の断面を表す図である。
また、不揮発性半導体記憶装置１の製造においては、ソース・ドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
図３、図４は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図３、図４は、前述した不揮発性半導体記憶装置１を製造する場合であり、図３、図４は、ワード線方向（チャネル幅方向）の断面を表す図である。
また、不揮発性半導体記憶装置１の製造においては、ソース・ドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
まず、シリコンを含み所望の不純物がドープされた基板７の上にトンネル絶縁膜２となる膜２ａを形成する。
トンネル絶縁膜２となる膜２ａの形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜２となる膜２ａは、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
トンネル絶縁膜２となる膜２ａの形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜２となる膜２ａは、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
次に、トンネル絶縁膜２となる膜２ａの上に、浮遊ゲート３となる膜３ａを形成する。 浮遊ゲート３となる膜３ａの形成は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて行うようにすることができる。
浮遊ゲート３となる膜３ａは、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
また、浮遊ゲート３となる膜３ａを形成した後に、所望のアニール処理を行うようにすることができる。
浮遊ゲート３となる膜３ａは、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
また、浮遊ゲート３となる膜３ａを形成した後に、所望のアニール処理を行うようにすることができる。
次に、浮遊ゲート３となる膜３ａの上に、リーク抑制部６となる膜６ａを形成する。
リーク抑制部６となる膜６ａの形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
ここで、リーク抑制部６となる膜６ａを形成する際に、ゲート間絶縁膜４となる膜４ａの誘電率よりも高い誘電率を有する膜が形成される。
ゲート間絶縁膜４となる膜４ａがシリコン酸化膜やＯＮＯ膜である場合には、リーク抑制部６となる膜６ａは、例えば、シリコン窒化膜、あるいは、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いた膜などとすることができる。
リーク抑制部６となる膜６ａの形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
ここで、リーク抑制部６となる膜６ａを形成する際に、ゲート間絶縁膜４となる膜４ａの誘電率よりも高い誘電率を有する膜が形成される。
ゲート間絶縁膜４となる膜４ａがシリコン酸化膜やＯＮＯ膜である場合には、リーク抑制部６となる膜６ａは、例えば、シリコン窒化膜、あるいは、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いた膜などとすることができる。
次に、リーク抑制部６となる膜６ａ、浮遊ゲート３となる膜３ａ、トンネル絶縁膜２となる膜２ａを順次エッチングして素子分離絶縁膜８を埋め込む溝８ａを形成するとともに、所定の形状を有するリーク抑制部６、浮遊ゲート３、トンネル絶縁膜２を形成する。
例えば、図３（ａ）に示すように、リーク抑制部６となる膜６ａの上にストッパ膜２０、マスク２１を順次形成する。そして、マスク２１をエッチングマスクとし、ＲＩＥ法を用いてストッパ膜２０、膜６ａ、膜３ａ、膜２ａ、基板７を順次加工して、所望の形状を有する溝８ａを形成する。この際、溝８ａが形成されるとともにリーク抑制部６、浮遊ゲート３、トンネル絶縁膜２が形成されることになる。
マスク２１は、例えば、シリコン酸化膜をパターンニングしたものとすることができる。
この場合、マスク２１は、マスク２１となる膜の上に設けられた図示しないレジストマスクを用いてパターンニングされたものとすることができる。
例えば、図３（ａ）に示すように、リーク抑制部６となる膜６ａの上にストッパ膜２０、マスク２１を順次形成する。そして、マスク２１をエッチングマスクとし、ＲＩＥ法を用いてストッパ膜２０、膜６ａ、膜３ａ、膜２ａ、基板７を順次加工して、所望の形状を有する溝８ａを形成する。この際、溝８ａが形成されるとともにリーク抑制部６、浮遊ゲート３、トンネル絶縁膜２が形成されることになる。
マスク２１は、例えば、シリコン酸化膜をパターンニングしたものとすることができる。
この場合、マスク２１は、マスク２１となる膜の上に設けられた図示しないレジストマスクを用いてパターンニングされたものとすることができる。
次に、保護膜１８となる膜１８ａを形成し、溝８ａに素子分離絶縁膜８を埋め込む。
例えば、図３（ｂ）に示すように、素子分離絶縁膜８よりも不純物が少ない膜１８ａを形成する。そして、溝８ａに例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などを用いた膜２８を堆積させて溝８ａの内部を埋め込む。
この場合、例えば、プラズマＣＶＤ法などを用いて溝８ａの内部に膜２８を堆積させるようにすることができる。
そして、図３（ｃ）に示すように、ストッパ膜２０をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法を用いて表面全体を平坦化処理する。
例えば、図３（ｂ）に示すように、素子分離絶縁膜８よりも不純物が少ない膜１８ａを形成する。そして、溝８ａに例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などを用いた膜２８を堆積させて溝８ａの内部を埋め込む。
この場合、例えば、プラズマＣＶＤ法などを用いて溝８ａの内部に膜２８を堆積させるようにすることができる。
そして、図３（ｃ）に示すように、ストッパ膜２０をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法を用いて表面全体を平坦化処理する。
次に、図４（ａ）に示すように、ストッパ膜２０をマスクとしてウエットエッチング法またはドライエッチング法を用いて膜１８ａ、膜２８の上面を後退させ、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜８と保護膜１８とを形成する。
この様にして、溝８ａに素子分離絶縁膜８が埋め込まれる。また、溝８ａと素子分離絶縁膜８との間に保護膜１８が形成される。
その後、図４（ｂ）に示すように、ウェットエッチング法などを用いてストッパ膜２０を除去する。
なお、ウエットエッチング法としては、ウエットエッチャントとしてＤＨＦ（Dilute HF：希フッ酸）を用いるものとすることができる。また、ドライエッチング法としては、ＲＩＥ法などとすることができる。
この様にして、溝８ａに素子分離絶縁膜８が埋め込まれる。また、溝８ａと素子分離絶縁膜８との間に保護膜１８が形成される。
その後、図４（ｂ）に示すように、ウェットエッチング法などを用いてストッパ膜２０を除去する。
なお、ウエットエッチング法としては、ウエットエッチャントとしてＤＨＦ（Dilute HF：希フッ酸）を用いるものとすることができる。また、ドライエッチング法としては、ＲＩＥ法などとすることができる。
次に、図４（ｃ）に示すように、ゲート間絶縁膜４となる膜、制御ゲート５となる膜を順次形成する。
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
ゲート間絶縁膜４となる膜は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
制御ゲート５となる膜は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
ゲート間絶縁膜４となる膜は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
制御ゲート５となる膜は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
そして、制御ゲート５となる膜、ゲート間絶縁膜４となる膜を順次エッチングして所定の形状を有する制御ゲート５、ゲート間絶縁膜４を形成する。
制御ゲート５となる膜、ゲート間絶縁膜４となる膜のエッチングは、例えば、ＲＩＥ法を用いて行うようにすることができる。
以上のようにして、リーク抑制部６を有する不揮発性半導体記憶装置１を製造することができる。
制御ゲート５となる膜、ゲート間絶縁膜４となる膜のエッチングは、例えば、ＲＩＥ法を用いて行うようにすることができる。
以上のようにして、リーク抑制部６を有する不揮発性半導体記憶装置１を製造することができる。
[第４の実施形態]
図５、図６は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図５、図６は、前述した不揮発性半導体記憶装置１１を製造する場合であり、図５、図６は、ワード線方向（チャネル幅方向）の断面を表す図である。
また、前述したものと同様に、ソース・ドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路などの形成については省略するものとし、主にメモリセルの部分の形成について例示をする。
また、図３、図４において例示をしたものと同様のものは適宜省略する。
図５、図６は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図５、図６は、前述した不揮発性半導体記憶装置１１を製造する場合であり、図５、図６は、ワード線方向（チャネル幅方向）の断面を表す図である。
また、前述したものと同様に、ソース・ドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路などの形成については省略するものとし、主にメモリセルの部分の形成について例示をする。
また、図３、図４において例示をしたものと同様のものは適宜省略する。
まず、図５（ａ）に示すように、シリコンを含み所望の不純物がドープされた基板７上に、トンネル絶縁膜２となる膜２ａ、浮遊ゲート３となる膜３ａ、リーク抑制部１６の本体部１６ａとなる膜１６ｃ、ストッパ膜２０、マスク２１を順次形成する。
そして、ストッパ膜２０、リーク抑制部１６の本体部１６ａとなる膜１６ｃ、浮遊ゲート３となる膜３ａ、トンネル絶縁膜２となる膜２ａ、基板７を順次エッチングして素子分離絶縁膜８を埋め込む溝８ａを形成するとともに、所定の形状を有するリーク抑制部１６の本体部１６ａ、浮遊ゲート３、トンネル絶縁膜２を形成する。
そして、ストッパ膜２０、リーク抑制部１６の本体部１６ａとなる膜１６ｃ、浮遊ゲート３となる膜３ａ、トンネル絶縁膜２となる膜２ａ、基板７を順次エッチングして素子分離絶縁膜８を埋め込む溝８ａを形成するとともに、所定の形状を有するリーク抑制部１６の本体部１６ａ、浮遊ゲート３、トンネル絶縁膜２を形成する。
エッチングは、マスク２１をエッチングマスクとし、ＲＩＥ法を用いて行うようにすることができる。
この場合、リーク抑制部１６の本体部１６ａとなる膜１６ｃの形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
次に、図５（ｂ）に示すように、保護膜１８となる膜１８ａを形成し、溝８ａの内部に素子分離絶縁膜８となる膜２８を形成する。
膜２８は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などとすることができる。
次に、図５（ｃ）に示すように、ストッパ膜２０をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法を用いて表面全体を平坦化処理する。
この場合、リーク抑制部１６の本体部１６ａとなる膜１６ｃの形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
次に、図５（ｂ）に示すように、保護膜１８となる膜１８ａを形成し、溝８ａの内部に素子分離絶縁膜８となる膜２８を形成する。
膜２８は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などとすることができる。
次に、図５（ｃ）に示すように、ストッパ膜２０をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法を用いて表面全体を平坦化処理する。
次に、図４（ａ）の場合と同様に、ストッパ膜２０をマスクとしてウエットエッチング法またはドライエッチング法を用いて膜１８ａ、膜２８の上面を後退させ、ＳＴＩ構造の素子分離絶縁膜８と保護膜１８とを形成する。
その後、図４（ｂ）の場合と同様に、ウェットエッチング法などを用いてストッパ膜２０を除去する。
そして、図６（ａ）に示すように、リーク抑制部１６の側部１６ｂとなる膜１６ｄを膜２８、膜１８ａの上面及び溝８ａの側壁に形成する。
この場合、膜２８、膜１８ａの後退寸法Ｈや膜１６ｄの厚みＴは、リーク抑制部１６の側部１６ｂの寸法を考慮して適宜設定するようにすることができる。
なお、リーク抑制部１６の本体部１６ａとなる膜１６ｃおよびリーク抑制部１６の側部１６ｂとなる膜１６ｄを形成する際に、ゲート間絶縁膜４となる膜４ａの誘電率よりも高い誘電率を有する膜が形成される。
その後、図４（ｂ）の場合と同様に、ウェットエッチング法などを用いてストッパ膜２０を除去する。
そして、図６（ａ）に示すように、リーク抑制部１６の側部１６ｂとなる膜１６ｄを膜２８、膜１８ａの上面及び溝８ａの側壁に形成する。
この場合、膜２８、膜１８ａの後退寸法Ｈや膜１６ｄの厚みＴは、リーク抑制部１６の側部１６ｂの寸法を考慮して適宜設定するようにすることができる。
なお、リーク抑制部１６の本体部１６ａとなる膜１６ｃおよびリーク抑制部１６の側部１６ｂとなる膜１６ｄを形成する際に、ゲート間絶縁膜４となる膜４ａの誘電率よりも高い誘電率を有する膜が形成される。
ゲート間絶縁膜４となる膜４ａがシリコン酸化膜やＯＮＯ膜である場合には、膜１６ｃ、膜１６ｄは、例えば、シリコン窒化膜、あるいは、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いた膜などとすることができる。
この場合、膜１６ｃと膜１６ｄの材質は同じであってもよいし、異なるものであってもよい。
また、膜１６ｄの材質は、膜２８、膜１８ａをエッチングにより除去する際の選択比を考慮して選択するようにすることもできる。
この場合、膜１６ｃと膜１６ｄの材質は同じであってもよいし、異なるものであってもよい。
また、膜１６ｄの材質は、膜２８、膜１８ａをエッチングにより除去する際の選択比を考慮して選択するようにすることもできる。
次に、図６（ｂ）に示すように、る膜２８、膜１８ａの上面に形成されたリーク抑制部１６の側部１６ｂとなる膜１６ｄを除去して本体部１６ａと側部１６ｂとを有するリーク抑制部１６を形成する。
膜２８、膜１８ａの上面に形成された膜１６ｄの除去は、例えば、ＲＩＥ法を用いて行うようにすることができる。
また、膜２８、膜１８ａの上面を所定の寸法だけ後退させてＳＴＩ構造の素子分離絶縁膜８を形成する。この際、溝８ａと素子分離絶縁膜８との間に保護膜１８が形成される。 膜２８、膜１８ａの上面を後退させる際には、ウエットエッチング法などの等方性エッチング法を用いて行うようにすることができる。
膜２８、膜１８ａの上面に形成された膜１６ｄの除去は、例えば、ＲＩＥ法を用いて行うようにすることができる。
また、膜２８、膜１８ａの上面を所定の寸法だけ後退させてＳＴＩ構造の素子分離絶縁膜８を形成する。この際、溝８ａと素子分離絶縁膜８との間に保護膜１８が形成される。 膜２８、膜１８ａの上面を後退させる際には、ウエットエッチング法などの等方性エッチング法を用いて行うようにすることができる。
次に、図６（ｃ）に示すように、表面にゲート間絶縁膜４となる膜、制御ゲート５となる膜を順次形成する。
そして、制御ゲート５となる膜、ゲート間絶縁膜４となる膜を順次エッチングして所定の形状を有する制御ゲート５、ゲート間絶縁膜４を形成する。
以上のようにして、リーク抑制部１６を有する不揮発性半導体記憶装置１１を製造することができる。
そして、制御ゲート５となる膜、ゲート間絶縁膜４となる膜を順次エッチングして所定の形状を有する制御ゲート５、ゲート間絶縁膜４を形成する。
以上のようにして、リーク抑制部１６を有する不揮発性半導体記憶装置１１を製造することができる。
以上に例示をした不揮発性半導体記憶装置の製造方法においては、リーク抑制部となる膜の上にストッパ膜２０を別途設けるようにしたが、ストッパ膜２０は必要に応じて設けるようにすればよい。
例えば、リーク抑制部となる膜がシリコン窒化膜である場合には、リーク抑制部となる膜にストッパ膜２０の役割をも果たさせることができるので、ストッパ膜２０を別途設ける必要がない。
この様にすれば、ストッパ膜２０の形成と除去に係る工程を別途設ける必要がなくなる。
例えば、リーク抑制部となる膜がシリコン窒化膜である場合には、リーク抑制部となる膜にストッパ膜２０の役割をも果たさせることができるので、ストッパ膜２０を別途設ける必要がない。
この様にすれば、ストッパ膜２０の形成と除去に係る工程を別途設ける必要がなくなる。
以上に例示をした実施形態によれば、浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、不揮発性半導体記憶装置１、不揮発性半導体記憶装置１１などが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、不揮発性半導体記憶装置１、不揮発性半導体記憶装置１１などが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
１ 不揮発性半導体記憶装置、２ トンネル絶縁膜、３ 浮遊ゲート、４ ゲート間絶縁膜、５ 制御ゲート、６ リーク抑制部、７ 基板、８ 素子分離絶縁膜、１１ 不揮発性半導体記憶装置、１６ リーク抑制部、１６ａ 部分、１６ｂ 部分
Claims (5)
- シリコンを含む基板と、
前記基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲートと、
前記浮遊ゲート上に設けられたリーク抑制部と、
前記リーク抑制部上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられた制御ゲートと、
を備え、
前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置。 - 前記リーク抑制部は、前記浮遊ゲートの上面を覆うように設けられたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記リーク抑制部は、前記浮遊ゲートの上面と、前記浮遊ゲートの側壁と、が交わる部分を超えて設けられたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- シリコンを含む基板上に、トンネル絶縁膜となる膜、浮遊ゲートとなる膜、リーク抑制部となる膜を順次形成する工程と、
前記リーク抑制部となる膜、前記浮遊ゲートとなる膜、前記トンネル絶縁膜となる膜を順次エッチングして素子分離絶縁膜を埋め込む溝を形成するとともに、所定の形状を有する前記リーク抑制部、前記浮遊ゲート、前記トンネル絶縁膜を形成する工程と、
前記溝に素子分離絶縁膜を埋め込む工程と、
ゲート間絶縁膜となる膜、制御ゲートとなる膜を順次形成する工程と、
前記制御ゲートとなる膜、前記ゲート間絶縁膜となる膜を順次エッチングして所定の形状を有する前記制御ゲート、前記ゲート間絶縁膜を形成する工程と、
を備え、
前記リーク抑制部となる膜を形成する際に、前記ゲート間絶縁膜となる膜の誘電率よりも高い誘電率を有する膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコンを含む基板上に、トンネル絶縁膜となる膜、浮遊ゲートとなる膜、リーク抑制部の本体部となる膜を順次形成する工程と、
前記リーク抑制部の本体部となる膜、前記浮遊ゲートとなる膜、前記トンネル絶縁膜となる膜を順次エッチングして素子分離絶縁膜を埋め込む溝を形成するとともに、所定の形状を有する前記リーク抑制部の本体部、前記浮遊ゲート、前記トンネル絶縁膜を形成する工程と、
前記溝の内部に素子分離絶縁膜となる膜を形成する工程と、
前記素子分離絶縁膜となる膜の上面を所定の寸法だけ後退させる工程と、
前記リーク抑制部の側部となる膜を前記素子分離絶縁膜となる膜の上面及び前記溝の側壁に形成する工程と、
前記素子分離絶縁膜となる膜の上面に形成された前記リーク抑制部の側部となる膜を除去して前記本体部と前記側部とを有するリーク抑制部を形成する工程と、
前記素子分離絶縁膜となる膜の上面を所定の寸法だけ後退させて素子分離絶縁膜を形成する工程と、
ゲート間絶縁膜となる膜、制御ゲートとなる膜を順次形成する工程と、
前記制御ゲートとなる膜、前記ゲート間絶縁膜となる膜を順次エッチングして所定の形状を有する前記制御ゲート、前記ゲート間絶縁膜を形成する工程と、
を備え、
前記リーク抑制部の本体部となる膜および前記リーク抑制部の側部となる膜を形成する際に、前記ゲート間絶縁膜となる膜の誘電率よりも高い誘電率を有する膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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