JP2012178388A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。
【選択図】図1
Description
ここで、微細化が進むにつれて浮遊ゲートの幅が狭くなったり、浮遊ゲートの上部が尖ったりするようになってきている。
浮遊ゲートの形態がこの様になると、浮遊ゲートの上部において電界集中が大きくなり、浮遊ゲートと制御ゲートとの間におけるリーク(IPD(Inter-polysilicon dielectric)リーク)が発生しやすくなる。
そのため、例えば、書き込み時において浮遊ゲートに電子を注入しても、浮遊ゲートから制御ゲートへ電子が放出されてしまうため書き込み不良などが生じるおそれがある。
[第1の実施形態]
図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
なお、図1においては、主にメモリセルの部分を表すものとし、不揮発性半導体記憶装置1に設けられる既知のワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部などは省略している。
また、図1は、ワード線方向(チャネル幅方向)の断面を表す図であるため、既知のソース・ドレイン領域、チャネル領域なども省略している。
また、このメモリセルは、シリコンを含む基板7の上層部に形成され、周囲が素子分離絶縁膜8で囲まれたアクティブエリア(素子形成領域;活性領域)1a上に設けられている。
素子分離絶縁膜8は、基板7に形成された溝8aに酸化シリコンなどの絶縁物を埋め込むことで形成されている。
また、溝8aと素子分離絶縁膜8との間には、保護膜18を設けるようにすることができる。保護膜18は、素子分離絶縁膜8に含まれる不純物が基板7などに影響を及ぼさないようにするために設けられる。そのため、保護膜18は、素子分離絶縁膜8よりも純度の高い絶縁物(例えば、酸化シリコンなど)を用いたものとすることができる。
ただし、保護膜18は、必ずしも必要ではなく、必要に応じて設けるようにすればよい。
浮遊ゲート3は、トンネル絶縁膜2上に設けられている。浮遊ゲート3は、例えば、厚みが10nm〜500nm程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm−3〜1021atoms/cm−3程度の濃度となるようにドープされたものとすることができる。
あるいは、形成されたポリシリコン膜上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。
例えば、メモリセルを構成する各要素となる膜を積層し、積層された膜の上にマスクを形成して、RIE法を用いて所望の形状を有するメモリセルを形成するようにすることができる。
例えば、素子分離絶縁膜8を埋め込むための溝8aを形成する際に、浮遊ゲート3の表面もエッチングされるので浮遊ゲート3の上部が細く尖ったようになりやすくなる。
そのため、不揮発性半導体記憶装置1においては、浮遊ゲート3とゲート間絶縁膜4との間にリーク抑制部6を設けることでリークの発生を抑制するようにしている。
そして、リーク抑制部6の誘電率は、ゲート間絶縁膜4の誘電率よりも高くなっている。
例えば、ゲート間絶縁膜4がシリコン酸化膜やONO膜を用いたものである場合には、リーク抑制部6はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部6は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。
ここで、浮遊ゲート3の上部にシリコン酸化膜等の比較的誘電率の低い膜を単に設けるようにすると、浮遊ゲート3の上部では、ゲート絶縁膜4に誘電率の低いリーク抑制部6の膜厚が加わり、トータルの絶縁膜厚が増加して、制御ゲート5と浮遊ゲート3との間の容量カップリングを低下させてしまう。
そこで、リーク抑制部6を高誘電膜とすることとで、ゲート間絶縁膜4に足されるリーク抑制部6の膜厚を実効的に薄くし、容量カップリングの低下を抑制するようにしている。
すなわち、高い誘電率を有する膜と、低い誘電率を有する膜とが積層されている場合には、高い誘電率を有する膜の電界強度が弱くなる。そのため、電界強度が弱くなる高い誘電率を有する膜(リーク抑制部6)を浮遊ゲート3側に設けることで、浮遊ゲート3の上部における電界強度を弱くすることができる。
図2は、第2の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
図2に示すように、不揮発性半導体記憶装置11におけるメモリセルの部分には、トンネル絶縁膜2、浮遊ゲート3、リーク抑制部16、ゲート間絶縁膜4、制御ゲート5がこの順で積層されている。
例えば、ゲート間絶縁膜4がシリコン酸化膜やONO膜を用いたものである場合には、リーク抑制部16はシリコン窒化膜を用いたものとすることができる。また、リーク抑制部16は、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いたものとすることもできる。
すなわち、リーク抑制部16は、本体部16a(前述したリーク抑制部6に相当する部分)と、浮遊ゲート3の上面と側壁とが交わる部分を超えて側壁の上端近傍を覆う側部16bとを有している。
この場合、図2に示すように、浮遊ゲート3の上面の周縁に角部が形成されている場合には、リーク抑制部16は、この角部を超えて側壁の上端近傍をも覆うようにして設けられるようにすることができる。なお、角部は、尖ったものに限定されるわけではなく、例えば、丸みを帯びたものであってもよい。
そのため、浮遊ゲート3の側壁側においては、リーク抑制部16により側壁の上端近傍が覆われる程度とすることが好ましい。
ここで、浮遊ゲート3の上面と側壁とが交わる部分は尖った角部となる場合があり、この部分において電界集中がさらに大きくなるおそれがある。
しかしながら、リーク抑制部16は、この部分をも覆うように設けられているので、尖った角部が形成された場合であってもリークの発生を抑制することができるようになる。
図3、図4は、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図3、図4は、前述した不揮発性半導体記憶装置1を製造する場合であり、図3、図4は、ワード線方向(チャネル幅方向)の断面を表す図である。
また、不揮発性半導体記憶装置1の製造においては、ソース・ドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
トンネル絶縁膜2となる膜2aの形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜2となる膜2aは、例えば、厚みが3nm〜15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
浮遊ゲート3となる膜3aは、例えば、厚みが10nm〜500nm程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm−3〜1021atoms/cm−3程度の濃度となるようにドープされたものとすることができる。
また、浮遊ゲート3となる膜3aを形成した後に、所望のアニール処理を行うようにすることができる。
リーク抑制部6となる膜6aの形成は、例えば、CVD(Chemical Vapor Deposition)法などを用いて行うようにすることができる。
ここで、リーク抑制部6となる膜6aを形成する際に、ゲート間絶縁膜4となる膜4aの誘電率よりも高い誘電率を有する膜が形成される。
ゲート間絶縁膜4となる膜4aがシリコン酸化膜やONO膜である場合には、リーク抑制部6となる膜6aは、例えば、シリコン窒化膜、あるいは、アルミニウム酸化物やハフニウム酸化物などの金属酸化物を用いた膜などとすることができる。
例えば、図3(a)に示すように、リーク抑制部6となる膜6aの上にストッパ膜20、マスク21を順次形成する。そして、マスク21をエッチングマスクとし、RIE法を用いてストッパ膜20、膜6a、膜3a、膜2a、基板7を順次加工して、所望の形状を有する溝8aを形成する。この際、溝8aが形成されるとともにリーク抑制部6、浮遊ゲート3、トンネル絶縁膜2が形成されることになる。
マスク21は、例えば、シリコン酸化膜をパターンニングしたものとすることができる。
この場合、マスク21は、マスク21となる膜の上に設けられた図示しないレジストマスクを用いてパターンニングされたものとすることができる。
例えば、図3(b)に示すように、素子分離絶縁膜8よりも不純物が少ない膜18aを形成する。そして、溝8aに例えばTEOS(Tetra Ethyl Ortho Silicate)膜などを用いた膜28を堆積させて溝8aの内部を埋め込む。
この場合、例えば、プラズマCVD法などを用いて溝8aの内部に膜28を堆積させるようにすることができる。
そして、図3(c)に示すように、ストッパ膜20をストッパとしてCMP(Chemical Mechanical Polishing)法を用いて表面全体を平坦化処理する。
この様にして、溝8aに素子分離絶縁膜8が埋め込まれる。また、溝8aと素子分離絶縁膜8との間に保護膜18が形成される。
その後、図4(b)に示すように、ウェットエッチング法などを用いてストッパ膜20を除去する。
なお、ウエットエッチング法としては、ウエットエッチャントとしてDHF(Dilute HF:希フッ酸)を用いるものとすることができる。また、ドライエッチング法としては、RIE法などとすることができる。
ゲート間絶縁膜4となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。
ゲート間絶縁膜4となる膜は、例えば、厚みが5nm〜30nm程度のシリコン酸化膜、シリコン酸窒化膜、ONO膜などとすることができる。
制御ゲート5となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。
制御ゲート5となる膜は、例えば、厚みが10nm〜500nm程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm−3〜1021atoms/cm−3程度の濃度となるようにドープされたものとすることができる。
制御ゲート5となる膜、ゲート間絶縁膜4となる膜のエッチングは、例えば、RIE法を用いて行うようにすることができる。
以上のようにして、リーク抑制部6を有する不揮発性半導体記憶装置1を製造することができる。
図5、図6は、第4の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図5、図6は、前述した不揮発性半導体記憶装置11を製造する場合であり、図5、図6は、ワード線方向(チャネル幅方向)の断面を表す図である。
また、前述したものと同様に、ソース・ドレイン領域、アクティブエリア、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路などの形成については省略するものとし、主にメモリセルの部分の形成について例示をする。
また、図3、図4において例示をしたものと同様のものは適宜省略する。
そして、ストッパ膜20、リーク抑制部16の本体部16aとなる膜16c、浮遊ゲート3となる膜3a、トンネル絶縁膜2となる膜2a、基板7を順次エッチングして素子分離絶縁膜8を埋め込む溝8aを形成するとともに、所定の形状を有するリーク抑制部16の本体部16a、浮遊ゲート3、トンネル絶縁膜2を形成する。
この場合、リーク抑制部16の本体部16aとなる膜16cの形成は、例えば、CVD(Chemical Vapor Deposition)法などを用いて行うようにすることができる。
次に、図5(b)に示すように、保護膜18となる膜18aを形成し、溝8aの内部に素子分離絶縁膜8となる膜28を形成する。
膜28は、例えば、TEOS(Tetra Ethyl Ortho Silicate)膜などとすることができる。
次に、図5(c)に示すように、ストッパ膜20をストッパとしてCMP(Chemical Mechanical Polishing)法を用いて表面全体を平坦化処理する。
その後、図4(b)の場合と同様に、ウェットエッチング法などを用いてストッパ膜20を除去する。
そして、図6(a)に示すように、リーク抑制部16の側部16bとなる膜16dを膜28、膜18aの上面及び溝8aの側壁に形成する。
この場合、膜28、膜18aの後退寸法Hや膜16dの厚みTは、リーク抑制部16の側部16bの寸法を考慮して適宜設定するようにすることができる。
なお、リーク抑制部16の本体部16aとなる膜16cおよびリーク抑制部16の側部16bとなる膜16dを形成する際に、ゲート間絶縁膜4となる膜4aの誘電率よりも高い誘電率を有する膜が形成される。
この場合、膜16cと膜16dの材質は同じであってもよいし、異なるものであってもよい。
また、膜16dの材質は、膜28、膜18aをエッチングにより除去する際の選択比を考慮して選択するようにすることもできる。
膜28、膜18aの上面に形成された膜16dの除去は、例えば、RIE法を用いて行うようにすることができる。
また、膜28、膜18aの上面を所定の寸法だけ後退させてSTI構造の素子分離絶縁膜8を形成する。この際、溝8aと素子分離絶縁膜8との間に保護膜18が形成される。 膜28、膜18aの上面を後退させる際には、ウエットエッチング法などの等方性エッチング法を用いて行うようにすることができる。
そして、制御ゲート5となる膜、ゲート間絶縁膜4となる膜を順次エッチングして所定の形状を有する制御ゲート5、ゲート間絶縁膜4を形成する。
以上のようにして、リーク抑制部16を有する不揮発性半導体記憶装置11を製造することができる。
例えば、リーク抑制部となる膜がシリコン窒化膜である場合には、リーク抑制部となる膜にストッパ膜20の役割をも果たさせることができるので、ストッパ膜20を別途設ける必要がない。
この様にすれば、ストッパ膜20の形成と除去に係る工程を別途設ける必要がなくなる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、不揮発性半導体記憶装置1、不揮発性半導体記憶装置11などが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
Claims (5)
- シリコンを含む基板と、
前記基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲートと、
前記浮遊ゲート上に設けられたリーク抑制部と、
前記リーク抑制部上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられた制御ゲートと、
を備え、
前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置。 - 前記リーク抑制部は、前記浮遊ゲートの上面を覆うように設けられたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記リーク抑制部は、前記浮遊ゲートの上面と、前記浮遊ゲートの側壁と、が交わる部分を超えて設けられたことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- シリコンを含む基板上に、トンネル絶縁膜となる膜、浮遊ゲートとなる膜、リーク抑制部となる膜を順次形成する工程と、
前記リーク抑制部となる膜、前記浮遊ゲートとなる膜、前記トンネル絶縁膜となる膜を順次エッチングして素子分離絶縁膜を埋め込む溝を形成するとともに、所定の形状を有する前記リーク抑制部、前記浮遊ゲート、前記トンネル絶縁膜を形成する工程と、
前記溝に素子分離絶縁膜を埋め込む工程と、
ゲート間絶縁膜となる膜、制御ゲートとなる膜を順次形成する工程と、
前記制御ゲートとなる膜、前記ゲート間絶縁膜となる膜を順次エッチングして所定の形状を有する前記制御ゲート、前記ゲート間絶縁膜を形成する工程と、
を備え、
前記リーク抑制部となる膜を形成する際に、前記ゲート間絶縁膜となる膜の誘電率よりも高い誘電率を有する膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコンを含む基板上に、トンネル絶縁膜となる膜、浮遊ゲートとなる膜、リーク抑制部の本体部となる膜を順次形成する工程と、
前記リーク抑制部の本体部となる膜、前記浮遊ゲートとなる膜、前記トンネル絶縁膜となる膜を順次エッチングして素子分離絶縁膜を埋め込む溝を形成するとともに、所定の形状を有する前記リーク抑制部の本体部、前記浮遊ゲート、前記トンネル絶縁膜を形成する工程と、
前記溝の内部に素子分離絶縁膜となる膜を形成する工程と、
前記素子分離絶縁膜となる膜の上面を所定の寸法だけ後退させる工程と、
前記リーク抑制部の側部となる膜を前記素子分離絶縁膜となる膜の上面及び前記溝の側壁に形成する工程と、
前記素子分離絶縁膜となる膜の上面に形成された前記リーク抑制部の側部となる膜を除去して前記本体部と前記側部とを有するリーク抑制部を形成する工程と、
前記素子分離絶縁膜となる膜の上面を所定の寸法だけ後退させて素子分離絶縁膜を形成する工程と、
ゲート間絶縁膜となる膜、制御ゲートとなる膜を順次形成する工程と、
前記制御ゲートとなる膜、前記ゲート間絶縁膜となる膜を順次エッチングして所定の形状を有する前記制御ゲート、前記ゲート間絶縁膜を形成する工程と、
を備え、
前記リーク抑制部の本体部となる膜および前記リーク抑制部の側部となる膜を形成する際に、前記ゲート間絶縁膜となる膜の誘電率よりも高い誘電率を有する膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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