CN104952806B - 存储元件及其制造方法 - Google Patents

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Abstract

本发明提供一种存储元件及其制造方法。本发明的存储元件的制造方法包括在衬底的第一区上形成第一栅介电层。在衬底的第二区与第三区上形成第二栅介电层。在衬底上依序形成第一导体层、缓冲层以及第一介电层。移除第二区的部分第一介电层、部分缓冲层、部分第一导体层以及部分第二栅介电层。在第二区的衬底上依序形成第三栅介电层与第二导体层。移除缓冲层。在衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，隔离结构穿过第二介电层延伸至衬底中。本发明的存储元件及其制造方法可简化制造工艺、降低生产成本。

Description

存储元件及其制造方法
技术领域
本发明是有关于一种存储元件及其制造方法，且特别是有关于一种非易失性存储元件及其制造方法。
背景技术
内存可以分为易失性内存(Volatile Memory)与非易失性内存(Non-VolatileMemory)两类。易失性内存在电源供应中断后，其内存所储存的数据便会消失；而非易失性内存即使电源供应中断，其内存所储存的数据并不会消失，重新供电后，就能够读取内存中的数据。因此，非易失性内存可广泛地应用在电子产品，尤其是可携带性产品。
然而，半导体元件为了达到降低成本及简化制造工艺步骤的需求，将单元区(CellRegion)与周边区(Periphery Region)的元件整合在同一芯片上已逐渐成为一种趋势。三重栅氧化层(Triple Gate Oxide)制造工艺则是其中一种能将上述二者整合在同一芯片上的方法。
目前，三重氧化层可利用氮植入(Nitrogen Implantation)的方法来形成，以通过氮来延缓氧化硅的生成，进而控制氧化硅的生成速率，以形成不同厚度的氧化层。虽然，通过氮植入可以有效抑制以炉管氧化法的氧化硅的成长，但是以炉管氧化法的成长速率过慢。若改以湿式氧化制造工艺来成长氧化硅，氮植入并无法有效地抑制氧化硅的成长速率。
发明内容
本发明提供一种存储元件及其制造方法，可简化制造工艺并且降低生产成本。
本发明提供一种存储元件的制造方法，包括提供衬底，此衬底具有第一区、第二区以及第三区。接着，在第一区的衬底上形成第一栅介电层。在第二区与第三区的衬底上形成第二栅介电层。在衬底上依序形成第一导体层与第一介电层。在第一区与第三区之间形成穿过第一介电层且延伸至衬底中的第一隔离结构。在衬底上形成缓冲层。然后，依序移除第三区的缓冲层、第一介电层、第一导体层以及第二栅介电层，以暴露衬底的表面。在第三区的衬底上形成第三栅介电层。在衬底上依序形成第二导体层以及第二介电层。在第三区的第二介电层、第二导体层、第三栅介电层以及衬底中形成多个沟渠。在第三区的衬底上形成多个第二隔离结构，且上述第二隔离结构填满上述沟渠。之后，移除第一区与第二区的缓冲层。
本发明提供一种存储元件，包括衬底、第一栅极结构、第二栅极结构、第三导体层、第三栅介电层、第一隔离结构、多个第二隔离结构以及第三隔离结构。衬底具有第一区、第二区以及第三区。第一栅极结构位于第一区的衬底上，其中第一栅极结构包括：第一栅介电层位于第一区的衬底上；以及第一导体层位于第一栅介电层上。第二栅极结构位于第二区的衬底上，其中第二栅极结构包括：第二栅介电层位于第二区的衬底上；以及第二导体层位于第二栅介电层上。第三导体层位于第三区的衬底上。第三栅介电层位于第三区的衬底与第三导体层之间，其中第三导体层的厚度大于第一导体层的厚度，且第三导体层的厚度大于第二导体层的厚度。第一隔离结构位于第三区与第一区之间的衬底中。多个第二隔离结构位于第三区的衬底中。第三隔离结构覆盖部分第一隔离结构，且第三隔离结构的底部为阶梯状。
本发明另提供一种存储元件的制造方法，包括提供衬底，此衬底具有第一区、第二区以及第三区。接着，在第一区的衬底上形成第一栅介电层。在第二区与第三区的衬底上形成第二栅介电层。在衬底上依序形成第一导体层、缓冲层以及第一介电层。然后，移除第二区的部分第一介电层、部分缓冲层、部分第一导体层以及部分第二栅介电层，以暴露衬底的表面。在第二区的衬底上依序形成第三栅介电层与第二导体层。之后，移除缓冲层。在衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，其中多个隔离结构穿过第二介电层延伸至衬底中。
综上所述，本发明提供一种存储元件及其制造方法，其利用三重栅氧化层制造工艺将单元区与周边区的元件整合在同一芯片上。上述三重栅氧化层制造工艺可相容于现有的高质量的湿式氧化制造工艺，以增加高质量氧化硅的生成速率，加快整体存储元件的制造工艺速率，以达到降低生产成本并简化制造工艺的功效。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1R为本发明的第一实施例的存储元件的制造流程剖面示意图；
图2A至图2L为本发明的第二实施例的存储元件的制造流程剖面示意图；
图3A至图3L为本发明的第三实施例的存储元件的制造流程剖面示意图；
图4为本发明的第二实施例的存储元件的制造流程图；
图5为本发明的第三实施例的存储元件的制造流程图。
附图标记说明：
10：第一隔离结构；
12、16、126、126c、470、480：掩模层；
14、14a、14b、19：沟渠；
18：开口；
20：第二隔离结构；
30：第三隔离结构；
40、50、490：隔离结构；
100、400：衬底；
110、510：高压栅介电层；
112、560：低压栅介电层；
114、122、132、134：导体层；
116、550：第一介电层；
118、540：缓冲层；
120、520：穿隧介电层；
124、590：第二介电层；
126a、136：硬掩模层；
126b：底抗反射层；
130：栅间介电层；
140、142：栅极结构；
144：控制栅；
200、500：单元区、第三区；
300、600：周边区；
310、610：高压元件区、第一区；
320、620：低压元件区、第二区；
410：深阱区；
420：第一阱区；
430：第一高压阱区；
440、442：第二高压阱区；
444：第二高压阱区；
450：第一低压阱区；
460：第二低压阱区；
485、485a、485b：阶梯状开口；
530：第一导体层；
570：第二导体层；
580：第三导体层；
D1、D2、D3：距离；
R1、R3：凹陷；
R2、R4：凹槽；
S1：第一表面；
S2：第二表面；
S201～S207、S301～S307：步骤。
具体实施方式
图1A至图1R为本发明的第一实施例的存储元件的制造流程剖面示意图。
请参照图1A，提供衬底100，衬底100的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。衬底100也可以是覆硅绝缘(SOI)衬底。上述衬底100包括单元区200(可视为第三区)与周边区300。周边区300包括高压元件区310(可视为第一区)与低压元件区320(可视为第二区)。
接着，在高压元件区310的衬底100上形成高压栅介电层110(可视为第一栅介电层)。在低压元件区320的衬底100上形成低压栅介电层112(可视为第二栅介电层)。在单元区200的衬底100上形成低压栅介电层112。高压栅介电层110与低压栅介电层112的材料例如是氧化硅层、氮氧化硅层或氮化硅层。高压栅介电层110的形成方法可以利用局部区域热氧化法(LOCOS)。低压栅介电层112的形成方法可以利用化学气相沉积法、原位蒸汽生成法(ISSG)、低压自由基氧化法(LPRO)或炉管氧化法等来形成。在一实施例中，高压栅介电层110的厚度为30nm至70nm。在一实施例中，低压栅介电层112的厚度为2nm至9nm。
接着，在高压元件区310的高压栅介电层110上、在低压元件区320的低压栅介电层112上以及单元区200的低压栅介电层112上依序形成导体层114与第一介电层116。导体层114的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法。在一实施例中，导体层114的厚度为20nm至50nm。在一实施例中，第一介电层116的厚度为20nm至60nm。
然后，在单元区200与高压元件区310之间的衬底100中形成第一隔离结构10、在高压元件区310的衬底100中形成隔离结构40以及在低压元件区320的衬底100中形成隔离结构50。第一隔离结构10、隔离结构40以及隔离结构50的材料例如是掺杂或未掺杂的氧化硅、高密度等离子氧化物、氮氧化硅或其组合，其形成方法可以利用浅沟渠隔离法(ShallowTrench Isolation Process)来形成。更具体地说，以第一隔离结构10为例，在一实施例中，先在衬底100上形成图案化的掩模层(未示出)，进行干式蚀刻制造工艺例如是反应性离子蚀刻法(Reactive Ion Etching,简称RIE)，去除单元区200与周边区300之间的部分第一介电层116、导体层114、低压栅介电层112、高压栅介电层110以及衬底100以形成沟渠。接着，在衬底100上形成高密度等离子氧化层，以填满上述沟渠。之后，利用化学机械研磨法(CMP)平坦化衬底100上的高密度等离子氧化层，以暴露周边区300的部分第一介电层116。在一实施例中，在化学机械研磨过后，单元区200的第一介电层116上仍残余部分高密度等离子氧化层。
请参照图1B，在衬底100上形成缓冲层118。缓冲层118的材料例如是氧化硅(SiO2)、碳化硅(SiC)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氮氧化硅(SiCON)或其组合，其形成方法可以利用化学气相沉积法、热氧化法或旋涂法(Spin On Coating)等来形成。在一实施例中，缓冲层118的厚度为100nm至300nm。上述缓冲层118可用于保护其下方的衬底100、高压栅介电层110以及低压栅介电层112，避免后续多次的光刻制造工艺损害上述三者表面的质量，进而提升产品可靠度。之后，在周边区300的衬底100上形成图案化的掩模层12。图案化的掩模层12例如是图案化的光刻胶层。
接着，请参照图1C，以图案化的掩模层12为掩模，进行干式蚀刻制造工艺例如是反应性离子蚀刻法，以去除单元区200上的缓冲层118。然后，请参照图1D，以图案化的掩模层12为掩模，进行干式或湿式蚀刻制造工艺，以去除单元区200上的第一介电层116与导体层114。之后，移除图案化的掩模层12与单元区200上的低压栅介电层112，以暴露单元区200的衬底100的表面(未示出)。
请参照图1E，在单元区200的衬底100上形成穿隧介电层120(可视为第三栅介电层)。穿隧介电层120的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、原位蒸汽生成法、低压自由基氧化法或炉管氧化法等来形成。在一实施例中，穿隧介电层120的厚度为5nm至9nm。在一实施例中，高压元件区310的高压栅介电层110的厚度、低压元件区320的低压栅介电层112的厚度以及单元区200的穿隧介电层120的厚度可彼此不同。换句话说，通过本发明的存储元件的制造方法，上述三者的厚度都可自行调整。由于原本的三重栅氧化层制造工艺是极为复杂的制造工艺，其包括多层的沉积与移除，皆需经过多道的光刻制造工艺，故成本高、制造工艺难以控制且元件性能衰退(Degraded)。但本发明的存储元件的制造方法不需要增加额外的光罩，同时可简化制造工艺、降低成本以及减少对元件的损害。
请参照图1F，在衬底100上依序形成导体层122(例如是做为浮置栅极)以及第二介电层124。导体层122的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法来形成。在一实施例中，导体层122的厚度为80nm至150nm，且导体层122的厚度大于导体层114的厚度。导体层114的厚度较薄可降低后续制造工艺所产生的断差过大问题，将在后续段落详细说明。第二介电层124的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、热氧化法或等离子增强化学气相沉积法(PECVD)等来形成。在一实施例中，第二介电层124的厚度为30nm至100nm。
请参照图1G，在单元区200的第二介电层124上形成图案化的掩模层126。此图案化的掩模层126包括硬掩模层126a、底抗反射(BARC)层126b以及掩模层126c。硬掩模层126a的材料例如是硅材料、金属材料或碳材料等。底抗反射层126b的材料例如是有机聚合物、碳或氮氧化硅等。掩模层126c的材料例如是碳、光刻胶类材料或氮氧化物等。
然后，请参照图1H，以上述缓冲层118为蚀刻停止层，进行蚀刻制造工艺(例如是反应性离子蚀刻法)，移除单元区200的部分第二介电层124、导体层122以及衬底100，暴露衬底100与部分第一隔离结构10的侧面，以形成多个沟渠14。在进行蚀刻制造工艺的过程中，由于周边区300的缓冲层118完全被图案化的掩模层12所覆盖(如图1B至图1D)，仍存在于周边区300上，因此在移除周边区300的第二介电层124以及导体层122时，缓冲层118可当作周边区300的蚀刻停止层。接着，进行蚀刻制造工艺后的灰化处理，以移除单元区200上剩余的掩模层126之后，再进行湿式清洗制造工艺。上述沟渠14可包括沟渠14a与沟渠14b。沟渠14b暴露部分第一隔离结构10的侧面，其侧面并非平整的表面，而是具有断差的表面(例如阶梯状)。上述断差是指经上述蚀刻制造工艺后，第一隔离结构10的第一表面S1与缓冲层118的第二表面S2之间的距离D1。当此断差过大时，即上述距离D1变大，进行后续的蚀刻制造工艺之后，第一隔离结构10的侧面容易产生粒子或凹凸的沟渠，此粒子或沟渠难以用一般蚀刻方法去除，因此残留的粒子或沟渠会影响存储元件的操作与产品的可靠度。为了避免上述断差过大的问题，在本实施例中，先沉积厚度较薄的导体层114，使得后续在进行去除单元区200的导体层114的蚀刻制造工艺时，不会消耗过多的第一隔离结构10。因此，在形成沟渠14b时，上述距离D1不会过大，所以第一隔离结构10的侧面也不会产生难以去除的粒子或凹凸的沟渠。换句话说，本发明可利用原本在单元区200形成存储数组的蚀刻制造工艺，以解决上述断差过大的问题。因此，本发明无需增加额外光罩或特殊制造工艺，即可进行三重栅氧化层制造工艺，以达到降低成本、简化制造工艺的功效。
请参照图1I，在沟渠14a中形成多个第二隔离结构20与并在沟渠14b中形成第三隔离结构30。多个第二隔离结构20与第三隔离结构30的材料例如是掺杂或未掺杂的氧化硅、高密度等离子氧化物、旋涂式玻璃、氮氧化硅或其组合，其形成方法可以利用浅沟渠隔离法或旋涂式玻璃法来形成。更具体地说，在一实施例中，先将旋涂式玻璃以涂布的方法涂在衬底100的表面之后，再予以固化(Curing)处理，也就是以热处理的方式在高温中将多余的溶剂赶出，使其固定，形成旋涂玻璃层。由于旋涂式玻璃具有较佳的阶梯覆盖(StepCoverage)能力与沟填(Gap Fill)能力，因此可以将上述沟渠14的空隙填满。接着进行化学机械研磨制造工艺，以平坦化上述第二隔离结构20与上述第三隔离结构30的表面，以暴露第二介电层124的表面。在一实施例中，第三隔离结构30覆盖部分第一隔离结构10，且第三隔离结构30的底部为阶梯状。在一实施例中，第一隔离结构10与多个第二隔离结构20的底部为平面。
请参照图1J，在部分单元区200以及周边区300的衬底100上形成图案化的掩模层16。接着，请参照图1K，进行蚀刻制造工艺，此蚀刻制造工艺例如是反应性离子蚀刻法，以移除单元区200的部分上述第二隔离结构20与部分上述第二介电层124。然后，请参照图1L，移除图案化的掩模层16。在一实施例中，移除图案化的掩模层16的方法可以是先以高密度等离子灰化图案化的掩模层16，之后，再进行湿式清洗制造工艺。
请参照图1M，移除周边区300的缓冲层118。在一实施例中，周边区300上的缓冲层118可以在移除介电层124的表面的原始氧化层(Native Oxide)的同时移除之，且部分上述第二隔离结构20也会同时被移除。在一实施例中，移除原始氧化层的方法可以是湿式蚀刻法，所使用的蚀刻液例如是氢氟酸、氢氟酸蒸气、硝酸和氢氟酸的混合溶液、硫酸和氢氟酸的混合溶液或热磷酸(150℃～200℃)等。然后，请参照图1N，移除第一介电层116与第二介电层124。接着移除导体层122侧壁的原始氧化层，其移除方法可以是干式蚀刻法(例如是溅镀蚀刻法、反应性离子蚀刻法)或是以氢氟酸蒸气进行湿式蚀刻等。
请参照图1O，在衬底100上依序形成栅间介电层130与导体层132(例如控制栅极)。在一实施例中，栅间介电层130例如是包含氧化层/氮化层/氧化层(Oxide-Nitride-Oxide,简称ONO)材料所构成的复合层，其形成方法可以是化学气相沉积法、热氧化法、原位蒸汽生成法、或低压自由基氧化法等。导体层132的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法来形成。在一实施例中，导体层132的厚度为10nm至40nm。
请参照图1P，在高压元件区310的栅间介电层130、导体层132以及导体层114中形成开口18。更具体地说，先在栅间介电层130上形成图案化的掩模层(未示出)，然后进行蚀刻制造工艺，此蚀刻制造工艺例如是反应性离子蚀刻法，以去除高压元件区310的部分导体层132、栅间介电层130以及导体层114，以暴露导体层114。接着，进行灰化制造工艺与湿式清洗制造工艺以去除图案化的掩模层。
请参照图1Q，在衬底100上依序形成导体层134(例如控制栅极)与硬掩模层136，以填满开口18。导体层134可以包括多晶硅层、硅化金属层或其组合。多晶硅层的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法来形成。硅化金属层的材料例如为硅化钨、硅化钛、硅化钴、硅化钽、硅化镍、硅化铂或硅化钯，其形成方法可以利用化学气相沉积制造工艺来形成。硬掩模层136的材料例如是氧化硅(SiO2)、氮化硅(SiN)、硅材料、金属材料或碳材料等。
请参照图1R，将硬掩模层136图案化。接着，以图案化后的硬掩模层136为掩模，进行蚀刻制造工艺，以移除部分导体层134、部分导体层132、部分栅间介电层130、部分导体层114以及部分高压栅介电层110，以在单元区200形成栅间介电层130以及控制栅144；在高压元件区310与低压元件区320分别形成第一栅极结构140与第二栅极结构142。
综上所述，本发明的存储元件的制造方法通过在周边区300上形成较薄的导体层114来避免第一隔离结构10的侧面的断差过大的问题。另一方面，利用缓冲层118当作蚀刻停止层，用以保护缓冲层118下方的衬底100、高压栅介电层110(可视为第一栅介电层)以及低压栅介电层112(可视为第二栅介电层)，避免后续多次光刻制造工艺的损害，进而提升产品的可靠度。此外，上述制造方法无需增加额外光罩或特殊制造工艺，即可进行三重栅氧化层制造工艺，达到降低成本、简化制造工艺以及可兼容于现有的原位蒸汽生成法、低压自由基氧化法以及炉管氧化法。
在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，是以第一导电型为N型，第二导电型为P型为例来实施，但本发明并不以此为限。P型掺杂例如是硼；N型掺杂例如是磷或是砷。
图2A至图2L为本发明的第二实施例的存储元件的制造流程剖面示意图。图4为本发明的第二实施例的存储元件的制造流程图。
请参照图2A与图4，进行步骤S201，提供衬底400，衬底400具有高压元件区610、低压元件区620以及单元区500。衬底400的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。衬底400也可以是覆硅绝缘衬底。上述衬底400具有单元区500(可视为第三区)与周边区600。更详细地说，周边区600包括高压元件区610(可视为第一区)与低压元件区620(可视为第二区)。
在单元区500的衬底400中形成具有第一导电型的深阱区410。深阱区410可以通过形成图案化的掩模层以及进行离子植入制造工艺来形成。在一实施例中，深阱区410所植入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是1000KeV至4000KeV。
在深阱区410中形成具有第二导电型的第一阱区420。第一阱区420可以通过形成图案化的掩模层以及进行离子植入制造工艺来形成。在一实施例中，第一阱区420所植入的掺杂例如是硼，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是10KeV至1000KeV。
在高压元件区610的衬底400中形成具有第二导电型的第一高压阱区430。第一高压阱区430可以通过形成图案化的掩模层以及进行离子植入制造工艺来形成。在一实施例中，第一高压阱区430所植入的掺杂例如是硼，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是10KeV至1000KeV。
在深阱区410与第一高压阱区430之间的衬底400中形成具有第一导电型的第二高压阱区440。更具体地说，在深阱区410的两侧形成二个具有第一导电型的第二高压阱区442、444，第二高压阱区442在深阱区410以及第一阱区420的一侧并与深阱区410以及第一阱区420相邻。第二高压阱区444在深阱区410与第一高压阱区430之间。第二高压阱区440可以通过形成图案化的掩模层以及进行离子植入制造工艺来形成。在一实施例中，第二高压阱区440所植入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是10KeV至2000KeV。
在低压元件区620的衬底400中形成具有第一导电型的第一低压阱区450。第一低压阱区450可以通过形成图案化的掩模层以及进行离子植入制造工艺来形成。在一实施例中，第一低压阱区450所植入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是1KeV至1000KeV。
在第一高压阱区430与第一低压阱区450之间的衬底400中形成具有第二导电型的第二低压阱区460。第二低压阱区460可以通过形成图案化的掩模层以及进行离子植入制造工艺来形成。在一实施例中，第二低压阱区460所植入的掺杂例如是硼，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是1KeV至1000KeV。
接着，进行步骤S202，在高压元件区610的衬底400上形成高压栅介电层510(可视为第一栅介电层)。高压栅介电层510的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用局部区域热氧化法来形成。在一实施例中，高压栅介电层510的厚度为30nm至70nm。
继续进行步骤S202，在低压元件区620与单元区500的衬底400上形成穿隧介电层520(可视为第二栅介电层)。穿隧介电层520的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、原位蒸汽生成法、低压自由基氧化法或炉管氧化法等来形成。在一实施例中，穿隧介电层520的厚度为5nm至9nm。
进行步骤S203，在衬底400上形成第一导体层530。第一导体层530材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法、低压化学气相沉积法或炉管氧化法来形成。在一实施例中，第一导体层530的厚度为10nm至40nm。
进行步骤S203，在第一导体层530上形成缓冲层540。缓冲层540的材料例如是氧化硅(SiO2)、碳化硅(SiC)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氮氧化硅(SiCON)或其组合，其形成方法可以利用化学气相沉积法、热氧化法或炉管氧化法等来形成。在一实施例中，缓冲层540的厚度为10nm至40nm。上述缓冲层540可用于保护其下方的衬底400、高压栅介电层510以及穿隧介电层520，避免后续多次的光刻制造工艺损害上述三者表面的质量，进而提升产品可靠度。
进行步骤S203，在缓冲层540上形成第一介电层550。第一介电层550的材料与缓冲层540不同。第一介电层550的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、热氧化法或低压化学气相沉积法等来形成。在一实施例中，第一介电层550的厚度为10nm至40nm。
请参照图2B，在衬底400上形成图案化的掩模层470。图案化的掩模层470的材料例如是碳或光刻胶类材料等。图案化的掩模层470暴露低压元件区620的部分第一介电层550的表面。
请参照图2C与图4，进行步骤S204，进行蚀刻制造工艺，依序移除低压元件区620上的部分第一介电层550、部分缓冲层540以及部分第一导体层530，以暴露穿隧介电层520的表面，移除图案化的掩模层470。在一实施例中，移除图案化的掩模层470的方法可以是先以高密度等离子灰化图案化的掩模层470之后，再进行湿式清洗制造工艺。
请参照图2D与图4，进行步骤S204，进行湿式蚀刻制造工艺，以移除低压元件区620上的穿隧介电层520。在一实施例中，湿式蚀刻制造工艺所使用的蚀刻液例如是氢氟酸、氢氟酸蒸气、硝酸和氢氟酸的混合溶液、热磷酸(150℃～200℃)或硫酸和氢氟酸的混合溶液等。更具体地说，上述湿式蚀刻制造工艺中可能耗损部分缓冲层540，使得缓冲层540的侧面形成凹陷R1。
请参照图2E与图4，进行步骤S204，在衬底400上形成低压栅介电层560(可视为第三栅介电层)。低压栅介电层560的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、原位蒸汽生成法、低压自由基氧化法或炉管氧化法等来形成。在一实施例中，低压栅介电层560的厚度为2nm至9nm。
请参照图2F与图4，进行步骤S204，在衬底400上形成第二导体层570。具体地说，第二导体层570覆盖在低压栅介电层560与缓冲层540的侧面上。第二导体层570材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法、低压化学气相沉积法或炉管氧化法来形成。在一实施例中，第二导体层570的厚度为10nm至40nm。
请参照图2G，在衬底400上形成图案化的掩模层480。图案化的掩模层480的材料例如是碳材料或光刻胶类材料等。在一实施例中，图案化的掩模层480与相邻的第二导体层570相隔D2距离。D2的距离例如为100nm至300nm。
请参照图2H，进行蚀刻制造工艺，依序移除单元区500与高压元件区610上的第二导体层570、低压栅介电层560以及第一介电层550，以暴露缓冲层540的表面。在蚀刻的过程中，为能完全移除共形在缓冲层540的侧壁的第二导体层570，第一低压阱区450中未被图案化的掩模层480覆盖的部分衬底400因蚀刻耗损，而形成凹槽R2。然后，移除图案化的掩模层480。在一实施例中，移除图案化的掩模层480的方法可以是先以高密度等离子灰化图案化的掩模层480之后，再进行湿式清洗制造工艺。
请参照图2I与图4，进行步骤S205，进行湿式蚀刻制造工艺，以移除缓冲层540以及未被第二导体层570覆盖的低压栅介电层560，裸露出由第二导体层570侧壁、穿隧介电层520侧壁以及第一低压阱区450表面与凹槽R2构成的阶梯状开口485。在一实施例中，湿式蚀刻制造工艺所使用的蚀刻液例如是氢氟酸、硝酸和氢氟酸的混合溶液、热磷酸(150℃～200℃)或磷酸和氢氟酸的混合溶液等。
请参照图2J与图4，进行步骤S206，在衬底400上依序形成第三导体层580与第二介电层590，以填满上述阶梯状开口485。第三导体层580的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法、低压化学气相沉积法或炉管氧化法来形成。在一实施例中，第三导体层580的厚度为50nm至150nm。第二介电层590的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、物理气相沉积法、热氧化法或炉管氧化法等来形成。在一实施例中，第二介电层590的厚度为10nm至100nm。
请参照图2K与图4，进行步骤S207，在衬底400中形成多个沟渠19，其中多个沟渠19穿过第二介电层590延伸至衬底400中。更具体地说，在单元区500、高压元件区610以及低压元件区620周围的衬底400中形成多个沟渠19。以单元区500与高压元件区610之间的沟渠为例，在一实施例中，先在衬底400上形成图案化的掩模层(未示出)，进行干式蚀刻制造工艺例如是反应性离子蚀刻法，去除衬底400上的部分第二介电层590、第三导体层580、第一导体层530、高压栅介电层510、穿隧介电层520、低压栅介电层560以及衬底400以形成沟渠19。
请参照图2L与图4，进行步骤S207，在沟渠19中形成多个隔离结构490。更具体地说，在衬底400上形成隔离材料层，例如是高密度等离子氧化层或旋涂式玻璃，以填满多个沟渠19。之后，利用化学机械研磨法平坦化衬底400上的隔离材料层，以暴露衬底400上的第二介电层590。接着，接续上述图1G至图1I的制造流程，在单元区400上形成存储阵列，在此不再赘述。
图3A至图3L为本发明的第三实施例的存储元件的制造流程剖面示意图。图5为本发明的第三实施例的存储元件的制造流程图。以下的实施例中，相同或相似的元件、构件、层以相似的元件符号来表示。举例来说，图2A的深阱区410与图3A的深阱区410为相同或相似的构件；图2A的第一阱区420与图3A的第一阱区420为相同或相似的构件。在此不再逐一赘述。
请同时参照图3A、图5、图2A以及图4，本发明的第三实施例的存储元件的制造流程与本发明的第二实施例的存储元件的制造流程基本上相似(即步骤S201与S301相似，步骤S202与S302相似，步骤S203与S303相似)，其步骤已在上述段落说明过，在此便不再详述。上述两者不同之处在于：第二实施例的存储元件的制造流程是在低压元件区620(可视为第二区)与单元区500(可视为第三区)的衬底400上形成穿隧介电层520(如步骤S202所示)；而第三实施例的存储元件的制造流程是在低压元件区620(可视为第二区)与单元区500(可视为第三区)的衬底400上形成低压栅介电层560(如步骤S302所示)。
接着，请参照图3B，在衬底400上形成图案化的掩模层470。图案化的掩模层470的材料例如是碳或光刻胶类材料等。图案化的掩模层470暴露单元区500以及低压元件区620的部分第一介电层550的表面。
请参照图3C与图5，进行步骤S304，进行蚀刻制造工艺，依序移除单元区500以及低压元件区620上的部分第一介电层550、缓冲层540以及第一导体层530，以暴露低压栅介电层560(可视为第二栅介电层)的表面。然后，移除图案化的掩模层470。
请参照图3D与图5，进行步骤S304，进行湿式蚀刻制造工艺，以移除单元区500以及低压元件区620上的低压栅介电层560。上述湿式蚀刻制造工艺中可能耗损部分缓冲层540，使得缓冲层540的侧面形成凹陷R3。
请参照图3E与图5，进行步骤S304，在衬底400上形成穿隧介电层520(可视为第三栅介电层)。穿隧介电层520的材料、形成方法以及厚度如上述第二实施例的穿隧介电层520所述，在此不再详述。
请参照图3F与图5，进行步骤S304，在衬底400上形成第二导体层570。具体地说，第二导体层570覆盖在穿隧介电层520的表面以及缓冲层540的侧面上。第二导体层570的材料、形成方法以及厚度如上述第二实施例的第二导体层570所述，在此不再详述。
请参照图3G，在衬底400上形成图案化的掩模层480。详细地说，图案化的掩模层480覆盖单元区500以及低压元件区620的部分第二导体层570的表面。在一实施例中，图案化的掩模层480与相邻的第二导体层570相隔D3距离。D3的距离例如为100nm至300nm。
请参照图3H，进行蚀刻制造工艺，依序移除未被图案化的掩模层480覆盖的第二导体层570、穿隧介电层520以及第一介电层550，以暴露缓冲层540的表面。在蚀刻的过程中，为能完全移除共形于缓冲层540的侧壁的第二导体层570，第一阱区420以及第一低压阱区450中未被图案化的掩模层480覆盖的部分衬底400因蚀刻耗损，而形成凹槽R4。然后，移除图案化的掩模层480。
请参照图3I与图5，进行步骤S305，进行湿式蚀刻制造工艺，以移除缓冲层540以及未被第二导体层570覆盖的穿隧介电层520，裸露出由第二导体层570侧壁、穿隧介电层520侧壁以及第一阱区420表面与凹槽R4构成的阶梯状开口485a，以及裸露出由第二导体层570侧壁、穿隧介电层520侧壁以及第一低压阱区450表面与凹槽R4构成的阶梯状开口485b。
请参照图3J与图5，进行步骤S306，在衬底400上依序形成第三导体层580与第二介电层590，以填满上述阶梯状开口485a、485b。第三导体层580与第二介电层590的材料、形成方法以及厚度如上述第二实施例的第三导体层580与第二介电层590所述，在此不再详述。
请参照图3K与图5，进行步骤S307，在衬底400中形成多个沟渠19，其中多个沟渠19穿过第二介电层590延伸至衬底400中。更具体地说，于单元区500、高压元件区610以及低压元件区620周围的衬底400中形成多个沟渠19。
请参照图3L与图5，进行步骤S307，在沟渠19中形成多个隔离结构490。隔离结构490位于单元区500、高压元件区610以及低压元件区620周围的衬底400中，其可用以电性隔离单元区500、高压元件区610以及低压元件区620中的各个元件。接着，接续上述图1G至图1I的制造流程，在单元区400上形成存储阵列，在此不再赘述。
值得注意的是，本发明的第三实施例的存储元件的制造流程是先形成高压栅介电层510，再形成低压栅介电层560(如步骤S302所示)。然后，再形成穿隧介电层520(如步骤S304所示)。相较高压栅介电层510与低压栅介电层560的形成顺序，穿隧介电层520较晚形成，因此，其可避免多次的光刻制造工艺损害上述穿隧介电层520表面的质量，进而提升产品可靠度。
此外，就制造工艺流程而言，本发明的存储元件的制造流程顺序并不设限。举例来说，本发明的存储元件的制造方法可先形成高压栅介电层510，再形成低压栅介电层560，然后，再形成穿隧介电层520；又或者是先形成高压栅介电层510，再形成穿隧介电层520，然后，再形成低压栅介电层560。
综上所述，本发明的存储元件的制造方法无需通过现行的氮植入制造工艺，便可形成三重氧化层的存储元件。因此，由于氮植入导致硅衬底与氧化硅层之间的不良界面，降低此界面的离子迁移(Ion Mobility)，进而延缓氧化硅的生成速率的问题便可迎刃而解。且本发明也可兼容于现有的高质量的湿式氧化制造工艺，例如原位蒸汽生成法以及低压自由基氧化法等，因此可增加高质量氧化硅的生成速率，提升整体存储元件的制造工艺速率，以降低生产成本。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种存储元件的制造方法，其特征在于，包括：
提供衬底，所述衬底具有第一区、第二区以及第三区；
在所述第一区的所述衬底上形成第一栅介电层；
在所述第二区与所述第三区的所述衬底上形成第二栅介电层；
在所述衬底上依序形成第一导体层与第一介电层；
在所述第一区与所述第三区之间形成穿过所述第一介电层且延伸至所述衬底中的第一隔离结构；
在所述衬底上形成缓冲层；
依序移除所述第三区的所述缓冲层、所述第一介电层、所述第一导体层以及所述第二栅介电层，以暴露所述衬底的表面；
在所述第三区的所述衬底上形成第三栅介电层；
在所述衬底上依序形成第二导体层以及第二介电层；
在所述第三区的所述第二介电层、所述第二导体层、所述第三栅介电层以及所述衬底中形成多个沟渠；
在所述第三区的所述衬底上形成多个第二隔离结构，且所述第二隔离结构填满所述沟渠；以及
移除所述第一区与所述第二区的所述缓冲层。
2.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第二隔离结构的材料包括旋涂式玻璃或高密度等离子氧化物。
3.根据权利要求1所述的存储元件的制造方法，其特征在于，在形成所述第二隔离结构时还包括：
在所述第一隔离结构一侧形成第三隔离结构，其中所述第三隔离结构覆盖部分所述第一隔离结构，且所述第三隔离结构的底部为阶梯状。
4.根据权利要求1所述的存储元件的制造方法，其特征在于，移除所述缓冲层后还包括：
移除所述第一区与所述第二区上的所述第一介电层与所述第三区上的所述第二介电层；
在所述衬底上依序形成栅间介电层与第三导体层；
在所述第一区的所述第三导体层、所述栅间介电层以及所述第一导体层中形成开口；
在所述衬底上依序形成第四导体层与图案化的硬掩模层，以填满所述开口；以及
进行蚀刻制造工艺，移除部分所述第四导体层、所述第三导体层、所述栅间介电层以及所述第一导体层，以在所述第三区留下所述栅间介电层并形成控制栅，并在所述第一区形成栅极结构。
5.根据权利要求1所述的存储元件的制造方法，其特征在于，所述缓冲层的材料包括氧化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或其组合。
6.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第二导体层的厚度大于所述第一导体层的厚度。
7.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一导体层与所述第二导体层的材料包括掺杂多晶硅、非掺杂多晶硅或其组合。
8.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一栅介电层的厚度、所述第二栅介电层的厚度以及所述第三栅介电层的厚度彼此不同。
9.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第三区的所述第三栅介电层为穿隧介电层。
10.一种存储元件，其特征在于，包括：
衬底，具有第一区、第二区以及第三区；
第一栅极结构，位于所述第一区的所述衬底上，其中所述第一栅极结构包括：第一栅介电层，位于所述第一区的所述衬底上；以及第一导体层，位于所述第一栅介电层上；
第二栅极结构，位于所述第二区的所述衬底上，其中所述第二栅极结构包括：第二栅介电层，位于所述第二区的所述衬底上；以及第二导体层，位于所述第二栅介电层上；
第三导体层，位于所述第三区的所述衬底上；
第三栅介电层，位于所述第三区的所述衬底与所述第三导体层之间，其中所述第三导体层的厚度大于所述第一导体层的厚度，且所述第三导体层的厚度大于所述第二导体层的厚度；
第一隔离结构，位于所述第三区与所述第一区之间的所述衬底中；
多个第二隔离结构，位于所述第三区的所述衬底中；以及
第三隔离结构，覆盖部分所述第一隔离结构，且所述第三隔离结构的底部为阶梯状。
11.根据权利要求10所述的存储元件，其特征在于，还包括：
栅间介电层，位于所述第三区的所述第三导体层上、所述第一区的所述第一导体层上以及所述第二区的所述第二导体层上；以及
第四导体层，位于所述栅间介电层上。
12.一种存储元件的制造方法，其特征在于，包括：
提供衬底，所述衬底具有第一区、第二区以及第三区；
在所述第一区的所述衬底上形成第一栅介电层；
在所述第二区与所述第三区的所述衬底上形成第二栅介电层；
在所述衬底上依序形成第一导体层、缓冲层以及第一介电层；
移除所述第二区的部分所述第一介电层、部分所述缓冲层、部分所述第一导体层以及部分所述第二栅介电层，以暴露所述第二区的部分所述衬底的表面；
在所述第二区的所述衬底上依序形成第三栅介电层与第二导体层；
移除所述缓冲层；
在所述衬底上依序形成第三导体层与第二介电层；以及
在所述衬底中形成多个隔离结构，其中所述隔离结构穿过所述第二介电层延伸至所述衬底中。
13.根据权利要求12项所述的存储元件的制造方法，其特征在于，在形成所述第三栅介电层与所述第二导体层时，同时在所述第二区的所述衬底中形成凹槽，且形成所述隔离结构之一的方法包括移除所述凹槽周围的所述衬底、所述第一导体层以及所述凹槽上方的所述第三导体层与所述第二介电层，以形成沟渠；以及于所述沟渠中填入隔离材料层。
14.根据权利要求12项所述的存储元件的制造方法，其特征在于，所述第三区的所述第二栅介电层为穿隧介电层。
15.根据权利要求12项所述的存储元件的制造方法，其特征在于，在移除所述第二区的部分所述第一介电层、部分所述缓冲层、部分所述第一导体层以及部分所述第二栅介电层的步骤中，还包括：
移除所述第三区的部分所述第一介电层、部分所述缓冲层、部分所述第一导体层以及部分所述第二栅介电层，以暴露所述第三区的部分所述衬底的表面。
16.根据权利要求15项所述的存储元件的制造方法，其特征在于，在所述第二区的所述衬底上依序形成所述第三栅介电层与所述第二导体层的步骤中，还包括：
在所述第三区的所述衬底上依序形成所述第三栅介电层与所述第二导体层。
17.根据权利要求16项所述的存储元件的制造方法，其特征在于，所述第三区的所述第三栅介电层为穿隧介电层。
18.根据权利要求16项所述的存储元件的制造方法，其特征在于，在所述第二区与所述第三区的所述衬底上形成所述第三栅介电层与所述第二导体层时，同时在所述第二区与所述第三区的所述衬底中分别形成两个凹槽，且形成所述隔离结构之一的方法包括移除所述凹槽周围的所述衬底、所述第一导体层以及所述凹槽上方的所述第三导体层与所述第二介电层，以分别形成两个沟渠；以及于所述沟渠中填入隔离材料层。
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