CN107799528A - 存储元件的制造方法 - Google Patents

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Abstract

本发明提供一种存储元件的制造方法，包括于第一区的衬底上形成第一栅介电层。于第二区与第三区的衬底上形成第二栅介电层。于衬底上形成第一导体层。于第一导体层上直接形成第一介电层。移除第二区的部分第一介电层、部分第一导体层以及部分第二栅介电层。于第二区的衬底上依序形成第三栅介电层与第二导体层。于衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，其中隔离结构穿过第二介电层延伸至衬底中。本发明可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。

Description

存储元件的制造方法
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种存储元件的制造方法。
背景技术
随着科技日新月异，半导体元件为了达到降低成本及简化工艺步骤的需求，将晶胞区(Cell Region)与周边区(Periphery Region)的元件整合在同一芯片上已逐渐成为一种趋势。三重栅氧化层(Triple Gate Oxide)工艺则是其中一种能将上述二者整合在同一芯片上的方法。
然而，在已知的三重栅氧化层工艺中，缓冲氧化层容易残留在浮置栅极之间，导致浮置栅极的电阻值升高、后续形成在浮置栅极上的接触窗的电阻值增加等问题，进而影响产品的效能、可靠度以及良率。
发明内容
本发明提供一种不具有形成缓冲氧化层步骤的存储元件的制造方法，其可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。
本发明提供一种不具有形成缓冲氧化层步骤的存储元件的制造方法，其可简化工艺并且降低生产成本。
本发明提供一种存储元件的制造方法，其步骤如下。提供衬底，此衬底具有第一区、第二区以及第三区。于第一区的衬底上形成第一栅介电层。于第二区与第三区的衬底上形成第二栅介电层。于衬底上形成第一导体层。于第一导体层上直接形成第一介电层。移除第二区的部分第一介电层、部分第一导体层以及部分第二栅介电层，以暴露第二区的部分衬底的表面。于第二区的衬底上依序形成第三栅介电层与第二导体层。于衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，其中隔离结构穿过第二介电层延伸至衬底中。
基于上述，本发明提供一种存储元件的制造方法，其利用三重栅氧化层工艺将晶胞区与周边区的元件整合在同一芯片上。另外，上述三重栅氧化层工艺不具有形成缓冲氧化层的步骤，因此，其可避免浮置栅极之间的缓冲氧化层残留的问题。如此一来，本发明的存储元件的制造方法便可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。此外，相较于一种技术，由于本发明的存储元件的制造方法省略了形成缓冲氧化层步骤，因此，本发明可简化工艺并且降低生产成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1K为本发明的第一实施例的存储元件的制造流程剖面示意图；
图2A至图2K为本发明的第二实施例的存储元件的制造流程剖面示意图；
图3为本发明的第一实施例的存储元件的制造流程图；
图4为本发明的第二实施例的存储元件的制造流程图。
附图标记：
19：沟渠；
400：衬底；
410：深井区；
420：第一井区；
430：第一高压井区；
440、442、444：第二高压井区；
450：第一低压井区；
460：第二低压井区；
470、480：掩膜层；
485、485a、485b：阶梯状开口；
490：隔离结构；
500：晶胞区；
510：高压栅介电层；
520：穿隧介电层；
530：第一导体层；
550：第一介电层；
560：低压栅介电层；
570：第二导体层；
580：第三导体层；
590：第二介电层；
600：周边区；
610：高压元件区；
620：低压元件区；
D1、D2：距离；
R1、R3：凹陷；
R2、R4：凹槽；
S101～S107、S201～S207：步骤。
具体实施方式
在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，是以第一导电型为N型，第二导电型为P型为例来实施，但本发明并不以此为限。P型掺杂例如是硼；N型掺杂例如是磷或是砷。
图1A至图1K为本发明的第一实施例的存储元件的制造流程剖面示意图。图3为本发明的第一实施例的存储元件的制造流程图。
请参照图1A与图3，进行步骤S101，提供衬底400，衬底400的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。在一实施例中，衬底400也可以是覆硅绝缘(SOI)衬底。上述衬底400具有晶胞区500(可视为第三区)与周边区600。更详细地说，周边区600包括高压元件区610(可视为第一区)与低压元件区620(可视为第二区)。
在一实施例中，在晶胞区500的衬底400中可包括具有第一导电型的深井区410、具有第二导电型的第一井区420以及具有第一导电型的第二高压井区440。高压元件区610的衬底400中可包括具有第二导电型的第一高压井区430。低压元件区620的衬底400中可包括具有第一导电型的第一低压井区450以及具有第二导电型的第二低压井区460。但本发明不以此为限，在其他实施例中，晶胞区500、高压元件区610以及低压元件区620的衬底400中也可包括多种井区及其组合。
详细地说，深井区410可位于晶胞区500的衬底400中。深井区410可以藉由形成图案化的掩膜层以及进行离子植入工艺来形成。在一实施例中，深井区410所植入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是1000KeV至4000KeV。
第一井区420可位于深井区410上，其可以藉由形成图案化的掩膜层以及进行离子植入工艺来形成。在一实施例中，第一井区420所植入的掺杂例如是硼，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是10KeV至1000KeV。
第二高压井区440可包括二个具有第一导电型的第二高压井区442、第二高压井区444。第二高压井区442、第二高压井区444分别位于深井区410以及第一井区420的两侧。换言之，深井区410以及第一井区420位于第二高压井区442、第二高压井区444之间。第二高压井区442、第二高压井区444可以藉由形成图案化的掩膜层以及进行离子植入工艺来形成。在一实施例中，第二高压井区442、第二高压井区444所植入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是10KeV至2000KeV。
第一高压井区430位于高压元件区610的衬底400中。第一高压井区430可以藉由形成图案化的掩膜层以及进行离子植入工艺来形成。在一实施例中，第一高压井区430所植入的掺杂例如是硼，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是10KeV至1000KeV。
第一低压井区450位于于低压元件区620的衬底400中。第一低压井区450可以藉由形成图案化的掩膜层以及进行离子植入工艺来形成。在一实施例中，第一低压井区450所植入的掺杂例如是磷或是砷，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是1KeV至1000KeV。
第二低压井区460位于于第一高压井区430与第一低压井区450之间的衬底400中。第二低压井区460可以藉由形成图案化的掩膜层以及进行离子植入工艺来形成。在一实施例中，第二低压井区460所植入的掺杂例如是硼，掺杂的剂量例如是1×1010/cm2至1×1014/cm2，植入的能量例如是1KeV至1000KeV。
接着，请继续参照图1A与图3，进行步骤S102，于高压元件区610的衬底400上形成高压栅介电层510(可视为第一栅介电层)。高压栅介电层510的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用局部区域热氧化法来形成。在一实施例中，高压栅介电层510的厚度为30nm至70nm。
继续进行步骤S102，于晶胞区500与低压元件区620的衬底400上形成穿隧介电层520(可视为第二栅介电层)。穿隧介电层520的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、原位蒸汽生成法、低压自由基氧化法或炉管氧化法等来形成。在一实施例中，穿隧介电层520的厚度为5nm至9nm。
之后，进行步骤S103，于衬底400上形成第一导体层530。第一导体层530材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法、低压化学气相沉积法或炉管氧化法来形成。在一实施例中，第一导体层530的厚度为10nm至40nm。
继续进行步骤S103，于第一导体层530上直接形成第一介电层550。详细地说，第一介电层550与第一导体层530直接接触，两者之间并不具有任何氧化层。在一实施例中，第一介电层550的材料例如是氮化硅层，其形成方法可以利用化学气相沉积法来形成。在一实施例中，第一介电层550的厚度为10nm至40nm。由于第一介电层550的厚度够薄，因此，本实施例的第一介电层550的应力影响可忽略不计。
请参照图1B，在衬底400上形成图案化的掩膜层470。图案化的掩膜层470的材料例如是碳或光阻类材料等。图案化的掩膜层470暴露低压元件区620的部分第一介电层550的表面。
请参照图1C与图3，进行步骤S104，进行蚀刻工艺，依序移除低压元件区620上的部分第一介电层550以及部分第一导体层530，以暴露穿隧介电层520的表面。然后，移除图案化的掩膜层470。在一实施例中，移除图案化的掩膜层470的方法可以是先以高密度等离子体灰化图案化的掩膜层470之后，再进行湿式清洗工艺。
请参照图1D与图3，进行步骤S104，进行湿式蚀刻工艺，以移除低压元件区620上的部分穿隧介电层520。在一实施例中，湿式蚀刻工艺所使用的蚀刻液例如是氢氟酸、氢氟酸蒸气、硝酸和氢氟酸的混合溶液、热磷酸(150℃～200℃)或硫酸和氢氟酸的混合溶液等。更具体地说，上述湿式蚀刻工艺中可能耗损部分第一导体层530以及部分第一导体层530下方的穿隧介电层520，使得剩余的第一导体层530的侧面以及剩余的穿隧介电层520的侧面形成凹陷R1。
请参照图1E与图3，进行步骤S104，在衬底400上形成低压栅介电层560(可视为第三栅介电层)。低压栅介电层560覆盖第一介电层550的表面以及低压元件区620的衬底400的部分顶面。也就是说，低压栅介电层560未覆盖剩余的第一导体层530的侧面以及剩余的穿隧介电层520的侧面。在一实施例中，低压栅介电层560的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、原位蒸汽生成法、低压自由基氧化法或炉管氧化法等来形成。在一实施例中，低压栅介电层560的厚度为2nm至9nm。
请参照图1E、图1F与图3，进行步骤S104，在衬底400上形成第二导体层570。具体地说，第二导体层570覆盖在低压栅介电层560的表面、剩余的第一导体层530的侧面以及剩余的穿隧介电层520的侧面上。也就是说，第二导体层570不仅共形形成在低压栅介电层560的表面上，还填入凹陷R1处。在一实施例中，第二导体层570材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法、低压化学气相沈积法或炉管氧化法来形成。在一实施例中，第二导体层570的厚度为10nm至40nm。
请参照图1G，在衬底400上形成图案化的掩膜层480。图案化的掩膜层480的材料例如是碳材料或光阻类材料等。在一实施例中，图案化的掩膜层480与相邻的第二导体层570相隔D1距离。D1的距离可例如为100nm至300nm。
请参照图1G、图1H与图3，进行步骤S105，进行蚀刻工艺，依序移除晶胞区500与高压元件区610上的第二导体层570、低压栅介电层560以及第一介电层550，以暴露第一导体层530的表面。在蚀刻的过程中，为了能完全移除共形在低压栅介电层560的表面上的第二导体层570，未被图案化的掩膜层480覆盖的部分第一低压井区450(即衬底400)因蚀刻耗损，而形成凹槽R2。此时，第一导体层530的侧壁、穿隧介电层520的侧壁以及第一低压井区450的顶面与凹槽R2可构成阶梯状开口485。然后，移除图案化的掩膜层480。在一实施例中，移除图案化的掩膜层480的方法可以是先以高密度等离子体灰化图案化的掩膜层480之后，再进行湿式清洗工艺。
请参照图1I与图3，进行步骤S106，于衬底400上依序形成第三导体层580与第二介电层590，以填满上述阶梯状开口485。第三导体层580的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法、低压化学气相沉积法或炉管氧化法来形成。在一实施例中，第三导体层580的厚度为50nm至150nm。第二介电层590的材料例如是氧化硅层、氮氧化硅层或氮化硅层，其形成方法可以利用化学气相沉积法、物理气相沉积法、热氧化法或炉管氧化法等来形成。在一实施例中，第二介电层590的厚度为10nm至100nm。
请参照图1I、图1J与图3，进行步骤S107，于衬底400中形成多个沟渠19，其中多个沟渠19穿过第二介电层590延伸至衬底400中。更具体地说，于晶胞区500、高压元件区610以及低压元件区620周围的衬底400中形成多个沟渠19。以晶胞区500与高压元件区610之间的沟渠为例，在一实施例中，先在衬底400上形成图案化的掩膜层(未显示)，进行干式蚀刻工艺例如是反应性离子蚀刻法，去除衬底400上的部分第二介电层590、部分第三导体层580、部分第一导体层530、部分高压栅介电层510、部分穿隧介电层520、部分低压栅介电层560以及部分衬底400以形成沟渠19。
请参照图1J、图1K与图3，进行步骤S107，于沟渠19中形成多个隔离结构490。更具体地说，在衬底400上形成隔离材料层，例如是高密度等离子体氧化层或旋涂式玻璃，以填满多个沟渠19。之后，利用化学机械研磨法平坦化衬底400上的隔离材料层，以暴露衬底400上的第二介电层590。接着，在晶胞区400上形成记忆阵列，此步骤为本发明领域中普通技术人员所熟知，于此便不再详述。虽然图1K中所显示的隔离结构490的顶面与其两侧的第二介电层590的顶面并非同一平面，但本发明不以此为限。在其他实施例中，隔离结构490的顶面与其两侧的第二介电层590的顶面可例如是同平面。
图2A至图2K为本发明的第二实施例的存储元件的制造流程剖面示意图。图4为本发明的第二实施例的存储元件的制造流程图。以下的实施例中，相同或相似的元件、构件、层以相似的元件符号来表示。举例来说，图1A的深井区410与图2A的深井区410为相同或相似的构件。于此不再逐一赘述。
请同时参照图2A、图4、图1A以及图3，本发明第二实施例的存储元件的制造流程与本发明的第一实施例的存储元件的制造流程基本上相似(即步骤S101与步骤S201相似，步骤S102与步骤S202相似，步骤S103与步骤S203相似)，其步骤已在上述段落说明过，于此便不再详述。上述两者不同之处在于：第一实施例的存储元件的制造流程是在低压元件区620(可视为第二区)与晶胞区500(可视为第三区)的衬底400上形成穿隧介电层520(如步骤S202所示)；而第二实施例的存储元件的制造流程是在低压元件区620(可视为第二区)与晶胞区500(可视为第三区)的衬底400上形成低压栅介电层560(如步骤S202所示)。
接着，请参照图2B，在衬底400上形成图案化的掩膜层470。图案化的掩膜层470的材料例如是碳或光阻类材料等。图案化的掩膜层470暴露晶胞区500以及低压元件区620的部分第一介电层550的表面。
请参照图2C与图4，进行步骤S204，进行蚀刻工艺，依序移除晶胞区500以及低压元件区620上的部分第一介电层550以及第一导体层530，以暴露低压栅介电层560(可视为第二栅介电层)的表面。然后，移除图案化的掩膜层470。
请参照图2D与图4，进行步骤S204，进行湿式蚀刻工艺，以移除晶胞区500以及低压元件区620上的低压栅介电层560。上述湿式蚀刻工艺中可能耗损部分第一导体层530以及部分第一导体层530下方的低压栅介电层560，使得剩余的第一导体层530的侧面以及剩余的低压栅介电层560的侧面形成凹陷R3。
请参照图2E与图4，进行步骤S204，在衬底400上形成穿隧介电层520(可视为第三栅介电层)。穿隧介电层520覆盖第一介电层550的表面以及衬底400的部分顶面。换言之，穿隧介电层520未覆盖剩余的第一导体层530的侧面。穿隧介电层520的材料、形成方法以及厚度如上述第一实施例之穿隧介电层520所述，于此不再详述。
请参照图2E、图2F与图4，进行步骤S204，在衬底400上形成第二导体层570。具体地说，第二导体层570覆盖在穿隧介电层520的表面以及剩余的第一导体层530的侧面上。也就是说，第二导体层570不仅共形形成在穿隧介电层520的表面上，还填入凹陷R3处。第二导体层570的材料、形成方法以及厚度如上述第一实施例的第二导体层570所述，于此不再详述。
请参照图2G，在衬底400上形成图案化的掩膜层480。详细地说，图案化的掩膜层480覆盖晶胞区500以及低压元件区620的部分第二导体层570的表面。在一实施例中，图案化的掩膜层480与相邻的第二导体层570相隔D2距离。D2的距离可例如为100nm至300nm。
请参照图2G、图2H与图4，进行步骤S205，进行蚀刻制程，依序移除未被图案化的掩膜层480覆盖的第二导体层570、穿隧介电层520以及第一介电层550，以暴露第一导体层530的表面。在蚀刻的过程中，为能完全移除共形于第一导体层530的侧壁的第二导体层570，未被图案化的掩膜层480覆盖的部分第一井区420、第一低压井区450以及第二低压井区460(亦即衬底400)因蚀刻耗损，而形成凹槽R4。此时，第二导体层570侧壁、穿隧介电层520侧壁以及第一井区420表面与凹槽R4构成的阶梯状开口485a；而第二导体层570侧壁、穿隧介电层520侧壁以及第一低压井区450表面与凹槽R4构成的阶梯状开口485b。然后，移除图案化的掩膜层480。
请参照图2I与图4，进行步骤S206，于衬底400上依序形成第三导体层580与第二介电层590，以填满上述阶梯状开口485a、阶梯状开口485b。第三导体层580与第二介电层590的材料、形成方法以及厚度如上述第一实施例之第三导体层580与第二介电层590所述，于此不再详述。
请参照图2J与图4，进行步骤S207，于衬底400中形成多个沟渠19，其中多个沟渠19穿过第二介电层590延伸至衬底400中。更具体地说，于晶胞区500、高压元件区610以及低压元件区620周围的衬底400中形成多个沟渠19。
请参照图2K与图4，进行步骤S207，于沟渠19中形成多个隔离结构490。隔离结构490位于晶胞区500、高压元件区610以及低压元件区620周围的衬底400中，其可用以电性隔离晶胞区500、高压元件区610以及低压元件区620中的各个元件。接着，在晶胞区400上形成记忆阵列，此步骤为本发明领域中普通技术人员所熟知，于此便不再详述。
值得注意的是，本实施例提供一种存储元件的制造方法，其不具有形成缓冲氧化层的步骤。因此，本实施例可避免第一导体层530与第三导体层580(亦即浮置栅极)之间的缓冲氧化层残留的问题。同时，本实施例也可简化工艺并且降低生产成本。
另外，本发明的第二实施例的存储元件的制造流程是先形成高压栅介电层510，再形成低压栅介电层560(如步骤S202所示)。然后，再形成穿隧介电层520(如步骤S204所示)。相较高压栅介电层510与低压栅介电层560的形成顺序，穿隧介电层520较晚形成，因此，其可避免多数次的光刻工艺损害上述穿隧介电层520表面的品质，进而提升产品可靠度。
此外，就工艺流程而言，本发明的存储元件的制造流程顺序并不设限。举例来说，本发明的存储元件的制造方法可先形成高压栅介电层510，再形成低压栅介电层560，然后，再形成穿隧介电层520；又或者是先形成高压栅介电层510，再形成穿隧介电层520，然后，再形成低压栅介电层560。
综上所述，本发明提供一种存储元件的制造方法，其利用三重栅氧化层工艺将晶胞区与周边区的元件整合在同一芯片上。另外，上述三重栅氧化层制程不具有形成缓冲氧化层的步骤，因此，其可避免浮置栅极之间的缓冲氧化层残留的问题。如此一来，本发明的存储元件的制造方法便可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。此外，相较于已知技术，由于本发明的存储元件的制造方法省略了形成缓冲氧化层步骤，因此，本发明可简化工艺并且降低生产成本。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，均在本发明范围内。

Claims (10)

1.一种存储元件的制造方法，其特征在于，包括：
衬底，所述衬底具有第一区、第二区以及第三区；
于所述第一区的所述衬底上形成第一栅介电层；
于所述第二区与所述第三区的所述衬底上形成第二栅介电层；
于所述衬底上形成第一导体层；
于所述第一导体层上直接形成第一介电层；
移除所述第二区的部分所述第一介电层、部分所述第一导体层以及部分所述第二栅介电层，以暴露所述第二区的部分所述衬底的表面；
于所述第二区的所述衬底上依序形成第三栅介电层与第二导体层；
于所述衬底上依序形成第三导体层与第二介电层；以及
在所述衬底中形成多个隔离结构，其中所述些隔离结构穿过所述第二介电层延伸至所述衬底中。
2.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一导体层与所述第一介电层直接接触。
3.根据权利要求1所述的存储元件的制造方法，其特征在于，在形成所述第三栅介电层与所述第二导体层时，同时在所述第二区的所述衬底中形成一凹槽，且形成所述多个隔离结构之一的方法包括移除所述凹槽周围的所述衬底、所述第一导体层以及所述凹槽上方的所述第三导体层与所述第二介电层，以形成一沟渠；以及于所述沟渠中填入隔离材料层。
4.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第三区的所述第二栅介电层为穿隧介电层。
5.根据权利要求1所述的存储元件的制造方法，其特征在于，在移除所述第二区的部分所述第一介电层、部分所述第一导体层以及部分所述第二栅介电层的步骤中，还包括：
移除所述第三区的部分所述第一介电层、部分所述第一导体层以及部分所述第二栅介电层，以暴露所述第三区的部分所述衬底的表面。
6.根据权利要求5所述的存储元件的制造方法，其特征在于，在所述第二区的所述衬底上依序形成所述第三栅介电层与所述第二导体层的步骤中，还包括：
于所述第三区的所述衬底上依序形成所述第三栅介电层与所述第二导体层，其中所述第三区的所述第三栅介电层为穿隧介电层。
7.根据权利要求6所述的存储元件的制造方法，其特征在于，在所述第二区与所述第三区的所述衬底上形成所述第三栅介电层与所述第二导体层时，同时在所述第二区与所述第三区的所述衬底中分别形成两个凹槽，且形成所述多个隔离结构之一的方法包括：移除所述些凹槽周围的所述衬底、所述第一导体层以及所述些凹槽上方的所述第三导体层与所述第二介电层，以分别形成两个沟渠；以及于所述些沟渠中填入隔离材料层。
8.根据权利要求1所述的存储元件的制造方法，其特征在于，在形成所述第一栅介电层之前，还包括：
于所述第三区的所述衬底中形成具有第一导电型的深井区；
于所述深井区上形成具有第二导电型的第一井区；以及
于所述深井区的两侧分别形成具有所述第一导电型的两个高压井区。
9.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一栅介电层的厚度、所述第二栅介电层的厚度以及所述第三栅介电层的厚度彼此不同。
10.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一介电层的厚度为10nm至40nm之间。
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