JP4290983B2 - 半導体タイリング構造体及びその製造方法 - Google Patents

Description

【０００１】
（関連出願）
本発明は、事件番号ＳＣ９１ １１ ５Ａ「マスクを設計するためのプロセスにおける半導体デバイス（Semiconductor Device In A Process For Designing A Mask）」と譲受人が共通であり、同開示の内容は参照によりここに援用される。
【０００２】
（発明の分野）
本発明は、半導体デバイス製造の分野に関連し、より詳細には、デバイスの１つ以上の層に各種パラメータに基づいて構造的タイル（ｓｔｒｕｃｔｕｒａｌ ｔｉｌｅ）を選択的に組み込み、全体的な平坦性を向上させた半導体プロセスに関する。
【０００３】
（関連技術）
半導体製造業者の大半が採用しているＣＭＯＳプロセスを利用した半導体製造においては、通常、活性レベル及びウェルレベルのトランジスタ分離モジュールが存在する。活性レベル及びウェルレベルの形成工程の完了後に、トその上にランジスタが形成される面がほぼ平坦な表面として形成されていることが大いに望ましい。トランジスタを形成する面をより平坦な表面として形成するため、形状（ｔｏｐｏｇｒａｐｈｙ）モデリング及びモデルベースのタイリング（ｔｉｌｉｎｇ）が用いられてきた。タイリングとは、マスクにダミー（すなわち機能を持たない）構造体を配置することによって、形状的なばらつきを低減させる工程を指す。例えば、デバイスの分離構造（分離マスク）を画定するマスクにおいては、後でデバイス層が形成される面を高い均一性を有する表面として形成することのみを目的として、活性領域の「アイランド」すなわち「タイル」が分離トレンチ内に組み込まれ得る。従来の形状モデリング及びモデルベースのタイリングは、典型的には特定の層のレイアウト又は空間的形状寸法（ｇｅｏｍｅｔｒｙ）のみに基づいたものであった。例えば、分離マスクのタイリングは、マスク内の分離構造体の寸法及び間隔のみに基づいていた。このため、活性レベルでの従来の形状モデリングは、ウェルのマスクからのＮドープされたフィールド酸化膜とＰドープされたフィールド酸化膜との間のエッチング速度の差に起因する形状的なばらつき等の他の要因は考慮されない。
【０００４】
図１１に、半導体ウェハの部分断面図を示す。本図では、ウェハ基板１１０１に分離トレンチが形成されており、活性領域１１０３ａ，１１０３ｂと、本明細書においてタイルと呼ぶダミー（すなわち機能を持たない）構造体１１０５とが画定されている。基板１１０１のウェル１１０９に形成されたトレンチは参照符号１１１１として、それ以外の分離トレンチは参照符号１１１３として示されている。製造プロセスを知る当業者は、ウェル１１０９の形成時に、通常、分離トレンチ１１１１には第１の極性を有する不純物種が注入され、通常、トレンチ１１１１には第２の種類の不純物が注入されることを理解する。このドーピング特性（ｐｒｏｆｉｌｅ）の違い、及びドーピング種の違いよって、トレンチ酸化物のエッチングの際のエッチング速度に差が生ずる。図１１に示すように、エッチング速度の差によって、上部表面の平坦性が損なわれる。ディープサブミクロン集積回路の製造においては、焦点のラチチュードを増大させ、リソグラフィー上の問題及び電気的な問題を最低限に抑えるために、表面の平坦化が大いに望まれている。層の最終的な平坦度を決定する上で、酸化膜内の不純物濃度の差に起因する形状的なばらつきの程度は、形状自体と同程度に影響を及ぼし得る。したがって、最終的な形状に影響を与える複数の層が存在する場合、１つの層の形状寸法又はレイアウトのみならず、他のパラメータによって生ずる形状のばらつきを考慮した半導体の設計及び製造方法を採用することが望ましい。
【０００５】
本発明は例示のみを目的として記載されており、添付の図面に限定されない。下記の図面において、類似の要素には同一の参照符号が付されている。
図面中の要素は、簡潔を期して理解しやすいように描かれており、必ずしも実寸どおりではないことを当業者は理解する。例えば、本発明の種々の実施形態の理解を助けるべく、図面中の一部要素が、他の要素と比べて大きく記載されていることがある。
【０００６】
（詳細説明）
本発明は、一般に、形状タイルを生成するための形状モデルに、デバイスの種々の特性を取り入れることによって、ほぼ平坦な表面を形成する方法に関する。形状タイル（「タイル」ともいう）とは、広い空きトレンチ領域をなくすことによって平坦性を向上させることを目的とした、機能を有さない構造体を指す。形状モデルに取り入れられる特性情報には、例えば、ウェットエッチングされる酸化膜のドーパント種がある。これによって、ゲート形成などの重要なプロセスレベルの前に、良好な形状モデルが得られるとともに、空間的なばらつきが低減する（すなわち、平坦性が向上する）。例えば、半導体デバイス（集積回路）のＮウェル部分及びＰウェル部分に、類似する活性レベルパターンが含まれる場合、各ウェル内の酸化膜のエッチング速度の観察可能なばらつきに対処するため、この２つの部分のタイリングを変えることが考えられる。
【０００７】
図１に、製造プロセスの中間段階にある半導体デバイス１０１の部分断面図を示す。図中の製造プロセス段階においては、半導体デバイス１０１は、半導体基板１００を有し、この上にパッド酸化物層１０２及び窒化物層１０４が堆積されている。半導体基板１００は、典型的には、ホウ素などのＰ型ドーパントが少量ドープされた単結晶シリコン格子からなるが、その他の実施形態ではＮ型基板が使用され得る。基板１００は、第１トレンチ分離領域１０８及び第２トレンチ分離領域１１０を有する。２つの分離領域は、構造的タイルを十分収容可能な面積を有する。換言すれば、２つの分離領域は、この領域内にある活性構造に対して構造的タイルを収容するために十分な寸法を有する。このような場合、分離領域１０８，１１０は許容可能なタイリング領域（ａｌｌｏｗａｂｌｅ ｔｉｌｉｎｇ ｒｅｇｉｏｎ）を有すると言われ、タイルを収容するために十分な面積を有さない分離領域とは区別される。
【０００８】
パッド酸化物層１０２の膜厚は約１５ナノメートルであり得、窒化物層１０４の膜厚は約１４０ナノメートルであり得る。窒化物層１０４の上部には、複数のレジスト構造体１０６がパターニングされている。一実施形態においては、レジスト構造体１０６のパターンは、後の工程において基板１００に形成される分離トレンチの位置を画定する。
【０００９】
図２において、エッチング工程が実行されて、レジスト構造体１０６が画定するパターンに従って、分離トレンチ２０２，２０４が基板１００に形成される（レジストは既に剥離されており、図２には記載されていない）。典型的には、分離トレンチ２０２，２０４は、反応性イオンエッチング（ＲＩＥ）工程などの異方性エッチング工程によって形成される。分離トレンチ２０２，２０４と同時に、活性領域２０６，２０８及びタイル２１０，２１２も形成される。
【００１０】
図の実施形態においては、第１トレンチ分離領域１０８、活性領域２０６、及びタイル２１０は基板１００のＰウェル領域に、第２トレンチ分離領域１１０、活性領域２０８及びタイル２１２は基板１００のＮウェル領域に存在する。したがって、分離領域１０８，１１０は逆の極性を有するドーパント種でドープされ、また、異なるドーパント濃度でドープされ得る。分離領域１０８，１１０は、例えば、第１分離領域１０８のほうが第２分離領域１１０よりもドーパント濃度が高いことがある。一実施形態においては、第１分離領域１０８及び第２分離領域１１０のドーパント種は同一であるが、ドーパント濃度が異なる。第１トレンチ分離領域は第１ドーパント濃度を有し、第２トレンチ分離領域はドープされないこともある。
【００１１】
活性領域２０６及び２０８は非常に類似しているが、活性領域２０６のタイル２１０と活性領域２０８のタイル２１２とは寸法が異なる。本実施形態においては、ウェハタイルのエッチング特性は、タイルの寸法、間隔、及びタイルの下方に存在するウェルの極性などの種々のタイル設計パラメータによって決まる。ウェルの種類に応じてタイルの設計を変更することは、Ｐドープ酸化膜及びＮドープ酸化膜のエッチング速度が異なるという知見に合わせたものである。エッチング速度の差に対処して、活性領域及びウェル領域の形成後にほぼ平坦な表面を得るために、本発明は、活性レベルの形状を考慮するとともに、タイルの下方に存在するウェル領域に応じてタイルの間隔及び寸法を変更する。
【００１２】
このため、デバイス１０１は、図２に示すように、第１トレンチ分離領域２０２と第２トレンチ分離領域２０４とを有し、第１及び第２トレンチ分離領域は、基板１００の異なる領域に存在し、後の工程において別の注入種がドープされる。第１タイル構造体２１０及び第２タイル構造体２１２は、これらタイル領域の密集度、寸法、ピッチ、形状、排除距離（ｅｘｃｌｕｓｉｏｎ ｄｉｓｔａｎｃｅ）（これについては下記に詳細を記載する）、最小幅、最小長、及び最小面積などの１組の設計パラメータによって特徴付けられる。第１分離領域２０２に存在する第１タイル構造体２１０は、設計パラメータ値の第１の組を有し、第２トレンチ分離領域２０４に存在する第２タイル構造体２１２は、設計パラメータ値の第２の組を有する。
【００１３】
設計パラメータ値の第１の組のうちの少なくとも１つのパラメータ値は、設計パラメータ値の第２の組の対応するパラメータ値と異なる。図の実施形態では、例えば、第１タイル構造体２１０は、第２タイル構造体２１２よりも狭く、第１活性領域２０６との間隔が広いが、第２タイル構造体２１２は第１タイル構造体２１０よりも広く、第２活性領域２０８との間隔が狭い。一実施形態（図示なし）においては、第１分離領域１０８又は第２分離領域のいずれか一方には、タイル構造体が全く存在しない。
【００１４】
図３において、図２の分離トレンチ２０２，２０４に、絶縁材料３０２が埋め込まれる。一実施形態においては、絶縁物３０２は、高密集度プラズマ（ＨＤＰ）プロセスによって堆積された酸化物を含む。図３の断面図は、この形状に堆積されたＨＤＰ酸化膜の特徴を示している。より詳細には、堆積された絶縁物３０２には、基板１００の下地のタイル構造体と活性領域の上部とに形成されたコーン構造３０３が存在する。構造体が広い部分、及び／又は構造体が密集する部分（活性領域２０６，２０８及びタイル構造体２１２など）の上部に存在するコーンは、構造体が狭い部分、及び／又は構造体の間隔が広い部分（タイル構造体２１０）などの上部に存在するコーンよりも高い。
【００１５】
図４において、図３のトレンチ絶縁物層３０２が平坦化されて分離構造４０６，４０８，４１０が形成される。一実施形態においては、トレンチ絶縁物３０２の平坦化は、化学的機械的研磨（ＣＭＰ）プロセスによって達成される。通常、ＣＭＰプロセスは、窒化物層１０４に達するまで行なわれる。活性領域２０６，２０８並びにタイル構造体２１０，２１２はピッチ及び間隔が異なるため、ＣＭＰプロセスの後に種々の構造物の上部に残った窒化物層１０４の量が変わる。より詳細には、図４に示すように、第１活性領域２０６の上部に残った窒化物層１０４の膜厚４０２は、第２活性領域２０８の上部に残った窒化物層の膜厚４０４よりも小さい。膜厚４０２が膜厚４０４よりも小さくなる理由の一つに、活性領域２０６の近傍に存在するタイル構造体２１０の配置及び寸法と、第２活性領域２０８の近傍に存在するタイル構造体２１２の配置及び寸法とが異なることが考えられる。より詳細には、タイル構造２１０は比較的狭く、第１活性領域２０６から比較的離間されているため、化学的機械的研磨後に残存する窒化物層４０２が薄くなる。これに対して、タイル構造体２１２は比較的広く、かつ第２活性領域２０８に比較的近いため、研磨後に残存する窒化物層４０４が厚くなる。同様に、分離構造４０６は、分離構造４０８に比べ比較的広いため、分離構造４０８よりも研磨量が多くなる。本発明は、絶縁物に導入されるドーパントによって、その後実施される分離絶縁物のエッチング速度にばらつきが生ずることを予想して、ＣＭＰプロセス完了後のデバイス１００の形状を意図的に不均一にしている。例えば、一実施形態においては、Ｎ型分離絶縁物４０８よりもＰ型分離絶縁物４０６のほうがエッチング速度が低下することを予想して、基板１００のＰウェル領域に、活性領域２０６に対応するタイル構造体２１０を狭く、かつ間隔を広くとって形成している。本発明は、タイル構造体２１０を意図的に形成して、分離構造４０６を薄く形成することによって、後続のプロセスで生じる形状のばらつきに前もって対処し、これによってほぼ平坦な最終形状を達成している。
【００１６】
図５において、図４の窒化物層１０４（及び４０２，４０４）並びにパッド酸化物層１０２がデバイス１０１から除去される。通常、窒化物層１０４の除去は、熱リン酸への浸漬によって達成され、パッド酸化物１０２の除去はＨＦ浸漬によって達成される。パッド酸化物は分離構造４０６よりも比較的薄いため、パッド酸化物１０２を除去しても、分離構造４０６の高さはさほど変わらない。窒化物層１０４及びパッド酸化物１０２の除去後、ウェハ１００の形状には、ウェハの第１領域に存在する第１分離構造４０６によって画定される形状と、ウェハの第２領域に存在するウェハの第２分離構造４０８によって画定される形状とが存在する。図の実施形態においては、第１分離構造４０６は基板１００の表面５０２を超えて上に延び、その距離は、分離構造４０８が表面５０２を超えて上に延びる距離よりも小さい。
【００１７】
図６において、基板１００の上部にウェルマスクパターン６０４を画定し、その後、図６において参照符号６０６によって示されるイオン注入工程によって、基板１００の非マスク部分（すなわち第２領域）に不純物を導入して、基板１００にＮウェル６０８を形成する。一実施形態においては、ウェル６０８は、リンやヒ素のようなＮ型不純物を導入することによってＮ型にドープされる。したがって、ウェル領域６０８に存在する分離構造４０８も、同時にＮ型不純物によってドープされてＮ型分離絶縁物４０８となる。さらに、基板１００の第１領域と第２領域との間にある中間絶縁物構造体４１０の一部も、注入工程６０６によって部分的にドープされる。図の実施形態においては、注入工程６０６を実施する前に、基板格子の損傷を最低限に抑えるため、基板１００に犠牲酸化膜層６０２が形成されている。
【００１８】
図７において、図６の注入マスク６０４とほぼ相補をなす注入マスク７０２が基板１００に形成されて、参照符号７０４によって示される第２ウェル注入が実施され、第２ウェル不純物が基板１００の非マスク部分（すなわち第１領域）に導入される。ウェル６０８がＮ型ウェルである実施形態においては、注入工程７０４は、例えば、ホウ素などの不純物を使用したＰ型注入工程であり、Ｐ型不純物が分離構造４０６と中間分離構造４１０の一部とに導入される。このため、注入工程７０４後には、第１分離構造４０６は第１の種類の不純物でドープされており、第２分離構造４０８は第２の種類の不純物でドープされているか、又は非ドープである。中間絶縁物４１０の一部は、第１の種類の不純物でドープされ得、分離構造４１０の残る部分は、第２不純物でドープされ得る。不純物種と、第１不純物による注入による損傷とによって、第１絶縁物構造体４０６と第２絶縁物構造体４０８のエッチング速度が変わると考えられる。より詳細には、第２絶縁物構造体４０８がリン、ヒ素などのＮ型不純物でドープされる実施形態においては、絶縁物構造体４０８のエッチング速度は、ホウ素などのＰ型不純物でドープされた絶縁物構造体４０６のエッチング速度よりも高い。ホウ素は、リンやヒ素よりも軽量であり、注入時の絶縁物の損傷が小さい。注入による損傷が小さいことによって、エッチング速度が低くなる。２回のウェル注入工程の一方又は両方を実施した後に何らかのアニール処理を行なうことによって、エッチング速度が大幅に変わり得る。注入及びアニールによるエッチング速度をタイリングモデルに事前に取り入れることによって、タイリングで全体的な平坦な平面を形成し、その後ゲートパターニングが実施され得る。好適な実施形態においては、分離構造４０８，４０６の寸法の差によって、エッチング速度のばらつきが十分補償されて、従来のウェットエッチプロセスを実行することによって、両方のウェル種の上部にある基板１００の表面が、ゲート絶縁体の形成前にほぼ均一となる。
【００１９】
図８において、図７の注入マスク７０２と犠牲酸化膜６０２とが基板１００から除去されて、その後、ウェットエッチ工程及び洗浄プロセス工程などの工程が実施され、基板１００がゲート酸化膜形成を形成可能な状態に整えられる。ゲート酸化膜形成の形成前に、従来のＲＣＡウェット処理などの種々の洗浄工程が実行され得る。上記したように、第１絶縁物構造体４０６と第２絶縁物構造体４０８とのドーピング種の違いによってエッチング速度に差が生ずる。好適な実施形態においては、厚い分離構造４０８のエッチング速度は、薄い絶縁物構造体のエッチング速度よりも厚さの差をちょうど補償する分だけ大きい。換言すれば、ウェット工程が完了し、ゲートを形成する前は、第１分離構造４０６が基板１００の表面を超えて上に延びる量は、第２絶縁物構造体４０８が基板１００の表面を越えて上に延びる量とほぼ等しくなる。第１絶縁物構造体４０６と第２絶縁物構造体４０８とのエッチング速度の差は、Ｐ型酸化膜部分とＮ型酸化膜部分とを有する中間絶縁物構造体４１０のばらつきによって確認できる。構造４１０の上部に、重要なゲートパターニングが来ることはない。
【００２０】
図９において、デバイス１０１が次の処理を受けて、第１分離構造４０６同士の間に第１トランジスタが形成され、第２分離構造４０８の同士の間に第２トランジスタ８０８が形成される。半導体プロセスの当業者によって公知のように、第１トランジスタ８０２は、ゲート絶縁体８０４、ゲート電極８０６及びソース／ドレイン構造８０２を有する。同様に、第２トランジスタ８０８は、ゲート絶縁体８１０、ゲート電極８１２、及びソース／ドレイン構造８０８を有する、一実施形態においては、第１トランジスタ８０２はＮＭＯＳトランジスタであり、第２トランジスタ８０８は、Ｎウェル６０８に形成されたＰＭＯＳトランジスタである。
【００２１】
図１０に、一実施形態による半導体デバイス１０００の上面図を示す。この半導体は、アレイ１００１に複数のＰウェル領域１００２と複数のＮウェル領域１００３とを有する。アレイ１００１は、例えば、半導体メモリのセルアレイを含み得る。半導体デバイス１０００は、アレイ１００１の周囲に配置された第１タイル１００９を有し、タイル１００９の設計パラメータの値には、形状、ピッチ、寸法などがあり、タイルとＰウェル領域１００２との近接度によって選択される。半導体デバイス１０００には、このほか、Ｎウェル領域１００３に近接する第２タイル１０１１も存在し、タイル１００１の設計パラメータ値は、Ｎウェル領域１００３に応じて選択される。図の実施形態においては、Ｎウェル領域１００３の近傍にタイル１００５が配置されており、Ｐウェル領域１００２の近傍にタイル１００７が配置されている。タイル１００５は、タイル１００７よりも広く、対応するウェル領域に近い。これに対し、タイル１００７は狭く、対応するウェル領域から離れている。
【００２２】
特定の導電種又は電位極性に関して本発明を記載したが、導電種又は電位極性は逆転し得ることを当業者は理解する。
上記の明細書において、特定の実施形態に関して本発明を記述した。しかし、通常の知識を有する当業者は、添付の特許請求の範囲に記載されている本発明の範囲を逸脱することなく、本発明の様々な修正及び変更が可能であることを理解する。したがって、本明細書並びに図面は、限定的ではなく例示的なものと考えられ、この種の変更は全て本発明の範囲に含まれることが意図される。
【００２３】
利点、その他の長所並びに問題に対する解決策を、特定の実施形態に関して上に記載した。しかし、想到される、或いはより明白となる利点、長所、問題に対する解決策及び利点、並びにいかなる利点、長所又は問題に対する解決策を生じ得る任意の要素は、特許請求の範囲の少なくとも一部にとって、重要、必須又は不可欠な特徴或いは要素であると解釈されない。本明細書に使用されているように、「からなる」、「を含む」との用語、或いはこれらのいかなる変形例は、非排他的な含有関係を意味することを意図する。このため、列記した要素を構成するプロセス、方法、物品又は装置は、これらの要素を含むだけではなく、明記されていない他の要素や、この種のプロセス、方法、物品又は装置に固有の他の要素をも含み得る。
【図面の簡単な説明】
【図１】 分離マスクパターンが形成された状態の半導体ウェハを示す部分断面図。
【図２】 図１の工程に続く、半導体基板の分離トレンチのエッチング工程工程を示す図。
【図３】 図２の工程に続く、ウェハ上部への絶縁物のブラケット堆積工程を示す図。
【図４】 図３の工程に続く、図３の絶縁物の研磨工程を示す図。
【図５】 図４の工程に続く、窒化物及びパッド酸化物層のウェハからの除去工程を示す図。
【図６】 図５の工程に続く、ウェハ上部への犠牲酸化膜層の成長、ウェルマスクパターンの形成、及びイオン注入によるウェル形成の工程を示す図。
【図７】 図６の工程に続く、ウェハへの第２ウェルの形成工程を示す図。
【図８】 図７の工程に続く、活性ウェハ表面から犠牲酸化膜を除去するためのウェットエッチング工程を示す図。
【図９】 図８の工程に続く、基板の活性領域へのトランジスタの形成、及び層間絶縁物の形成の工程を示す図。
【図１０】 本発明の一実施形態による半導体デバイスの一部分のレイアウトを示す上面図。
【図１１】 先行技術によって製造された半導体ウェハを示す部分断面図。

Claims (3)

1. 半導体デバイスの製造方法において、
   許容可能なタイリング領域を有し、及び第１の導電型の絶縁体からなる第１トレンチ分離領域と、
   許容可能なタイリング領域を有し、及び第２の導電型の絶縁体からなる第２トレンチ分離領域と、
   第１トレンチ分離領域内に配置された複数の第１タイルからなる第１タイル構造体と、前記第１タイルは設計パラメータ値の第１の組を有することと、
   第２トレンチ分離領域内に配置された複数の第２タイルからなる第２タイル構造体と、前記第２タイルは設計パラメータ値の第２の組を有することとからなる基板にＣＭＰプロセスを行う工程と、
   前記ＣＭＰプロセスの後で、前記第１トレンチ分離領域及び第２トレンチ分離領域のエッチングを行う工程とを備え、
   前記設計パラメータ値の第１の組及び第２の組は、前記第１トレンチ分離領域及び第２トレンチ分離領域の導電型によってエッチング速度が異なることを予想して、前記ＣＭＰプロセス完了後の基板における前記第１トレンチ分離領域及び第２トレンチ分離領域の形状を意図的に不均一にし、これによって、前記エッチング後に平坦な最終形状を達成すべく設定される、半導体デバイスの製造方法。
2. 前記対応する設計パラメータは、密集度、寸法、ピッチ、形状、排除距離、最小幅、最小長、及び最小面積のうちから選択される、請求項１に記載の半導体デバイスの製造方法。
3. 前記第１導電型はＰ型であり、かつ前記第２導電型はＮ型であり、前記パラメータの第１の組では前記第２の組よりもタイル構造体の前記形状における幅を狭く、かつ前記排除距離を広く設定する、請求項２に記載の半導体デバイスの製造方法。

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