KR100510994B1 - 복합 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 복합 반도체소자의 소자분리막 형성방법에 관한 것으로서, 특히 이 방법은 반도체기판에 패드산화막 및 질화막을 순차적으로 적층하는 단계와, 질화막 및 패드산화막을 패터닝해서 기판의 활성 예정 영역에만 질화막 및 패드산화막 패턴이 남도록 하는 단계와, 패터닝된 막들에 의해 노출된 셀 영역 및 주변회로 영역에 해당하는 기판의 소자분리 예정 영역에 트렌치를 형성하는 단계와, 질화막부터 트렌치가 형성된 기판 측면부위에 사이드월 스페이서막을 형성하는 단계와, 트렌치 저면으로부터 선택적 에피택셜 실리콘을 성장시켜 트렌치 절반 정도 깊이까지 실리콘을 매립하는 단계와, 에피택셜 성장된 실리콘내에만 도전형 불순물을 주입하고 어닐링을 실시하여 매립된 실리콘막을 산화시켜 트렌치에 산화막을 형성하는 단계와, 질화막을 제거하고 세정공정을 실시하여 셀 영역과 주변회로 영역의 기판내에 산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 본 발명은 메모리 셀 어레이와 주변회로의 소자분리막 형성시 상기 소자분리막의 크기 차이에 의해 갭필 공정시 단차가 발생하거나 추가의 더미 활성 패턴을 형성하는 문제점을 개선하여 소자분리 공정의 신뢰성을 높이면서 넓은 활성영역 확보가 가능하여 디바이스의 수율을 높일 수 있다.

Description

복합 반도체소자의 소자분리막 형성방법
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 메모리셀 어레이와 주변회로의 소자분리영역이 서로 다른 크기를 갖고 있기 때문에 소자분리 공정시 발생하는 소자분리막의 단차를 최소화할 수 있는 복합 반도체소자의 소자분리막 형성방법에 관한 것이다.
반도체기판 상에 반도체소자, 예를 들면 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판은 소자분리막을 형성함으로서 전기적으로 통전이 가능한 활성영역(active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(isolation region)을 구분하고 있다.
이와 같이, 소자를 분리시키기 위한 소자 분리공정은 크게 LOCOS공정(Local Oxidation of Silicon)이 있으며, 또 상기 LOCOS공정을 개선한 PBL(Poly Buffered LOCOS)공정 등이 있다. 일반적으로 LOCOS공정은 반도체기판에 패드산화막과 질화막을 마스킹공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 실시하여 소자분리막을 형하고, PBL 공정은 패드산화막과 질화막 사이에 버퍼역할을 하는 폴리실리콘막을 개재하여 소자분리막을 형성하는 것이다.
하지만, 최근의 반도체 기술은 소자의 고집적화 및 저전력화를 달성하기 위해 약 0.25㎛ 정도의 소자 분리 기술까지 요구함에 따라 이 LOCOS 공정을 이용한 소자 분리 방법으로는 한계가 있었다. 예컨대, 마스크 패턴인 패드산화막과 질화막의 응력으로 인하여, 산화공정시 반도체기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여 채널저지이온의 측면확산 및 측면산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 버즈비크(Bird's Beak)가 발생하게 되었다.
이와 같은 LOCOS 방법의 한계로 인하여, 현재에는 미세한 좁은 부위에도 쉽게 소자분리할 수 있도록 좁은 폭과 깊은 깊이로 반도체기판 내에 트렌치(trench)를 형성하는 트렌치구조의 소자분리 공정이 사용되고 있으며, 이를 개선한 STI 공정(Shallow Trench Isolation) 또한 많이 사용되고 있다. 이 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화물질을 증착키고서 화학기계적 연마공정(Chemical Mechanical Polishing)으로 이 산화막의 불필요한 부분을 식각하므로 반도체기판에 소자분리막을 형성하는 것이다.
그러나, 이러한 트렌치 구조의 소자분리 공정을 메모리 셀 어레이와 주변회로를 갖는 반도체소자에 적용할 경우 상기 메모리 셀 어레이 및 주변회로에서 소자분리영역의 크기가 다르기 때문에 각 영역마다 소자분리영역이 좁거나(넓은 활성영역) 또는 넓어진다. 이에 따라, 기판내에 트렌치를 식각하고 이 트렌치 내부에 산화물질을 갭필(gap fill)할 때 소자분리 영역의 폭이 서로 달라 각 메모리 셀 어레이 및 주변회로에 형성되는 소자분리막 사이에는 단차가 발생하게 된다. 이에 화학기계적연마공정에서 디싱(dishing)현상이 일어나고 평탕화량의 비균일하지 못하게 되어 소자분리막의 레티클(reticle)에 더미 활성 영역을 추가하고 있으나 이 또한, LOCOS방식으로 소자분리막을 형성할 경우에는 디바이스 디자인룰이 작아지면서 셀의 활성 영역뿐만 아니라 셀 간 공간도 작아져 버즈 비크에 의해 활성 영역확보가 점점 더 어려워지고 소자분리막의 충분한 두께를 확보하는데 어려움이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소자분리막이 형성될 영역에 트렌치를 형성하고 트렌치 내측벽에 사이드월 스페이서를 형성한 후에 트렌치 내에 선택적 에피성장된 실리콘막을 매립하고, 이 실리콘막에 도전형 불순물을 주입하므로써 폭이 좁은 메모리 셀 어레이의 소자분리영역과 폭이 넓은 주변회로의 소자분리 영역사이에서 발생하는 소자분리막의 단차를 최소화할 수 있는 복합 반도체소자의 소자분리막 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 셀 영역과 주변회로 영역을 갖는 반도체소자의 소자분리막을 형성하는 방법에 있어서, 반도체기판에 패드산화막 및 질화막을 순차적으로 적층하는 단계와, 질화막 및 패드산화막을 패터닝해서 기판의 활성 예정 영역에만 질화막 및 패드산화막 패턴이 남도록 하는 단계와, 패터닝된 막들에 의해 노출된 셀 영역 및 주변회로 영역에 해당하는 기판의 소자분리 예정 영역에 트렌치를 형성하는 단계와, 질화막부터 트렌치가 형성된 기판 측면부위에 사이드월 스페이서막을 형성하는 단계와, 트렌치 저면으로부터 선택적 에피택셜 실리콘을 성장시켜 트렌치 절반 정도 깊이까지 실리콘을 매립하는 단계와, 에피택셜 성장된 실리콘내에만 도전형 불순물을 주입하고 어닐링을 실시하여 매립된 실리콘막을 산화시켜 트렌치에 산화막을 형성하는 단계와, 질화막을 제거하고 세정공정을 실시하여 셀 영역과 주변회로 영역의 기판내에 산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 4는 본 발명에 따른 복합 반도체소자의 소자분리막 형성방법을 설명하기 위한 소자분리 공정을 순서적으로 나타낸 수직 단면도들이다.
우선, 도 1에 나타난 바와 같이 반도체기판(10)으로서 실리콘기판에 이후 적층될 질화막과 기판사이의 열정 팽창 차이에 의한 스트레스를 완화하기 위하여 패드산화막(12)을 50∼100Å정도로 형성하고, 그 위에 이후 주입될 불순물 침투를 막기 위하여 질화막(14)을 1000∼1500Å 정도로 증착한다.
그 다음, 소자분리용 마스크를 이용한 사진 및 식각 공정으로 순차적층된 질화막(14) 및 산화막(12)을 패터닝하여 기판의 활성 예정 영역에만 질화막 및 패드산화막 패턴이 남도록 한다. 그리고, 상기 패터닝된 막들에 의해 개방된 기판의 메모리 셀 어레이 영역(A)내에 폭이 좁은 트렌치(16a)와 기판의 주변회로 영역(B)내에 폭이 넓은 트렌치(16b)를 동시에 형성한다. 이때, 질화막(14)부터 기판(10)까지의 트렌치(16a,16b) 깊이는 1500∼2500Å이다. 그리고, 트렌치(16a,16b)가 형성된 기판에 기판 손상을 제거하고 트렌치 상부 코너의 날카로운 프로파일을 라운딩지게 하기 위하여 1050∼1100℃의 고온 산화 공정을 진행하여 300∼400Å정도의 산화막을 증착한 후에 블랭크 식각(blank etch)를 실시하여 질화막(14)부터 트렌치(16a,16b)가 형성된 기판(10) 측면부위에 사이드월 스페이서막(18)을 형성한다.
그 다음, 도 2에 도시된 바와 같이 트렌치(16a,16b) 저면으로부터 선택적 에피택셜 실리콘을 성장시켜 트렌치 절반 정도 깊이(750∼1350Å)까지 실리콘(20)을 매립한다. 이때, 상기 실리콘(20)막을 트렌치 내부에 절반정도 채우는 이유는 이후 실시될 산화 공정시 상기 실리콘막(20)이 산화막으로 변화될 때 부피 팽창에 의해 기판 위까지 성장하게 된다. 그러면, 상기 스페이서막(18)에 의해 측면에서의 실리콘막(20)은 성장되지 않고 트렌치(16a,16b) 부분의 기판 바닥부분에서만 성장하게 되어 메모리 셀 어레이 영역(A)과 주변회로 영역(B)에 상관없이 일정한 두께로 성장하게 된다. 그리고, 실리콘막(20)을 형성하기 위한 공정은 SiH4+HCl+H2 내지 SiH2Cl2+HCl+H2 가스를 이용하며 800∼1000℃, 고진공 내지 20∼80Torr의 반응챔버내의 낮은 압력하에서 실시된다.
그 다음, 상기 질화막(14) 및 사이드월 스페이서(18)을 마스크로 사용하여 상기 에피택셜 성장된 실리콘(20)내에만 도전형 불순물인 P(Phosphorus) 혹은 As (Arsenic)을 주입한다. 이에 따라 P 내지 As가 주입된 실리콘막(20)은 이후 산화 공정시 불순물이 주입되지 않는 실리콘기판에 비해 산화율이 급격히 빨라지기 때문에 측면 산화에 의해 활성 영역이 산화되기 이전에 에피택셜 성장된 실리콘이 먼저 산화된다.
이어서 도 3에 도시된 바와 같이 어닐링을 실시하여 트렌치의 절반 두께로 매립된 실리콘막(20)을 기판 표면위까지 산화시켜서 메모리 셀 어레이 영역(A)과 주변회로 영역(B)에 해당하는 트렌치에 산화막(22)을 형성한다. 이때, 트렌치의 절반 두께로 매립된 실리콘막(20)에 의해 산화의 측면 확산이 활성 영역까지 산화되는 것이 방지되면서 주입된 불순물의 측면 확산까지 방지된다.
그리고, 도 4에 도시된 바와 같이 질화막(14)을 제거하고 HF 내지 BOE(NH4F+HF)을 이용한 세정공정을 실시하여 상기 질화막(14) 측면에 존재하는 스페이서막 등의 산화 물질을 제거한다. 이로 인해 메모리 셀 어레이(A)와 주변회로 영역(B)의 기판내에는 산화막으로 이루어진 폭이 좁은 소자분리막(24a)과 폭이 넓은 소자분리막(24b)이 각각 형성된다.
따라서, 상기한 바와 같이 본 발명은 메모리 셀 어레이와 주변회로의 소자분리막 형성시 상기 소자분리막의 크기 차이에 의해 갭필 공정시 단차가 발생하거나 추가의 더미 활성 패턴을 형성하는 문제점을 개선하여 소자분리 공정의 신뢰성을 높이면서 넓은 활성영역 확보가 가능하여 디바이스의 수율을 높일 수 있다.
도 1 내지 도 4는 본 발명에 따른 복합 반도체소자의 소자분리막 형성방법을 설명하기 위한 소자분리 공정을 순서적으로 나타낸 수직 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 12: 패드산화막
14: 질화막 16a,16b: 트렌치
18: 사이드월 스페이서막 20: 에피 실리콘막
22: 산화막 24a,24b: 소자분리막
A: 메모리 셀 어레이영역
B: 주변회로 영역

Claims (4)

  1. 셀 영역과 주변회로 영역을 갖는 반도체소자의 소자분리막을 형성하는 방법에 있어서,
    반도체기판에 패드산화막 및 질화막을 순차적으로 적층하는 단계;
    상기 질화막 및 패드산화막을 패터닝해서 상기 기판의 활성 예정 영역에만 상기 질화막 및 패드산화막 패턴이 남도록 하는 단계;
    상기 패터닝된 막들에 의해 노출된 셀 영역 및 주변회로 영역에 해당하는 기판의 소자분리 예정 영역에 트렌치를 형성하는 단계;
    상기 질화막부터 트렌치가 형성된 기판 측면부위에 사이드월 스페이서막을 형성하는 단계;
    상기 트렌치 저면으로부터 선택적 에피택셜 실리콘을 성장시켜 트렌치 절반 정도 깊이까지 실리콘을 매립하는 단계;
    상기 에피택셜 성장된 실리콘내에만 도전형 불순물을 주입하고 어닐링을 실시하여 상기 매립된 실리콘막을 산화시켜 상기 트렌치에 산화막을 형성하는 단계; 및
    상기 질화막을 제거하고 세정공정을 실시하여 상기 셀 영역과 주변회로 영역의 기판내에 산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 복합 반도체소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 트렌치 저면으로부터 선택적 에피택셜 실리콘을 성장시키는 단계는,
    SiH4+HCl+H2 내지 SiH2Cl2+HCl+H2가스를 이용하여 800∼1000℃, 고진공 내지 20∼80Torr의 반응챔버내 압력하에서 실시하는 것을 특징으로 하는 복합 반도체소자의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 트렌치 절반 정도 깊이까지 실리콘의 매립 두께는,
    750∼1350Å으로 하는 것을 특징으로 하는 복합 반도체소자의 소자분리막 형성방법.
  4. 제 1항에 있어서, 상기 도전형 불순물은 P 및 As 중에서 어느 하나를 사용하는 것을 특징으로 하는 복합 반도체소자의 소자분리막 형성방법.
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