KR100571422B1

KR100571422B1 - 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법

Info

Publication number: KR100571422B1
Application number: KR1020040111562A
Authority: KR
Inventors: 정대호
Original assignee: 동부아남반도체 주식회사
Priority date: 2004-12-23
Filing date: 2004-12-23
Publication date: 2006-04-14

Abstract

본 발명은 반도체 소자의 소자 분리를 위한 얕은 트렌치 소자 분리막(STI) 및 그 제조 방법에 관한 것이다. 본 발명에 따른 얕은 트렌치 분리막 형성 방법은, a) 반도체 기판 상에 패드 산화막을 형성하는 단계; b) 패드 산화막 상에 식각 마스크로 사용될 패드 질화막을 형성하는 단계; c) 패드 산화막 및 패드 질화막의 소정 부분에 모트 패턴(Moat Pattern)을 형성하고, 반도체 기판의 소정 부분까지 식각을 실시하여 제1 STI 트렌치 영역을 형성하는 단계; d) 노출된 전면에 제1 STI 충진 산화를 실시하여 상기 식각된 제1 STI 트렌치 영역의 갭을 충진하는 단계; e) 노출된 전면에 제2 STI 갭 충진 산화를 실시하는 단계; f) 반도체 기판의 액티브 영역 상에 패턴을 형성하고 이를 식각하여 패드 산화막까지 제거하는 단계; 및 g) 반도체 기판의 액티브 영역 상에 에피택셜 실리콘을 성장시키는 단계를 포함한다. 본 발명에 따르면, STI CD(Critical Dimension)가 작아짐으로써 발생할 수 있는 불완전한 갭 충진 특성을 강화할 수 있고, 또한, 에피택셜 막을 이용하여 CD를 정확히 제어할 수 있으며, 종래의 STI 실리콘 식각 시에 발생할 수 있는 STI 에지 코너 라운딩의 특성을 강화할 수 있다.

반도체 소자, 소자 분리막, 트렌치, STI, 에피택셜-실리콘

Description

얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법 {A semiconductor device with shallow trench isolation, and a manufacturing method thereof}

도 1은 종래의 기술에 따른 얕은 트렌치 소자 분리막이 형성된 반도체 소자를 예시하는 도면이다.

도 2는 본 발명의 실시예에 따른 얕은 트렌치 분리막을 갖는 반도체 소자를 예시하는 도면이다.

도 3a 내지 도 3j는 본 발명의 실시예에 따른 얕은 트렌치 소자 분리막 형성과정을 나타내는 도면이다.

본 발명은 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 소자 분리를 위한 얕은 트렌치 소자 분리막(STI) 및 그 제조 방법에 관한 것이다.

최근, 반도체 소자가 고기능화 및 고집적화 됨에 따라 공정의 초기 단계에서 실시하는 소자분리 기술의 중요성이 더욱 부각되고 있다.

이러한 소자분리 기술은 다른 공정에 비교하여 고난도의 기술을 필요로 하는 어려운 기술 분야 중에 하나이다. 그 동안 일반적인 소자분리 기술로서, 국부적 산화를 통한 소자분리 방법(LOCOS), 선택적 폴리실리콘에 의한 소자분리 방법(Selective Polysilicon Oxidation) 등과 같이 반도체 소자의 고집적화 시대의 설계요구(Design Rule)에 부응하기 위한 다양한 종류의 소자분리 방법이 소개되었지만, 그 한계점을 보이고 있는 실정이다.

이러한 한계점을 극복하기 위하여 소개된 트렌치를 이용한 소자분리 방법은, 반도체 기판 상에 트렌치를 형성하고, 트렌치의 내부를 화학 기상 증착으로 생성된 산화막으로 채움으로써 소자분리를 완성하는 방법으로, 소자분리 영역의 면적을 축소할 수 있어서 디바이스의 고집적화가 진행됨에 따라 일반화되고 있다.

예를 들어, 서브마이크론(Submicron)-MOSFET에서 사용되는 반도체 소자의 분리 기술 중 소자의 특성에 따라 LOCOS와 얕은 트렌치 소자분리(Shallow Trench Isolation: STI) 방식이 사용되고 있다.

현재는 MOS 소자의 크기가 서브마이크론(Submicron) 이하로 축소되면서 소자 구조가 미세화되고, 집적화되므로, 이에 수반되는 여러 가지 문제점이 도출되는 실정이다.

도 1을 참조하면, 종래의 기술에 따른 STI 구조는, Si 기판(111)에 패드 산화막(Pad oxide: 112)을 약 150∼300Å 정도를 산화를 시켜 준다. 상기 패드 산화막(112)은 차후 진행되는 질화막(Nitride Film: 113)과 실리콘 기판(111)과의 스트 레스(Stress)를 완화시켜 줄뿐만 아니라, 차후 이온주입(Implantation) 공정 시의 실리콘 기판(111)을 보호하는 보호막 역할을 하는 것이다.

상기 패드 산화막(112)을 완료한 후, 질화막(113)을 1000∼3000Å 정도를 실시하고, 패턴(Pattern)을 실시하여, 상기 STI가 형성될 지역의 질화막(113)과 산화막(112)을 제거하고, 또한 실리콘 기판(111)의 소정 부분을 식각(Etch)하게 된다.

그러나, 반도체 소자가 서브마이크론(Submicron)으로 갈수록, 종래의 기술에 따른 STI CD가 점점 작아짐에 따라, STI 충진 산화막(Fill Oxide) 실시 시에 STI 내부에서 산화막이 완전히 증착(Deposition)되지 않고, 도면부호 A로 도시되는 바와 같이, 가운데가 비게 되는 보이드(Void) 현상이 발생하게 되어, 결국, STI의 저항 및 기타 품질을 저항시키는 요인으로 작용하게 되며, 후속적으로 진행되는 게이트 폴리 증착 시의 폴리 필름이 게이트 식각 시에 제거되지 않고 남아서 품질에 심각한 영향을 주는 문제점이 있다.

상기 문제점을 해결하기 위한 본 발명의 목적은, 반도체 소자의 소자 분리를 위한 STI 형성시, STI CD(Critical Dimension)가 작아짐에 따라 나타날 수 있는 보이드(Void) 발생을 제거하여 누설 전류(Leakage current)를 방지하기 위한 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 얕은 트렌치 분리막 형성 방법은,

반도체 소자의 얕은 트렌치 분리막 형성 방법에 있어서,

a) 반도체 기판 상에 패드 산화막을 형성하는 단계;

b) 상기 패드 산화막 상에 식각 마스크로 사용될 패드 질화막을 형성하는 단계;

c) 상기 패드 산화막 및 패드 질화막의 소정 부분에 모트 패턴(Moat Pattern)을 형성하고, 상기 반도체 기판의 소정 부분까지 식각을 실시하여 제1 STI 트렌치 영역을 형성하는 단계;

d) 노출된 전면에 제1 STI 충진 산화를 실시하여 상기 식각된 제1 STI 트렌치 영역의 갭을 충진하는 단계;

e) 노출된 전면에 제2 STI 갭 충진 산화를 실시하는 단계;

f) 상기 반도체 기판의 액티브 영역 상에 패턴을 형성하고 이를 식각하여 상기 패드 산화막까지 제거하는 단계; 및

g) 상기 반도체 기판의 액티브 영역 상에 에피택셜 실리콘을 성장시키는 단계

를 포함하는 것을 특징으로 한다.

여기서, 상기 c) 단계는 형성될 전체 STI 깊이의 1/3만큼 상기 반도체 기판의 실리콘 식각을 실시하는 것을 특징으로 한다.

여기서, 상기 d) 단계는 상기 제1 STI 트렌치 영역의 갭을 충진하도록 5∼10 레이어로 반복하여 실시하는 것을 특징으로 한다.

여기서, 상기 각각의 레이어는 500∼1000Å의 두께인 것을 특징으로 한다.

여기서, 상기 d) 단계는, 상기 제1 STI 충진 산화가 실시된 전면을 화학 기계적 연마(CMP)하는 단계를 추가로 포함하며, 상기 CMP 단계에서, 상기 패드 질화막이 전부 제거되고, 상기 패드 산화막이 50∼150Å가 남겨지는 것을 특징으로 한다.

여기서, 상기 e) 단계는, 상기 제1 STI 충진 산화가 실시된 전면에 전체 STI 두께의 2/3만큼 형성되는 것을 특징으로 한다.

여기서, 상기 g) 단계의 에피택셜 실리콘은 상기 제2 충진 산화된 높이와 동일하도록 전체 STI 두께의 2/3만큼 형성되는 것을 특징으로 한다.

여기서, 상기 g) 단계는 상기 에피택셜 실리콘 성장 전에 수소 기체를 사용하여 상기 반도체 기판 상의 자연 산화막을 제거한 후에 실시되는 것을 특징으로 한다.

여기서, 상기 a) 단계의 패드 산화막의 두께는 100∼300Å인 것을 특징으로 한다.

여기서, 상기 b) 단계의 패드 질화막의 두께는 1000∼3000Å인 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 얕은 트렌치 분리막을 구비한 반도체 소자는,

얕은 트렌치 분리막을 구비하는 반도체 소자에 있어서,

반도체 기판;

상기 반도체 기판을 식각하여 형성된 제1 트렌치 영역의 갭을 충진하는 제1 충진 산화막;

상기 제1 충진 산화막 상에 형성되며, STI 패턴 형성 및 식각에 의해 형성되는 제2 충진 산화막; 및

상기 반도체 기판 상의 액티브 영역에 에피택셜 실리콘을 성장시켜 형성되는 에피택셜 레이어

를 포함하는 것을 특징으로 한다..

여기서, 상기 제1 충진 산화막은 5 내지 10회의 레이어를 반복하여 충진 산화시켜 형성한 것을 특징으로 한다.

여기서, 상기 제1 트렌치 영역의 두께는 전체 STI 두께의 1/3인 것을 특징으로 한다.

여기서, 상기 에피택셜 레이어 및 상기 제2 충진 산화막의 두께는 전체 STI 두께의 2/3인 것을 특징으로 한다.

따라서 본 발명에 따르면, 에피택셜 과정을 이용하여 2 단계의 STI 갭 충진을 진행함으로써, STI CD가 작아짐으로 발생할 수 있는 불완전한 갭 충진 특성을 강화할 수 있고, 또한, 에피택셜 막을 이용하여 CD를 정확히 제어할 수 있고, 또한 종래의 STI 실리콘 식각 시에 발생할 수 있는 STI 에지 코너 라운딩(Edge Corner Rounding)의 특성을 강화할 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법을 설명한다.

본 발명의 실시예는 STI CD(Critical Dimension)가 작아짐에 따른 STI 갭 충 진(Gap Fill)이 되지 않고 가운데가 비게 되는 현상을 제거하도록, 에피택셜-실리콘 과정을 이용하여 액티브 영역에 성장시켜 STI(Shallow Trench Isolation)를 형성하게 된다.

한편, 도 2는 본 발명의 실시예에 따른 얕은 트렌치 소자 분리막이 형성된 반도체 소자를 예시하는 도면이다.

도 2를 참조하면, 본 발명의 실시예에 따른 얕은 트렌치 소자 분리막이 형성된 반도체 소자는, Si-기판(211) 상에 형성된 STI 부분에 먼저, 제1 STI 충진 산화막(215')이 형성되고, 이어서 제2 STI 충진 산화막(216')이 형성되며, 이후, 에피택셜 실리콘(218)이 형성됨으로써, 즉, 2단계의 STI 갭 충진 과정을 거침으로써, 형성된 STI는 종래의 기술에 따라 발생할 수 있는 보이드(Void)를 방지할 수 있게 된다.

이하, 도 3a 내지 도 3j를 참조하여, 본 발명의 실시예에 따른 얕은 트렌치 소자 분리막 형성 과정을 설명하기로 한다.

본 발명의 실시예에 따른 얕은 트렌치 소자 분리막 형성 과정은, 먼저, 도 3a를 참조하면, 반도체 기판(211) 상에 패드 산화막(Pad Oxide: 212)을 형성하게 된다. 구체적으로, 100∼300Å 정도의 두께로 산소 기체(Oxygen Gas) 또는 산소와 수소 기체(Oxygen and Hydrogen Gas)를 이용하여 산화(Oxidation)를 실시하여, 반도체 기판(211) 상에 패드 산화막(Pad Oxide: 212)을 형성한다.

다음으로, 도 3b를 참조하면, 상기 패드 산화막(212) 상에 질화막(213)을 증 착(Nitride Deposition)하게 된다. 구체적으로, 디클로로실란(SiH₂Cl₂: DCS) 기체와 NH₃ 기체의 혼합 기체를 이용하여 저압화학기상증착(low pressure chemical vapor deposition: LPCVD) 방식으로 SiN를 상기 패드 산화막(212) 상에 형성한다. 이때, 상기 질화막(213)의 두께는 1000∼3000Å 정도로 한다.

다음으로, 도 3c 및 도 3d를 참조하면, 상기 패드 산화막(212) 및 질화막(213)의 소정 부분에 모트(Moat) 패턴 및 식각을 실시하게 된다. 구체적으로, 본 발명의 실시예에 따른 STI를 형성시키도록, 모트 패턴을 형성하여 질화막(213)을 식각하고(도 3c 참조), 이어서 첫 번째 실리콘 식각(Silicon Etch)을 실시한다(도 3d 참조). 여기서, 도면부호 B는 질화막이 식각된 부위를 나타낸다. 이때, 첫 번째 실리콘 식각은 STI 깊이의 3분의 1에 해당하는 것만큼 식각을 실시한다. 예를 들어, 형성할 STI 깊이가 6000Å이라 하면, 첫 번째 실리콘 식각 시에 200Å 정도의 식각을 실시한다. 여기서, 도면부호, 214는 첫 번째 실리콘 식각된 부위를 나타낸다.

다음으로, 도 3e 및 도 3f를 참조하면, 제1 STI 충진 산화(Fill Oxide)를 실시하고, 화학 기계적 연마(CMP)를 실시한다. 구체적으로, 첫 번째 STI 충진 산화를 실시하고, 이때, 공정 조건은 2000Å을 갭 충진하기 위해서 500∼1000Å를 제1 레이어로 하여, 총 6000Å을 타겟(TARGET)으로 하여 5∼10 레이어를 반복 실시하며(도 3e 참조), 이후, STI CMP를 실시한다(도 3f 참조). 상기 CMP를 실시할 경우, 상기 질화막(213)을 전부 제거하고, 상기 질화막(213) 바로 밑에 있는 산화막(212) 을 50∼150Å가 남도록 한다. 여기서, 도면부호 215'는 첫 번째 STI 충진 산화 및 CMP가 실시된 STI를 나타낸다.

다음으로, 도 3g를 참조하면, 제2 STI 충진 산화를 실시한다. 구체적으로, 전체 STI 깊이가 6000Å이라 하면, 1차 충진 시에 2000Å을 중진하였으므로, 제 2 STI 충진 산화막(216)은 4000Å만큼 형성된다. 여기서, 상기 제1 STI 충진 산화 시에 CMP를 실시하여 평탄화가 이루어진 상태이므로 후속적으로 CMP 평탄화 단계가 필요없게 된다.

다음으로, 도 3h 및 도 3i를 참조하면, 상기 제2 충진 산화막(216) 상에 패턴 마스크(217)를 사용하여 STI 패턴을 형성하고(도 3h 참조), 이를 식각하게 된다(도 3i 참조). 구체적으로, 반도체 기판 상의 액티브 영역에 에피택셜-실리콘을 성장하기 위하여 패턴과 에칭을 실시하게 된다. 여기서, 기존의 패드 산화막(212)까지 제거하게 된다. 도 3h의 도면부호 217은 패턴 형성을 위한 패턴 마스크를 나타내고, 도 3i의 도면부호 216'은 상기 패턴에 따라 식각하여 형성된 제2 충진 산화막을 나타낸다.

다음으로, 도 3j를 참조하면, 에피택셜-실리콘(218)을 성장시킨다. 구체적으로, 상기 반도체 기판(211)의 액티브 영역에 에피택셜-실리콘(218)을 증착시키며, 이때, STI 총 깊이가 6000Å 시 1차로 2000Å가 충진 완료된 상태이므로, 나머지 4000Å이 추가로 충진될 수 있도록 4000Å의 에피택셜 실리콘(218) 증착을 실시한다. 여기서, 상기 에피택셜 증착 전에 수소(H₂) 기체를 사용하여 상기 실리콘 기 판(211) 상의 자연산화막을 제거한다.

결국, 본 발명의 실시예는, 에피택셜 과정을 이용하여 2단계의 STI 충진 산화막 증착을 실시함으로써, STI CD가 작아짐에 따라 STI 갭 충진이 되지 않고 가운데가 비게 되는 현상을 제거할 수 있다.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

본 발명에 따르면, 에피택셜 과정을 이용하여 2 단계의 STI 갭 충진을 진행함으로써, STI CD가 작아짐으로 발생할 수 있는 불완전한 갭 충진 특성을 강화할 수 있다.

또한, 본 발명에 따르면, 에피택셜 막을 이용하여 CD를 정확히 제어할 수 있고, 또한 종래의 STI 실리콘 식각 시에 발생할 수 있는 STI 에지 코너 라운딩(Edge Corner Rounding)의 특성을 강화할 수 있다.

Claims

반도체 소자의 얕은 트렌치 분리막 형성 방법에 있어서,

a) 반도체 기판 상에 패드 산화막을 형성하는 단계;

b) 상기 패드 산화막 상에 식각 마스크로 사용될 패드 질화막을 형성하는 단계;

c) 상기 패드 산화막 및 패드 질화막의 소정 부분에 모트 패턴(Moat Pattern)을 형성하고, 상기 반도체 기판의 소정 부분까지 식각을 실시하여 제1 STI 트렌치 영역을 형성하는 단계;

d) 노출된 전면에 제1 STI 충진 산화를 실시하여 상기 식각된 제1 STI 트렌치 영역의 갭을 충진하는 단계;

e) 노출된 전면에 제2 STI 갭 충진 산화를 실시하는 단계;

f) 상기 반도체 기판의 액티브 영역 상에 패턴을 형성하고 이를 식각하여 상기 패드 산화막까지 제거하는 단계; 및

g) 상기 반도체 기판의 액티브 영역 상에 에피택셜 실리콘을 성장시키는 단계

를 포함하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 c) 단계는 형성될 전체 STI 깊이의 1/3만큼 상기 반도체 기판의 실리콘 식각을 실시하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 d) 단계는 상기 제1 STI 트렌치 영역의 갭을 충진하도록 5∼10 레이어로 반복하여 실시하는 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제3항에 있어서,

상기 각각의 레이어는 500∼1000Å의 두께인 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 d) 단계는, 상기 제1 STI 충진 산화가 실시된 전면을 화학 기계적 연마(CMP)하는 단계를 추가로 포함하는 얕은 트렌치 분리막 형성 방법.
제5항에 있어서,

상기 CMP 단계에서, 상기 패드 질화막이 전부 제거되고, 상기 패드 산화막이 50∼150Å가 남겨지는 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 e) 단계는, 상기 제1 STI 충진 산화가 실시된 전면에 전체 STI 두께의 2/3만큼 형성되는 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 g) 단계의 에피택셜 실리콘은 상기 제2 충진 산화된 높이와 동일하도록 전체 STI 두께의 2/3만큼 형성되는 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 g) 단계는 상기 에피택셜 실리콘 성장 전에 수소 기체를 사용하여 상기 반도체 기판 상의 자연 산화막을 제거한 후에 실시되는 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 a) 단계의 패드 산화막의 두께는 100∼300Å인 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
제1항에 있어서,

상기 b) 단계의 패드 질화막의 두께는 1000∼3000Å인 것을 특징으로 하는 얕은 트렌치 분리막 형성 방법.
얕은 트렌치 분리막을 구비하는 반도체 소자에 있어서,

반도체 기판;

상기 반도체 기판을 식각하여 형성된 제1 트렌치 영역의 갭을 충진하는 제1 충진 산화막;

상기 제1 충진 산화막 상에 형성되며, STI 패턴 형성 및 식각에 의해 형성되는 제2 충진 산화막; 및

상기 반도체 기판 상의 액티브 영역에 에피택셜 실리콘을 성장시켜 형성되는 에피택셜 레이어

를 포함하는 얕은 트렌치 분리막을 구비한 반도체 소자.
제12항에 있어서,

상기 제1 충진 산화막은 5 내지 10회의 레이어를 반복하여 충진 산화시켜 형성한 것을 특징으로 하는 얕은 트렌치 분리막을 구비한 반도체 소자.
제12항에 있어서,

상기 제1 트렌치 영역의 두께는 전체 STI 두께의 1/3인 것을 특징으로 하는 얕은 트렌치 분리막을 구비한 반도체 소자.
제12항에 있어서,

상기 에피택셜 레이어 및 상기 제2 충진 산화막의 두께는 전체 STI 두께의 2/3인 것을 특징으로 하는 얕은 트렌치 분리막을 구비한 반도체 소자.