KR20000002769A - 트렌치를 이용한 반도체 장치의 소자 분리 방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 238000004140 cleaning Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 32
- 229910052814 silicon oxide Inorganic materials 0.000 description 32
- 239000010410 layer Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Spectroscopy & Molecular Physics (AREA)
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Abstract
본 발명은 트렌치를 이용한 반도체 장치의 소자 분리 방법에 관한 것으로서, 특히 반도체 기판 내에 산화막 및 질화막이 순차 적층된 식각 패턴을 이용하여 기판 내에 소자 분리 영역을 정의하기 위한 트렌치를 형성하며, 트렌치 내에 표면이 평탄화된 산화막을 채우며, 식각 패턴의 질화막을 제거하며, 평탄화된 산화막 측벽에 스페이서를 형성하며, 스페이서를 제거하며, 기판 표면에 잔여된 산화막을 제거하기 위해 세정 공정을 실시하는 것을 특징으로 한다. 따라서, 본 발명은 세정 공정시 소자 분리막의 에지 부분에 발생하는 모트를 미연에 방지할 수 있어 디자인 룰의 감소에 따른 활성 영역의 확보에 유용하다.
Description
본 발명은 반도체 소자 분리 방법에 관한 것으로서, 특히 소자 분리막의 에지 부분에 발생하는 모트(moat)를 미연에 방지할 수 있는 트렌치를 이용한 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 산업이 고집적화됨에 따라 소자 분리 영역도 또한 미세화되어 가고 있다. 반도체 장치의 소자 분리 방법은 모든 제조공정 단계중에서 초기 공정이기 때문에 활성 영역의 확보 및 후공정의 공정 마진(margin)을 좌우하게 된다. 이를 효과적으로 극복하기 위해서는 소자 분리막의 단차를 평탄화하는 기술을 필요로 하고 있는데, 통상적으로 실시하고 있는 LOCOS(Local Oxidation of Silicon) 공정은 측면 산화에 의한 버즈 비크(Bird's beak) 현상, 열공정으로 유발되는 기판의 실리콘 결정결함 및 채널 방지를 위해 이온 주입된 불순물의 재분포 등의 여러 문제를 야기시켜 반도체 장치의 전기적 특성 및 고집적화 추세에 난점을 가지고 있다. 이러한 LOCOS 공정의 문제점을 개선하기 위해 트렌치를 이용한 소자분리방법이 제안되었는데, 이 공정은 열산화 공정을 거치지 않기 때문에 LOCOS 공정시 열산화공정으로 유발되는 여러 문제점들을 해결하는 장점을 가지고 있다.
도 1a 내지 도 1e는 종래 기술에 의한 트렌치를 이용한 반도체 장치의 소자 분리 방법을 나타낸 공정 순서도이다. 이를 참조하면, 트렌치 방식의 소자 분리 방법은 우선, 도 1a에 나타난 바와 같이 실리콘 기판(10)에 실리콘산화막을 150Å, 그 위에 실리콘질화막 1500Å을 적층한 후에 소자 분리 영역을 확보하기 위한 마스크 및 식각 공정을 실시하여 실리콘질화막(14) 및 실리콘산화막(12)이 패터닝된 식각 패턴(e)을 형성한다. 그 다음 식각 패턴(e)을 마스크로 하여 개방된 기판(10) 표면을 소정 깊이로 식각하여 트렌치(16)를 형성한다. 이어서 도 1b에 나타난 바와 같이 트렌치(16)가 형성된 결과물 전면에 트렌치(16)를 충분히 매립할 정도의 두께로 실리콘산화막(18)을 증착한다. 그리고, 도 1c에 나타난 바와 같이 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함) 공정을 실시하여 트렌치(16) 영역에 채워진 실리콘산화막(18) 표면을 평탄화한다. 그 다음 도 1d 에 나타난 바와 같이 선택 식각 공정으로 표면이 평탄화된 산화막으로 이루어진 소자 분리막(18')의 측면에 있는 식각 패턴(e) 중에서 실리콘질화막(14)을 제거하고, 세정 공정을 실시하여 소자 분리막(18')을 제외한 기판(10) 표면에 잔여된 실리콘산화막(12)을 제거한다.
종래 기술에 의한 트렌치 방식의 소자 분리 공정은 소자 분리막(18')에 의해 정의되는 활성 영역 위에 희생 산화막을 성장시키며, 그 위에 게이트 산화막을 성장시키기에 앞서 세정 공정을 실시하게 된다. 이러한 세정 공정은 주로 HF 화학물을 사용하기 때문에 도 1e에 나타난 바와 같이 소자 분리막(18')의 에지 부위(F)에 모트(moat)로 인한 소자 분리막(18')의 프로파일이 불량해져 기판(10)의 활성 영역(A) 확보에 여려움이 생긴다.
도 2는 종래 기술에 의해 형성된 반도체 장치의 전기적 특성을 나타낸 그래프이다.
상기에서 언급된 모트(moat)는 도 2의 소자 전류-전압 간의 곡선(Q)을 참조하면 급경사(hump)가 일어나는 구간(h)에서 소자의 오동작이 유발된다.
그러므로, 종래 트렌치 방식의 소자분리 공정은 식각 패턴으로 사용되는 실리콘질화막을 제거하여 소자 분리막을 형성함에 있어서 실시하던 세정 공정에 의해 소자 분리막과 활성 영역의 경계면에서 모트(moat)가 발생되어 소자 분리 공정의 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 방식의 소자 분리막을 형성한 후에 세정 공정에 의해 소자 분리막의 에지 부위에 발생하는 모트(moat)를 미연에 방지할 수 있는 트렌치를 이용한 반도체 장치의 소자 분리 방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래 기술에 의한 트렌치를 이용한 반도체 장치의 소자 분리 방법을 나타낸 공정 순서도이며,
도 2는 종래 기술에 의해 형성된 반도체 장치의 전기적 특성을 나타낸 그래프이며,
도 3a 내지 도 3f는 본 발명에 따른 트렌치를 이용한 반도체 장치의 소자 분리 방법을 나타낸 공정 순서도이며,
도 4는 본 발명에 의해 형성된 반도체 장치의 전기적 특성을 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
20: 실리콘 기판 22: 실리콘산화막
24: 실리콘질화막 26: 트렌치
28: 실리콘이 풍부한 실리콘산화막
28': 표면이 평탄화된 실리콘산화막
28'': 소자 분리막
30: 스페이서
상기 목적을 달성하기 위하여 본 발명의 방법은 반도체 기판 내에 산화막 및 질화막이 순차 적층된 식각 패턴을 이용하여 상기 기판 내에 소자 분리 영역을 정의하기 위한 트렌치를 형성하는 단계; 상기 트렌치 내에 표면이 평탄화된 산화막을 채우는 단계; 상기 식각 패턴의 질화막을 제거하는 단계; 상기 평탄화된 산화막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 기판 표면에 잔여된 산화막을 제거하기 위해 세정 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 방법에 있어서, 상기 스페이서를 형성하는 단계는 상기 질화막을 제거한 결과물 전면에 실리콘 함유가 풍부한 산화막을 증착한 후에 상기 산화막을 식각하여 스페이서를 형성하는데 상기 산화막의 증착 두께는 200∼1500Å로 하며, 상기 스페이서를 이루는 산화막의 잔여 두께는 200∼1000Å로 한다. 이때, 상기 산화막의 증착하는 공정은 가스 비율을 SiH4/N2O = 0.4∼0.6/2.0∼4.0의 조건으로 실시하며, 상기 실리콘 함유가 풍부한 산화막을 증착한 후에 950∼1200℃, N2분위기에서 30∼60분간 어닐링을 실시하는 단계를 더 포함하도록 한다.
본 발명의 방법에 있어서, 상기 스페이서를 형성하는 단계는 상기 질화막을 제거한 결과물 전면에 저압에서 플라즈마 공정으로 TEOS를 증착한 후에 상기 TEOS를 식각하여 스페이서를 형성하는데 상기 TEOS의 증착 두께는 200∼1500Å로 하며, 상기 스페이서를 이루는 TEOS의 잔여 두께는 200∼1000Å로 한다.
본 발명의 방법에 있어서, 상기 스페이서를 제거하는 공정은 50:1 HF 내지 100:1 HF 중에서 선택적으로 사용하여 스페이서를 식각하며, 50:1 HF을 사용할 경우 세정 시간을 50∼500초로 한다.
본 발명의 방법에 있어서, 상기 스페이서를 제거하는 공정은 BOE 용액을 사용한다.
한편, 본 발명의 방법에 있어서, 상기 스페이서 제거 후 기판 표면에 잔여된 산화막의 두께는 150∼300Å으로 한다.
본 발명에 의하면, 소자 분리막 형성 공정은 식각 패턴으로 사용되던 질화막을 제거한 후에 트렌치에 채워진 산화막의 부위에 스페이서를 형성하므로서 기판 표면에 잔여된 산화막을 제거하기 위해 세정 공정으로 인한 트렌치 영역에 해당하는 소자 분리막의 에지에 발생하던 모트(moat)가 사라진다. 또한, 본 발명은 스페이서의 두께를 조정하여 디자인 룰 감소에 따른 소자 분리막을 안정하게 형성할 수 있어 미세한 소자의 경우 활성 영역의 감소를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3f는 본 발명에 따른 트렌치를 이용한 반도체 장치의 소자 분리 방법을 나타낸 공정 순서도이다.
이를 참조하면, 본 발명은 다음과 같은 제조 공정 순서에 의해 형성된다.
우선, 반도체 기판으로서 실리콘 기판(20) 내에 실리콘산화막(22) 및 실리콘질화막(24)이 순차 적층된 식각 패턴(e)을 형성한다. 그 다음 도 3a에 나타난 바와 같이 상기 식각 패턴(e)에 의해 개방된 기판(20)을 선택 식각하여 상기 기판(20) 내에 소자 분리 영역을 정의하기 위한 트렌치(26)를 형성한다.
이어서 도 3b에 나타난 바와 같이 상기 트렌치(26)가 형성된 결과물 전면에 트렌치(26)를 충분히 채우도록 실리콘산화막(28)을 소정 두께로 증착한다. 그 다음 도 3c에 나타난 바와 같이 CMP공정을 실시하여 상기 식각 패턴(e)보다 높지 않도록 상기 실리콘산화막(28)의 표면을 평탄화시킨다.
그리고, 도 3d에 나타난 바와 같이 표면이 평탄화된 실리콘산화막(28')의 측면에 있는 실리콘질화막(24)을 제거한다.
이어서 도 3e에 나타난 바와 같이 상기 실리콘질화막(24)이 제거된 결과물 전면에 실리콘 함유가 풍부한 실리콘산화막을 증착한 후에 건식 식각 공정으로 상기 실리콘산화막을 식각하여 표면이 평탄화된 실리콘산화막(28') 측벽에 스페이서(30)를 형성한다. 이때, 상기 실리콘산화막의 증착 두께는 200∼1500Å로 하며, 상기 스페이서(30)를 이루는 실리콘산화막의 잔여 두께는 200∼1000Å로 한다.
한편, 통상적으로 금속 배선 사이의 층간 절연막으로 사용된 실리콘 함유가 풍부한 실리콘산화막의 증착 공정은 가스의 조성, 예컨대 SiH4/N2O = 0.3/3.4로 할 경우 이후 950∼1200℃, N2분위기에서 30∼60분간 실시하는 어닐링 공정에 의해 실리콘산화막의 식각 비율이 1.16Å/sec 정도로 된다. 이것은 열산화막의 1.0Å/sec에 비해 약 0.16Å/sec 정도로 크게 된다. 그러므로, 스페이서의 두께는 식각 비율의 증가에 따라 커지게 된다. 본 발명의 제조 공정에서는 실리콘 함유가 풍부한 실리콘산화막의 증착 공정시 가스 조성을 SiH4/N2O=0.4∼0.6/2.0∼4.0으로 변화시켜 실리콘산화막의 식각 비율이 0.4∼0.8Å/sec로 되도록 한다. 이로 인해 상기 스페이서(30)의 두께를 크게 감소시킬 수 있어 미세 소자의 활성 영역을 안정한 크기로 확보하는데 도움이 된다.
그 다음 50:1 HF 내지 100:1 HF의 화합물 중에서 선택한 한 물질을 사용하여 상기 스페이서(30)를 식각하는데, 특히 50:1 HF를 사용할 경우 세정 시간을 50∼500초로 한다. 한편, 상기 스페이서의 식각 공정은 BOE 용액을 사용할 수도 있다. 이와 같은 식각 공정에 의해 상기 기판(20) 표면에 잔여된 실리콘산화막은 150∼300Å의 두께가 잔여되어 후속 세정 공정을 원할하게 하는 역할을 한다.
이후 세정 공정을 실시하여 기판(20) 표면에 잔여된 실리콘산화막을 제거한다. 이에 따라 기판(20) 내에는 트렌치를 채우는 실리콘산화막으로 이루어진 소자 분리막(28'')에 의해 소자의 활성 영역(A)이 정의된다.
위와 같은 본 발명의 제조 공정은 트레치 에지 부위에 해당하는 소자 분리막(28'')에서 발생하는 모트(moat)를 억제하기 위해 실리콘함유가 풍부한 실리콘산화막으로 이루어진 스페이서(30)를 형성한다. 이러한 스페이서(30)는 소자의 디자인 룰에 따라 식각 비율과 두께를 알맞게 조절하여 형성하는 것이 중요하며, 스페이서를 이루는 실리콘산화막의 식각 비율을 미리 감소하도록 증착시 가스 조성을 변경시켜 식각 비율을 낮추기 위한 별도의 열적 어닐링 공정을 실시하지 않도록 한다. 이에 따라 본 발명은 열 공정으로 인한 디자인 룰의 감소를 크게 줄일 수 있어 활성 영역의 감소를 최소화한다. 또한, 스페이서 식각 공정시 활성 영역에 직접적인 손상을 주지 않기 위해 잔류 실리콘산화막을 식각 패턴으로 사용된 실리콘산화막 보다 약간 큰 200Å으로 형성하여 HF 화학물의 세정 시간 또는 이후의 활성 영역에 형성될 희생 산화막의 두께 마진도 매우 커지게 된다.
도 4는 본 발명에 의해 형성된 반도체 장치의 전기적 특성을 나타낸 그래프이다.
도 4를 참조하면, 본 발명은 트렌치 방식의 소자 분리막 에지 부위에서 발생하던 모트(moat)가 억제됨에 따라 소자의 전기적 특성인 전류-전압 간의 곡선(Q)에서 급경사(hump)가 일어나는 구간이 사라지기 때문에 소자가 정상적으로 동작하게 된다.
상기와 같은 제조 공정에 의하면, 본 발명은 트렌치를 채우는 산화막의 측벽에 실리콘 함유가 풍부한 실리콘산화막의 조성 변화로 식각 비율이 약 0.5로 감소함에 따라 증착되는 실리콘산화막의 두께도 약 0.5로 감소된다. 이로 인해 본 발명은 세정 공정시 소자 분리막의 에지 부분에 발생하는 모트를 미연에 방지할 수 있어 디자인 룰의 감소에 따른 활성 영역의 확보에 유용한 효과가 있다.
본 발명은 상기 실시예에서 스페이서를 이루는 막을 실리콘 함유가 풍부한 실리콘산화막으로 한정하였지만, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
Claims (11)
- 반도체 기판 내에 산화막 및 질화막이 순차 적층된 식각 패턴을 이용하여 상기 기판 내에 소자 분리 영역을 정의하기 위한 트렌치를 형성하는 단계;상기 트렌치 내에 표면이 평탄화된 산화막을 채우는 단계;상기 식각 패턴의 질화막을 제거하는 단계;상기 평탄화된 산화막 측벽에 스페이서를 형성하는 단계;상기 스페이서를 제거하는 단계; 및상기 기판 표면에 잔여된 산화막을 제거하기 위해 세정 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 스페이서를 형성하는 단계는 상기 질화막을 제거한 결과물 전면에 실리콘 함유가 풍부한 산화막을 증착한 후에 상기 산화막을 식각하여 스페이서를 형성하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제2항에 있어서, 상기 산화막의 증착 두께는 200∼1500Å로 하며, 상기 스페이서를 이루는 산화막의 잔여 두께는 200∼1000Å로 하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제2항에 있어서, 상기 산화막의 증착하는 공정은 가스 비율을 SiH4/N2O = 0.4∼0.6/2.0∼4.0의 조건으로 실시하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제2항에 있어서, 상기 실리콘 함유가 풍부한 산화막을 증착한 후에 950∼1200℃, N2분위기에서 30∼60분간 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 스페이서를 형성하는 단계는 상기 질화막을 제거한 결과물 전면에 저압에서 플라즈마 공정으로 TEOS를 증착한 후에 상기 TEOS를 식각하여 스페이서를 형성하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제6항에 있어서, 상기 TEOS의 증착 두께는 200∼1500Å로 하며, 상기 스페이서를 이루는 TEOS의 잔여 두께는 200∼1000Å로 하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제2항 내지 제6항에 있어서, 상기 스페이서를 제거하는 공정은 50:1 HF 내지 100:1 HF 중에서 선택적으로 사용하여 스페이서를 식각하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제8항에 있어서, 상기 공정은 50:1 HF을 사용할 경우 세정 시간을 50∼500초로 하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제2항 내지 제6항에 있어서, 상기 스페이서를 제거하는 공정은 BOE 용액을 사용하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 스페이서 제거 후 기판 표면에 잔여된 산화막의 두께는 150∼300Å으로 하는 것을 특징으로 하는 트렌치를 이용한 반도체 장치의 소자 분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023677A KR20000002769A (ko) | 1998-06-23 | 1998-06-23 | 트렌치를 이용한 반도체 장치의 소자 분리 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980023677A KR20000002769A (ko) | 1998-06-23 | 1998-06-23 | 트렌치를 이용한 반도체 장치의 소자 분리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000002769A true KR20000002769A (ko) | 2000-01-15 |
Family
ID=19540472
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980023677A KR20000002769A (ko) | 1998-06-23 | 1998-06-23 | 트렌치를 이용한 반도체 장치의 소자 분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000002769A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020003031A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 소자분리막 형성 방법 |
| KR100422357B1 (ko) * | 2001-12-13 | 2004-03-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 절연막 형성 방법 |
| KR100486111B1 (ko) * | 2002-07-10 | 2005-04-29 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 제조방법 |
| KR100950748B1 (ko) * | 2003-07-09 | 2010-04-05 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
-
1998
- 1998-06-23 KR KR1019980023677A patent/KR20000002769A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR20020003031A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 소자분리막 형성 방법 |
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| KR100950748B1 (ko) * | 2003-07-09 | 2010-04-05 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
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