KR100422357B1 - 반도체 소자의 트렌치 절연막 형성 방법 - Google Patents

반도체 소자의 트렌치 절연막 형성 방법 Download PDF

Info

Publication number
KR100422357B1
KR100422357B1 KR10-2001-0078937A KR20010078937A KR100422357B1 KR 100422357 B1 KR100422357 B1 KR 100422357B1 KR 20010078937 A KR20010078937 A KR 20010078937A KR 100422357 B1 KR100422357 B1 KR 100422357B1
Authority
KR
South Korea
Prior art keywords
trench
silicon
oxide film
film
spacer
Prior art date
Application number
KR10-2001-0078937A
Other languages
English (en)
Other versions
KR20030048890A (ko
Inventor
김길호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0078937A priority Critical patent/KR100422357B1/ko
Publication of KR20030048890A publication Critical patent/KR20030048890A/ko
Application granted granted Critical
Publication of KR100422357B1 publication Critical patent/KR100422357B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 트렌치 절연막 형성 방법에 관한 것으로서, 반도체 소자의 제조 과정에서 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호(Moat) 현상을 방지하여 반도체 소자의 전기적 특성을 개선하기 위한 것이다. 본 발명은 절연막의 측벽에 실리콘 산화막 또는 실리콘 질화막의 스페이서(Spacer)를 형성하여 후속 세정 공정에서 트렌치 가장자리에 대한 보호막 역할을 수행하도록 함으로써 외호 현상을 방지한다. 본 발명에 따르면, 실리콘 기판 위에 패드 산화막과 실리콘 질화막을 증착하고 식각하여 실리콘 기판에 트렌치를 형성하며, 트렌치를 채우도록 결과물 전면에 실리콘 산화막을 증착하고 평탄화시킨 후, 실리콘 질화막을 제거하여 실리콘 산화막의 상부가 패드 산화막의 상부로부터 단차 δ만큼 돌출되도록 한다. 이후, 돌출된 실리콘 산화막의 측벽에 산화막 또는 질화막 스페이서를 형성한다. 질화막 스페이서는 세정 단계 후에 제거될 수 있으며, 제거된 질화막 스페이서의 하부에 남아 있는 패드 산화막이 트렌치의 가장자리에 대하여 보호막 역할을 수행할 수 있다.

Description

반도체 소자의 트렌치 절연막 형성 방법 {METHOD FOR FORMING TRENCH ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적회로 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 과정에서 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호(Moat) 현상을 방지할 수 있는 반도체 소자의 트렌치 절연막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 소자는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 단위 트랜지스터를 채용하며, 수 많은 단위 트랜지스터를 동일한 소자 내에 형성시켜 집적회로를 구현한다.
각각의 단위 트랜지스터를 전기적으로 분리시키기 위하여 소자 분리막이 사용되는데, 최근에는 얕은 트렌치 절연(Shallow Trench Isolation; STI) 방식이 일반적으로 사용되고 있다. STI 방식은 실리콘 기판에 트렌치를 형성한 후 트렌치 내부에 실리콘 산화막을 형성하여 단위 트랜지스터 사이를 전기적으로 분리시키는 방식이다. 이러한 STI 방식은 다른 유형의 분리 방식에 비하여 분리 영역의 넓이 및 깊이 조절이 용이한 장점이 있다.
STI 방식을 이용하는 종래의 트렌치 절연막 형성 방법은 다음과 같다.
도 1a를 참조하면, 실리콘 기판(10, Silicon Wafer) 위에 패드 산화막(11, Pad Oxide, SiO2)을 일정 두께로 증착한 후, 그 위에 실리콘 질화막(12, Silicon Nitride, Si3N4)을 적당한 두께(t)로 증착한다. 실리콘 질화막(12)은, 후술하는 바와 같이, 트렌치를 채우는 실리콘 산화막에 대한 화학적-기계적 연마(ChemicalMechanical Polishing; CMP) 공정시 연마 정지층(CMP Stopping Layer)의 역할을 수행한다. 패드 산화막(11)은 그 위에 증착되는 실리콘 질화막(12)에 의해 유발되는 기계적 스트레스가 실리콘 기판(10)에 영향을 끼치는 것을 완화시켜 주는 완충막의 역할을 수행한다. 패드 산화막(11)의 두께와 실리콘 질화막(12)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 패드 산화막(11)은 약 70~200Å, 실리콘 질화막(12)은 약 500~1500Å의 두께가 적용된다.
이어서, 도 1b에 도시된 바와 같이, 실리콘 질화막(12) 위에 감광물질(도시되지 않음)을 도포한 후, 노광 및 현상 공정을 실시하여 트렌치 절연막의 형태로 패터닝한다. 계속하여, 활성화된 플라즈마를 이용하여 실리콘 질화막(12)과 패드 산화막(11)과 실리콘 기판(10)을 순차적으로 식각하여 실리콘 기판(10) 내부에 트렌치(13)를 만든다. 식각이 완료되면, 산소(O2)를 활성화시킨 플라즈마를 이용하여 남아 있는 감광물질을 제거하고 특정 용매를 이용하여 세정을 실시한다.
이어서, 도 1c에 도시된 바와 같이, 고밀도 플라즈마(High Density Plasma; HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 실리콘 산화막(14, Silicon Oxide, SiO2)을 증착하여 트렌치(도 1b의 13) 내부를 채운다. HDP-CVD 방식의 특성상, 증착된 실리콘 산화막(14)의 상부는 도시된 바와 같이 하부 실리콘 기판(10)의 표면 굴곡을 거의 그대로 반영한 표면 굴곡(Surface Topology)을 나타낸다.
이어서, 도 1d에 도시된 바와 같이, 화학적-기계적 연마 공정을 진행하여 실리콘 산화막(14)의 상부를 평탄화시킴과 동시에 실리콘 질화막(12) 상부로부터 완전히 제거한다. 이 때, 남아 있던 실리콘 질화막(12)은 연마 과정에서 연마 정지층의 역할을 수행하면서 그 두께가 일정 양만큼 감소한다. 화학적-기계적 연마 공정을 통하여 트렌치 내부에만 남게 된 실리콘 산화막(14)의 상부는 남아 있는 실리콘 질화막(12)의 상부보다 약간 낮은 위치까지 내려간다.
이어서, 도 1e에 도시된 바와 같이, 인산(H3PO4) 수용액을 이용하여 잔여 실리콘 질화막(도 1d의 12)을 완전히 제거한다. 인산 수용액의 농도와 온도를 적절히 조절하면 실리콘 산화막(14)에 대한 실리콘 질화막(12)의 식각 선택비(Etch Selectivity)를 약 1:50 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하면 트렌치 내부에 채워진 실리콘 산화막(14)을 거의 훼손하지 않으면서도 잔여 실리콘 질화막(12)을 완전히 제거할 수 있다. 잔여 실리콘 질화막(12)이 제거되면서 하부의 패드 산화막(11)이 드러나는데, 일반적으로 트렌치 내부의 실리콘 산화막(14) 상부가 패드 산화막(11)의 상부보다 높게 된다(그 단차가 도면에서 δ로 표시됨).
이러한 공정을 통하여 일단 트렌치 절연막이 완성된다. 그러나, 이후 진행되는 여러 공정들에서 용매에 의한 세정(Wet Cleaning)이 반복적으로 이루어지면서(예를 들면, 웰 이온주입 마스크 제거 공정, 게이트 산화 전 세정 공정, 게이트 식각 후 세정 공정 등), 도 1f에 도시된 바와 같이, 패드 산화막(11)과 트렌치 내부의 실리콘 산화막(14)이 조금씩 식각되어 제거된다. 이 때, 트렌치 내부의 실리콘산화막(14) 상부에 비하여 패드 산화막(11)의 상부가 더 낮기 때문에, 실리콘 산화막(14) 상부와 실리콘 기판(10) 상부의 높이가 같아지기 전에 실리콘 기판(10) 상부에 존재하던 패드 산화막(11)이 완전히 제거된다.
그 결과, 트렌치의 가장자리에서 트렌치 내부의 실리콘 산화막(14)이 측면 방향으로 식각되면서, 도 1g에 참조번호 15번으로 나타낸 바와 같이, 트렌치의 가장자리를 따라 실리콘 산화막(14)이 파이는 현상, 즉 외호(Moat) 현상이 발생하게 된다. 용매에 의한 세정 공정의 특성상, 외호(15)의 깊이는 트렌치 내부의 실리콘 산화막(14) 상부가 축퇴(Recess)되는 정도와 비례한다. 따라서, 세정이 반복되면서 외호 현상은 점차 심해지는 경향이 있다. 최종적으로 실리콘 산화막(14)의 상부가 실리콘 기판(10)의 상부와 높이가 같아졌을 때, 일반적으로 외호(15)의 깊이는 약 100~400Å 정도가 된다.
외호 현상으로 인해 발생하는 대표적인 문제점들 중의 하나인 험프(Hump) 특성이 도 2a 및 도 2b에 비교 도시되어 있다. 도 2a 및 도 2b는 트랜지스터의 동작 특성 중의 하나인 게이트 전압(Gate Voltage, Vg)의 변화에 따른 드레인 전류(Drain Current, Id)의 변화를 나타낸 그래프들이다. 반도체 소자에 동작 전압을 가하면, 소자 내부에 전류가 흐르면서 발생하는 다양한 전자기적인 영향으로 인해 소자 외부와 회로 사이에 일정한 전압, 즉 역바이어스 전압(Back Bias Voltage, BBV)가 형성되는데, 이 역바이어스 전압(BBV)의 영향으로 인해 게이트 전압(Vg)의 변화에 따른 드레인 전류(Id)의 특성이 왜곡되는 현상이 발생한다.
이러한 왜곡은 외호 현상이 심하게 발생하는 트렌치 절연막을 적용한 소자에서 더욱 민감하게 발생하는 경향이 있다. 도 2a에 도시된 바와 같이, 외호 현상이 없는 트렌치 절연막을 적용한 경우에는 게이트 전압(Vg)의 변화에 대해 드레인 전류(Id)가 왜곡됨이 없이 포화 전류까지 변화하는 양상을 나타낸다. 즉, 험프 특성이 나타나지 않는다. 그러나, 도 2b에 도시된 바와 같이, 외호 현상이 발생한 트렌치 절연막을 적용한 경우에는 3V 이상의 역바이어스 전압(BBV)에서 드레인 전류(Id)가 왜곡되는 양상, 즉 험프 특성이 명확하게 나타난다.
이상 설명한 바와 같이, 얕은 트렌치 절연(STI) 방식을 이용하는 종래의 트렌치 절연막 형성 방법은 트렌치의 가장자리를 따라 트렌치 내부의 실리콘 산화막이 파이는 외호 현상을 동반하며, 이러한 외호 현상은 반도체 소자의 전기적 특성에 좋지 않은 영향을 미치게 된다.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호 현상을 방지하여 반도체 소자의 전기적 특성을 개선할 수 있는 트렌치 절연막 형성 방법을 제공하기 위한 것이다.
도 1a 내지 도 1g는 종래기술에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.
도 2a 및 도 2b는 종래기술에 따른 트렌치 절연막 형성 방법의 문제점을 비교 설명하기 위한 그래프.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 실리콘 기판 11, 21: 패드 산화막
12, 22, 41: 실리콘 질화막 13, 23: 트렌치
14, 24, 25: 실리콘 산화막 15: 외호
26, 42: 절연막 스페이서
이러한 목적을 달성하기 위하여, 본 발명은 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 절연막의 측벽에 스페이서를 형성하여 스페이서가 후속 세정 공정에서 트렌치 가장자리에 대한 보호막 역할을 수행하도록 하는트렌치 절연막의 형성 방법을 제공한다.
본 발명에 따른 트렌치 절연막의 형성 방법은, 실리콘 기판 위에 패드 산화막과 실리콘 질화막을 각각 소정의 두께로 증착하는 단계와, 실리콘 질화막과 패드 산화막과 실리콘 기판을 순차적으로 식각하여 실리콘 기판의 소정 영역에 트렌치를 형성하는 단계와, 트렌치의 내부를 채우도록 결과물 전면에 실리콘 산화막을 증착하는 단계와, 실리콘 산화막의 상부를 평탄화시킴과 동시에 실리콘 질화막 상부로부터 실리콘 산화막을 제거하는 단계와, 실리콘 질화막을 제거하여 실리콘 산화막의 상부가 패드 산화막의 상부로부터 단차 δ만큼 돌출되는 단계와, 돌출된 실리콘 산화막의 측벽에 절연막 스페이서를 형성하는 단계로 이루어진다.
본 발명에 따른 트렌치 절연막의 형성 방법은 절연막 스페이서의 형성 단계 후에 이루어지는 용매에 의한 세정 단계를 더 포함할 수 있으며, 세정 단계에서 절연막 스페이서가 트렌치의 가장자리에 대하여 보호막 역할을 수행할 수 있다.
본 발명에 따른 트렌치 절연막의 형성 방법에 있어서, 절연막 스페이서는 산화막 스페이서 또는 질화막 스페이서인 것이 바람직하다. 산화막 스페이서의 형성 단계는 패드 산화막과 실리콘 산화막의 전면에 제2 실리콘 산화막을 증착하는 단계와 증착된 제2 실리콘 산화막을 전면 건식 식각하는 단계를 포함하는 것이 바람직하며, 제2 실리콘 산화막의 증착 두께와 산화막 스페이서의 폭은 각각 패드 산화막의 상부와 실리콘 산화막의 상부 사이의 단차 δ와 동일한 것이 바람직하다.
또한, 질화막 스페이서는 세정 단계 후에 제거될 수 있으며, 제거된 질화막 스페이서의 하부에 남아 있는 패드 산화막이 트렌치의 가장자리에 대하여 보호막역할을 수행할 수 있다. 질화막 스페이서의 형성 단계는 패드 산화막과 실리콘 산화막의 전면에 제2 실리콘 질화막을 증착하는 단계와 증착된 제2 실리콘 질화막을 전면 건식 식각하는 단계를 포함하는 것이 바람직하며, 질화막 스페이서의 제거 단계는 실리콘 산화막의 상부면이 질화막 스페이서의 하부에 있는 패드 산화막의 상부면과 동일한 높이가 되었을 때 이루어지는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도이다.
도 3a를 참조하면, 실리콘 기판(20, Silicon Wafer) 위에 패드 산화막(21, Pad Oxide, SiO2)을 일정 두께로 증착한 후, 그 위에 실리콘 질화막(22, Silicon Nitride, Si3N4)을 적당한 두께로 증착한다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 질화막(22) 위에 감광물질(도시되지 않음)을 도포한 후, 노광 및 현상 공정을 실시하여 트렌치 절연막의 형태로 패터닝한다. 계속하여, 활성화된 플라즈마를 이용하여 실리콘 질화막(22)과 패드 산화막(21)과 실리콘 기판(20)을 순차적으로 식각하여 실리콘 기판(20)의 소정 영역에 트렌치(23)를 만든다. 식각이 완료되면, 산소(O2)를 활성화시킨 플라즈마를 이용하여 남아 있는 감광물질을 제거하고 특정 용매를 이용하여 세정을 실시한다.
이어서, 도 3c에 도시된 바와 같이, 고밀도 플라즈마(High Density Plasma;HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 결과물 전면에 제1 실리콘 산화막(24, Silicon Oxide, SiO2)을 증착하여 트렌치(도 3b의 23) 내부를 채운다. 이 때, 증착된 제1 실리콘 산화막(24)의 상부는 실리콘 기판(20)의 표면 굴곡을 거의 그대로 반영한 표면 굴곡(Surface Topology)을 나타낸다.
계속해서, 도 3d에 도시된 바와 같이, 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 진행하여 제1 실리콘 산화막(24)의 상부를 평탄화시킴과 동시에 실리콘 질화막(22) 상부로부터 제1 실리콘 산화막을 완전히 제거한다. 이 때, 남아 있던 실리콘 질화막(22)은 연마 과정에서 연마 정지층의 역할을 수행하면서 그 두께가 일정 양만큼 감소하며, 트렌치 내부에만 남게 된 제1 실리콘 산화막(24)의 상부는 화학적-기계적 연마 공정의 특성상 실리콘 질화막(22)의 상부보다 약간 낮아진다.
이어서, 도 3e에 도시된 바와 같이, 인산(H3PO4) 수용액을 이용하여 잔여 실리콘 질화막(도 3d의 22)을 완전히 제거한다. 인산 수용액의 농도와 온도를 적절히 조절하면 제1 실리콘 산화막(24)에 대한 실리콘 질화막(22)의 식각 선택비(Etch Selectivity)를 약 1:50 이상으로 크게 만들 수 있으며, 트렌치 내부의 제1 실리콘 산화막(24)을 거의 훼손하지 않으면서 잔여 실리콘 질화막(22)을 완전히 제거할 수 있다. 잔여 실리콘 질화막(22)이 제거되면서 하부의 패드 산화막(21)이 드러나고, 제1 실리콘 산화막(24) 상부와 패드 산화막(21) 상부 사이에 단차(δ)가 생긴다.
이후, 도 3f에 도시된 바와 같이, 패드 산화막(21)과 제1 실리콘 산화막(24)의 전면에 제2 실리콘 산화막(25)을 두께 δ만큼 증착한다. 제2 실리콘 산화막(25)의 증착 역시 고밀도 플라즈마를 이용한 화학적 기상 증착 방식에 의하여 이루어진다.
계속해서, 도 3g에 도시된 바와 같이, 활성화된 플라즈마를 이용한 전면 건식 식각(Blanket Dry Etch)을 실시하여 실리콘 산화막 스페이서(26; Spacer)를 형성한다. 앞서 증착된 제2 실리콘 산화막은 전면 건식 식각에 의하여 제거되면서 패드 산화막(21)의 상부로 단차 δ만큼 돌출된 제1 실리콘 산화막(24)의 측벽에 스페이서(26)로서 남게 된다. 실리콘 산화막 스페이서(26)의 폭 역시 δ만큼의 크기로 형성된다.
이러한 공정을 통하여 일단 트렌치 절연막이 완성된다. 그리고, 이후 진행되는 여러 후속 공정들에서 용매에 의한 세정(Wet Cleaning)이 반복적으로 이루어지면서, 도 3h에 도시된 바와 같이, 패드 산화막(21)과 트렌치 내부의 제1 실리콘 산화막(24)이 조금씩 식각되어 제거된다. 이 때, 트렌치 내부의 제1 실리콘 산화막(24) 상부에 비하여 패드 산화막(21)의 상부가 더 낮기 때문에, 제1 실리콘 산화막(24)의 상부가 실리콘 기판(20)의 상부와 높이가 같아지기 전에 실리콘 기판(20) 위의 패드 산화막(21)이 완전히 제거된다.
특히, 종래기술과 달리, 실리콘 산화막 스페이서(26)가 트렌치 가장자리에 대한 보호막 역할을 수행하기 때문에, 트렌치의 가장자리를 따라 제1 실리콘 산화막(24)이 파이는 현상, 즉 기존의 외호 현상은 발생하지 않는다.
이후, 용매에 의한 세정이 반복되어 제1 실리콘 산화막(24)의 상부가 실리콘 기판(20)의 상부와 높이가 같아지게 되면, 도 3i에 도시된 바와 같은 트렌치 절연막(30)의 최종 형태가 얻어진다. 도 3i의 참조번호 27번이 나타내는 바와 같이, 본 발명의 방법에 따라 형성된 트렌치 절연막(30)의 가장자리에는 외호 현상이 발생하지 않는다.
본 발명에 따른 트렌치 절연막 형성 방법은 전술한 실시예에서의 실리콘 산화막 스페이서 대신에 실리콘 질화막 스페이서를 사용할 수도 있다. 이하에서는, 도 4a 내지 도 4f를 참조하여, 실리콘 질화막 스페이서를 사용하는 실시예를 설명한다. 이하 설명되는 실시예에 있어서 전술한 실시예와 동일한 구성요소에는 동일한 참조번호가 사용된다.
도 4a를 참조하면, 전술한 실시예의 경우와 동일한 방법으로, 실리콘 기판(20)에 패드 산화막(21)과 제1 실리콘 질화막(도시되지 않음)을 형성하고 실리콘 기판(20)에 트렌치(23)를 형성한 후, 실리콘 산화막(24)을 증착하여 트렌치(23) 내부를 채우고 화학적-기계적 연마 공정을 진행한 후, 패드 산화막(21)이 드러나도록 제1 실리콘 질화막(도시되지 않음)을 제거한다. 따라서, 실리콘 산화막(24)의 상부는 패드 산화막(21)의 상부보다 단차 δ만큼 돌출된다.
이어서, 도 4b에 도시된 바와 같이, 패드 산화막(21)과 실리콘 산화막(24)의 전면에 제2 실리콘 질화막(41)을 증착한다.
계속해서, 도 4c에 도시된 바와 같이, 활성화된 플라즈마를 이용한 전면 건식 식각을 실시하여 실리콘 질화막 스페이서(42)를 형성한다. 앞서 증착된 제2 실리콘 질화막은 전면 건식 식각에 의하여 제거되면서 패드 산화막(21)의 상부로 단차 δ만큼 돌출된 실리콘 산화막(24)의 측벽에 스페이서(42)로서 남게 된다.
그리고, 이후 진행되는 여러 후속 공정들에서 용매에 의한 세정이 반복적으로 이루어지면서, 도 4d에 도시된 바와 같이, 패드 산화막(21)과 트렌치 내부의 실리콘 산화막(24)이 조금씩 식각되어 제거된다. 이 때, 트렌치 내부의 실리콘 산화막(24) 상부에 비하여 패드 산화막(21)의 상부가 더 낮기 때문에, 실리콘 산화막(24)의 상부가 실리콘 기판(20)의 상부와 높이가 같아지기 전에 실리콘 기판(20) 위의 패드 산화막(21)이 제거된다.
그러나, 종래기술과 달리, 실리콘 질화막 스페이서(42)가 트렌치 가장자리에 대한 보호막 역할을 수행하기 때문에, 패드 산화막(21)의 일부는 실리콘 질화막 스페이서(42)의 하부에 남아 있게 되고, 트렌치의 가장자리를 따라 실리콘 산화막(24)이 파이는 현상, 즉 기존의 외호 현상은 발생하지 않는다.
이어서, 트렌치 내부를 채우는 실리콘 산화막(24)의 상부면이 실리콘 질화막 스페이서(42)의 하부에 있는 패드 산화막(21)의 상부면과 동일한 높이가 되었을 때, 인산 수용액을 이용하여 실리콘 질화막 스페이서(42)를 제거한다. 따라서, 도 4e에 도시된 바와 같이, 실리콘 산화막(24)은 패드 산화막(21)과 동일한 높이를 유지하면서 남아 있는 패드 산화막(21) 만큼 트렌치의 외부로 연장된다. 이후, 용매에 의한 세정이 반복되더라도 트렌치의 외부로 연장된 패드 산화막(21)에 의하여 트렌치의 가장자리가 보호되기 때문에 기존의 외호 현상은 발생하지 않는다.
반복되는 세정에 의하여 실리콘 산화막(24)의 상부가 실리콘 기판(20)의 상부와 높이가 같아지게 되면, 도 4f에 도시된 바와 같은 트렌치 절연막(30)의 최종 형태가 얻어진다. 도 4f의 참조번호 27번이 나타내는 바와 같이, 본 발명의 방법에 따라 형성된 트렌치 절연막(30)의 가장자리에는 외호 현상이 발생하지 않는다.
이상 설명한 바와 같이, 본 발명에 따른 트렌치 절연막의 형성 방법은 트렌치의 가장자리를 따라 트렌치 내부의 실리콘 산화막이 파이는 현상인 외호 현상을 방지할 수 있다. 따라서, 본 발명의 방법에 따르면, 반도체 소자의 전기적 특성이 개선되며, 그 결과 안정적으로 동작하는 반도체 소자를 제조할 수 있다. 예를 들면, 게이트 전압의 변화에 따라 드레인 전류의 특성이 왜곡되는 험프 특성이 개선된다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (10)

  1. 실리콘 기판 위에 패드 산화막과 실리콘 질화막을 각각 소정의 두께로 증착하는 단계;
    상기 실리콘 질화막과 상기 패드 산화막과 상기 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판의 소정 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 내부를 채우도록 결과물 전면에 실리콘 산화막을 증착하는 단계;
    상기 실리콘 산화막의 상부를 평탄화시킴과 동시에 상기 실리콘 질화막 상부로부터 상기 실리콘 산화막을 제거하는 단계;
    상기 실리콘 질화막을 제거하여 상기 실리콘 산화막의 상부가 상기 패드 산화막의 상부로부터 단차 δ만큼 돌출되는 단계;
    상기 돌출된 실리콘 산화막의 측벽에 스페이서를 형성하는 단계;
    상기 결과물에 세정공정을 실시하며, 상기 세정 공정 시 상기 스페이서가 상기 트렌치 가장자리에 대해 보호막 역할을 수행하는 단계; 및
    상기 세정공정에 의해 상기 실리콘 산화막의 상부면이 상기 스페이서의 하부에 있는 상기 패드 산화막의 상부면과 동일한 높이가 되는 시점에서, 상기 스페이서를 제거하는 단계를 포함하는 트렌치 절연막의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 절연막 스페이서는 산화막 스페이서인 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  4. 제 1 항에 있어서, 상기 절연막 스페이서는 질화막 스페이서인 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  5. 제 3 항에 있어서, 상기 산화막 스페이서의 형성 단계는 상기 패드 산화막과 상기 실리콘 산화막의 전면에 제2 실리콘 산화막을 증착하는 단계와 상기 증착된 제2 실리콘 산화막을 전면 건식 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  6. 제 5 항에 있어서, 상기 제2 실리콘 산화막의 증착 두께는 상기 패드 산화막의 상부와 상기 실리콘 산화막의 상부 사이의 단차 δ와 동일한 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  7. 제 3 항에 있어서, 상기 산화막 스페이서의 폭은 상기 패드 산화막의 상부와 상기 실리콘 산화막의 상부 사이의 단차 δ와 동일한 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  8. 제 4 항에 있어서, 상기 질화막 스페이서를 제거하는 단계에서, 상기 제거된 질화막 스페이서의 하부에 남아 있는 상기 패드 산화막이 상기 트렌치의 가장자리에 대하여 보호막 역할을 수행하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  9. 제 4 항에 있어서, 상기 질화막 스페이서의 형성 단계는 상기 패드 산화막과 상기 실리콘 산화막의 전면에 제2 실리콘 질화막을 증착하는 단계와 상기 증착된 제2 실리콘 질화막을 전면 건식 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  10. 삭제
KR10-2001-0078937A 2001-12-13 2001-12-13 반도체 소자의 트렌치 절연막 형성 방법 KR100422357B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0078937A KR100422357B1 (ko) 2001-12-13 2001-12-13 반도체 소자의 트렌치 절연막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0078937A KR100422357B1 (ko) 2001-12-13 2001-12-13 반도체 소자의 트렌치 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR20030048890A KR20030048890A (ko) 2003-06-25
KR100422357B1 true KR100422357B1 (ko) 2004-03-11

Family

ID=29574735

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0078937A KR100422357B1 (ko) 2001-12-13 2001-12-13 반도체 소자의 트렌치 절연막 형성 방법

Country Status (1)

Country Link
KR (1) KR100422357B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512462B1 (ko) * 2003-01-30 2005-09-07 동부아남반도체 주식회사 콘택 스파이킹 방지 기술을 통한 반도체 소자 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167893A (ja) * 1997-08-12 1999-03-09 Nec Corp 半導体装置及びその製造方法
US5966615A (en) * 1992-12-10 1999-10-12 Micron Technology, Inc. Method of trench isolation using spacers to form isolation trenches with protected corners
JPH11354628A (ja) * 1998-06-08 1999-12-24 Mitsubishi Electric Corp 集積回路中の素子分離領域の形成方法
KR20000002769A (ko) * 1998-06-23 2000-01-15 김영환 트렌치를 이용한 반도체 장치의 소자 분리 방법
KR20010029032A (ko) * 1999-09-28 2001-04-06 김영환 반도체소자의 격리영역 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5966615A (en) * 1992-12-10 1999-10-12 Micron Technology, Inc. Method of trench isolation using spacers to form isolation trenches with protected corners
JPH1167893A (ja) * 1997-08-12 1999-03-09 Nec Corp 半導体装置及びその製造方法
JPH11354628A (ja) * 1998-06-08 1999-12-24 Mitsubishi Electric Corp 集積回路中の素子分離領域の形成方法
KR20000002769A (ko) * 1998-06-23 2000-01-15 김영환 트렌치를 이용한 반도체 장치의 소자 분리 방법
KR20010029032A (ko) * 1999-09-28 2001-04-06 김영환 반도체소자의 격리영역 형성방법

Also Published As

Publication number Publication date
KR20030048890A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
KR100224700B1 (ko) 반도체장치의 소자분리방법
KR100307651B1 (ko) 반도체장치의제조방법
KR100528569B1 (ko) 실리콘 기판에 트렌치 구조물을 형성하는 방법
US7879665B2 (en) Structure and method of fabricating a transistor having a trench gate
JP4039504B2 (ja) 半導体装置の製造方法
US6103581A (en) Method for producing shallow trench isolation structure
KR100422357B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
JPH11121609A (ja) 半導体装置の製造方法
KR100762843B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
US6261966B1 (en) Method for improving trench isolation
KR100433487B1 (ko) 반도체 집적회로 소자의 분리 산화막 형성 방법
KR100353832B1 (ko) 반도체 소자의 소자 격리막 형성 방법
JPH07106411A (ja) 半導体装置の製造方法
KR100478266B1 (ko) 반도체 제조 장치에서의 소자 분리 방법
KR100548571B1 (ko) 반도체소자의 소자분리막 형성방법
KR100505604B1 (ko) 트렌치 소자분리 방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100532961B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100575080B1 (ko) 소자 분리막 형성 방법
JP2001053142A (ja) 浅いトレンチ絶縁領域を有する集積回路の製造方法
KR20000065984A (ko) 반도체 장치의 트렌치 소자분리 방법
KR20040054095A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee